JPS63133574A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS63133574A JPS63133574A JP28032586A JP28032586A JPS63133574A JP S63133574 A JPS63133574 A JP S63133574A JP 28032586 A JP28032586 A JP 28032586A JP 28032586 A JP28032586 A JP 28032586A JP S63133574 A JPS63133574 A JP S63133574A
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 abstract description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- 206010011732 Cyst Diseases 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型半導体装置ｉｃ関し、特にＭＯＳ型
半導体装置のソース若しくはドレインあるいはその両者
をセルファラインでつくることによって、微細化を図か
ることに関するものである。
半導体装置のソース若しくはドレインあるいはその両者
をセルファラインでつくることによって、微細化を図か
ることに関するものである。
〔従来の技術〕 ゛
従来、第２図（ａ）〜（ｃ）に示すように、ＭＯＳ型半
導体装置の製造方法においてソースあるいはドレインあ
るいはその両者をセルファラインで形成する場合以下の
ような製造方法であつ九。
導体装置の製造方法においてソースあるいはドレインあ
るいはその両者をセルファラインで形成する場合以下の
ような製造方法であつ九。
シリコン基板２０１上ＩＣ２００Ａのゲート酸化膜を形
成させ、第１の多結晶シリコン２０３を５００ＯＡ堆積
した後、８８０℃３０分多結晶シリコン中へリンを拡散
させ、矢に１／シストパターンをマスクにして前記多結
晶シリコンをパターニングする。（第２図（ａ））この
後、９００℃Ｗ］ｌｉＴ雰囲気中で６０分熱酸化し、リ
ンがドープされ上第１の多結晶シリコン２０３の周囲に
１５００Ａの熱酸化膜２０４を形成させる。この時シリ
コン基板２０１には総膜厚４００Ａの酸化シリコン２０
５が形成される。
成させ、第１の多結晶シリコン２０３を５００ＯＡ堆積
した後、８８０℃３０分多結晶シリコン中へリンを拡散
させ、矢に１／シストパターンをマスクにして前記多結
晶シリコンをパターニングする。（第２図（ａ））この
後、９００℃Ｗ］ｌｉＴ雰囲気中で６０分熱酸化し、リ
ンがドープされ上第１の多結晶シリコン２０３の周囲に
１５００Ａの熱酸化膜２０４を形成させる。この時シリ
コン基板２０１には総膜厚４００Ａの酸化シリコン２０
５が形成される。
こののち、レジストパターンを用いて選択的に、ソース
ま九はドレインま几はその両者上にある酸化シリコン膜
２０５をＷＥＴエツチングもしくはドライエツチングに
よって開孔しｔ後、第２の多結晶シリコン２０６ｔ−形
成させ、セルファラインとしてい比。
ま九はドレインま几はその両者上にある酸化シリコン膜
２０５をＷＥＴエツチングもしくはドライエツチングに
よって開孔しｔ後、第２の多結晶シリコン２０６ｔ−形
成させ、セルファラインとしてい比。
しかし、前記の従来技術では、第１の多結晶シリコンと
第２の多結晶シリコン間の酸化シリコン膜は、うすい所
では１０００Ａ以下となり、第１の多結晶シリコンと第
２の多結晶シリコン間の絶縁耐圧が十分でなくなる。
第２の多結晶シリコン間の酸化シリコン膜は、うすい所
では１０００Ａ以下となり、第１の多結晶シリコンと第
２の多結晶シリコン間の絶縁耐圧が十分でなくなる。
ｔ−ｅ第１の多結晶シリコンの周囲に１５００ＡＯ熱酸
化膜が形成される際、第１の多結晶シリコンは、膜厚は
４２００Ａとなり線幅も（Ｌ２μｍ程匿減タナるため、
第１の多結晶シリコンのＰｅは減少してしまう。
化膜が形成される際、第１の多結晶シリコンは、膜厚は
４２００Ａとなり線幅も（Ｌ２μｍ程匿減タナるため、
第１の多結晶シリコンのＰｅは減少してしまう。
さらに、長時間ＷＥＴ酸化を行なう九め、表面層の不純
物分布が変化してしまうという欠点を有してい九〇 本発明は、上記の不具合点を解決するもので、第１の多
結晶シリコンと第２の多結晶シリコン間耐圧を向上かつ
安定させることを主な目的とする。
物分布が変化してしまうという欠点を有してい九〇 本発明は、上記の不具合点を解決するもので、第１の多
結晶シリコンと第２の多結晶シリコン間耐圧を向上かつ
安定させることを主な目的とする。
本発明のＭＯＳ型半導体装置の製造方法に、ＭＯＳ型半
導体装置の製造方法においてゲート酸化工程後、少なく
とも、ゲート電極を形成する工程と、該ゲート電極上に
第１の酸化シリコンをデポジションする工程とレジスト
パターンをマスクにして、前記第１の酸化シリコンと該
ゲート電極をエツチングする工程と第２の酸化シリコン
を堆積する工程と該ゲート電極及び前記第１の酸化シリ
コンの側壁にサイドウオールを形成する工程とを経てか
ら配線金属もしくは多結晶シリコンを形成することを特
徴とする。
導体装置の製造方法においてゲート酸化工程後、少なく
とも、ゲート電極を形成する工程と、該ゲート電極上に
第１の酸化シリコンをデポジションする工程とレジスト
パターンをマスクにして、前記第１の酸化シリコンと該
ゲート電極をエツチングする工程と第２の酸化シリコン
を堆積する工程と該ゲート電極及び前記第１の酸化シリ
コンの側壁にサイドウオールを形成する工程とを経てか
ら配線金属もしくは多結晶シリコンを形成することを特
徴とする。
以下、実施例に基づき本発明の詳細な説明する。
第１図（ａ）〜（、ｉ）は、本発明の実施例を工程順に
示す断面図である。シリコン基板１００上にゲート酸化
膜１０１を２０ＯＡ形成させｔ後、第１の多結晶シリコ
ン１０２を４００ＯＡ堆積させた。前記第１の多結晶シ
リコンに８８０℃で５０分間リンを拡散させ九後第１の
酸化シリコン１０３を３００ＯＡ堆積させる。（第１図
（ａ））次ニ、レジストパターンを用いて、前記第１の
酸化シリコン１０３と、前記第１の多結晶シリコ”ン１
０２’ｊｉＤｒｙエツチングする。この後さらに、第２
の酸化シリコン膜を５５０ＯＡ堆積し再びドライエツチ
ングにより全面エッチし、第１の多結晶シリコン１０２
及び第１の酸化シリコン１０３の側壁にサイドウオール
１０４ｔ−形成させる。
示す断面図である。シリコン基板１００上にゲート酸化
膜１０１を２０ＯＡ形成させｔ後、第１の多結晶シリコ
ン１０２を４００ＯＡ堆積させた。前記第１の多結晶シ
リコンに８８０℃で５０分間リンを拡散させ九後第１の
酸化シリコン１０３を３００ＯＡ堆積させる。（第１図
（ａ））次ニ、レジストパターンを用いて、前記第１の
酸化シリコン１０３と、前記第１の多結晶シリコ”ン１
０２’ｊｉＤｒｙエツチングする。この後さらに、第２
の酸化シリコン膜を５５０ＯＡ堆積し再びドライエツチ
ングにより全面エッチし、第１の多結晶シリコン１０２
及び第１の酸化シリコン１０３の側壁にサイドウオール
１０４ｔ−形成させる。
（第１図（ｂ））
次に、第３の酸化シリコン膜１０５を１０００Ａ堆積さ
せｔ後、レジストパターンを用いて、セルファラインを
必要とする、ソースま７ｃハトレインま光は両者を開孔
し、ドライエツチングもしく１ＷＥＴエツチングによっ
て、シリコン基板１００を露出させる。（第１図（Ｃ）
） このエツチングによって、第１の酸化シリコンの総膜厚
は２４００Ａ程度になる、ま九サイドウオール１０４の
膜厚は２０００Ａとなる。
せｔ後、レジストパターンを用いて、セルファラインを
必要とする、ソースま７ｃハトレインま光は両者を開孔
し、ドライエツチングもしく１ＷＥＴエツチングによっ
て、シリコン基板１００を露出させる。（第１図（Ｃ）
） このエツチングによって、第１の酸化シリコンの総膜厚
は２４００Ａ程度になる、ま九サイドウオール１０４の
膜厚は２０００Ａとなる。
従って、第１の多結晶シリコンの周囲は少なくとも２０
００Ａの酸化膜でおおわれることにカるｔめ、十分な絶
縁耐圧が得られる。
００Ａの酸化膜でおおわれることにカるｔめ、十分な絶
縁耐圧が得られる。
次に、第２の多結晶シリコン１０７を３０００Ａ堆積さ
せることで、セルファライン構造を作る。
せることで、セルファライン構造を作る。
（第１因（ｄ））
以上、本発明のＭＯＢ型半導体装置の製造方法を工程を
追って説明し九が、上記実施例はあくまで一実施例にす
ぎない・ 〔発明の効果〕 以上述べ九ように、本発明の製造方法によることによっ
て、ゲート電極と配線金属’！７ｔ［多結晶シリコン間
の絶縁耐電界が向上し信頼性が向上すると共に、歩留り
も従来工程より約４５％も上昇した・
追って説明し九が、上記実施例はあくまで一実施例にす
ぎない・ 〔発明の効果〕 以上述べ九ように、本発明の製造方法によることによっ
て、ゲート電極と配線金属’！７ｔ［多結晶シリコン間
の絶縁耐電界が向上し信頼性が向上すると共に、歩留り
も従来工程より約４５％も上昇した・
第１図（ａ）〜（ｄ）は本発明のＭＯＢ型半導体装置の
製造方法の一例を示す製造工程断面図である。 第２図（ａ）〜（Ｃ）は従来のＭＯＳ型半導体装置の製
造方法の一例を示す製造工程断面図である。 １００．２０１・・・シリコン基板 １０１．２０２・・・ゲート酸化膜 １０２．２０３・・・第１の多結晶シリコン１０３・・
・第１の酸化シリコン １０４・・・サイドウオール １０５・・・第５の酸化シリコン １０６・・・レジスト １０７．２０６・・・第２の多結晶シリコン以上 （α→ （ｂ） 第１図
製造方法の一例を示す製造工程断面図である。 第２図（ａ）〜（Ｃ）は従来のＭＯＳ型半導体装置の製
造方法の一例を示す製造工程断面図である。 １００．２０１・・・シリコン基板 １０１．２０２・・・ゲート酸化膜 １０２．２０３・・・第１の多結晶シリコン１０３・・
・第１の酸化シリコン １０４・・・サイドウオール １０５・・・第５の酸化シリコン １０６・・・レジスト １０７．２０６・・・第２の多結晶シリコン以上 （α→ （ｂ） 第１図
Claims (1)
- ＭＯＳ型半導体装置の製造方法において、ゲート酸化
工程後、少なくとも、ゲート電極を形成する工程と、該
ゲート電極上に第１の酸化シリコンをデポジションする
工程と、レジストパターンをマスクにして、前記第１の
酸化シリコンと該ゲート電極をエッチングする工程と、
第２の酸化シリコンを堆積する工程と、該ゲート電極及
び前記第１の酸化シリコンの側壁にサイドウォールを形
成する工程とを経てから配線金属もしくは多結晶シリコ
ンを形成することを特徴としたＭＯＳ型半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280325A JPH0834309B2 (ja) | 1986-11-25 | 1986-11-25 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280325A JPH0834309B2 (ja) | 1986-11-25 | 1986-11-25 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133574A true JPS63133574A (ja) | 1988-06-06 |
| JPH0834309B2 JPH0834309B2 (ja) | 1996-03-29 |
Family
ID=17623428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280325A Expired - Lifetime JPH0834309B2 (ja) | 1986-11-25 | 1986-11-25 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834309B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203536A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587867A (ja) * | 1981-07-07 | 1983-01-17 | Nec Corp | 半導体装置の製造方法 |
| JPS6135562A (ja) * | 1984-07-27 | 1986-02-20 | Hitachi Ltd | 半導体装置 |
| JPS6159750A (ja) * | 1984-08-30 | 1986-03-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS61183967A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61183954A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 読み出し専用半導体記憶装置の製造方法 |
-
1986
- 1986-11-25 JP JP61280325A patent/JPH0834309B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587867A (ja) * | 1981-07-07 | 1983-01-17 | Nec Corp | 半導体装置の製造方法 |
| JPS6135562A (ja) * | 1984-07-27 | 1986-02-20 | Hitachi Ltd | 半導体装置 |
| JPS6159750A (ja) * | 1984-08-30 | 1986-03-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS61183967A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61183954A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 読み出し専用半導体記憶装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| JPH02203536A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2596113B2 (ja) * | 1989-02-02 | 1997-04-02 | 松下電器産業株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834309B2 (ja) | 1996-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |