JP2552152B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2552152B2 JP2552152B2 JP62266886A JP26688687A JP2552152B2 JP 2552152 B2 JP2552152 B2 JP 2552152B2 JP 62266886 A JP62266886 A JP 62266886A JP 26688687 A JP26688687 A JP 26688687A JP 2552152 B2 JP2552152 B2 JP 2552152B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- radius
- curvature
- semiconductor device
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板上に溝を形成し、素子分離領域
や、電荷蓄積領域として利用する半導体装置の構造に関
する。
や、電荷蓄積領域として利用する半導体装置の構造に関
する。
従来は、特開昭58−98943の様に、半導体基板に垂直
な構を形成するものや、特開昭58−9333の様にいわゆる
Ｙ字構を形成するものが知られている。
な構を形成するものや、特開昭58−9333の様にいわゆる
Ｙ字構を形成するものが知られている。
しかし、従来の溝の形状にはいくつかの問題点があ
り、大きく２つある。１つは各カド部における電界によ
るデバイス特性への影響であり、素子分離ではゲート耐
圧の劣化、トランジスタのテール特性でのキンク現象の
発生等があり、もう１つは、機械的ストレスによる結晶
欠陥や、それに伴なう電気的リークである。Ｙ字溝でも
上部カドでの電界集中及びストレスはまぬがれるものの
下部カドでの問題が残っている。またＹ字溝にする事で
寸法変換差という面から見ればデザインを、拡大する方
向であり微細化に対し逆行するものである。
り、大きく２つある。１つは各カド部における電界によ
るデバイス特性への影響であり、素子分離ではゲート耐
圧の劣化、トランジスタのテール特性でのキンク現象の
発生等があり、もう１つは、機械的ストレスによる結晶
欠陥や、それに伴なう電気的リークである。Ｙ字溝でも
上部カドでの電界集中及びストレスはまぬがれるものの
下部カドでの問題が残っている。またＹ字溝にする事で
寸法変換差という面から見ればデザインを、拡大する方
向であり微細化に対し逆行するものである。
そこで本発明は、この様な問題点を解決するもので、
その目的とするところは、溝上下部カドでの電界集中
や、機械的ストレスによって生じる諸問題を回避しつ
つ、信頼性の高い半導体素子を形成する事にある。
その目的とするところは、溝上下部カドでの電界集中
や、機械的ストレスによって生じる諸問題を回避しつ
つ、信頼性の高い半導体素子を形成する事にある。
１）本発明の半導体装置は、半釈体基板上に、溝を設け
た半導体装置において、溝内部カドの曲率半径が、溝開
口部カドの曲率半径の２倍以上である事を特徴とする。
た半導体装置において、溝内部カドの曲率半径が、溝開
口部カドの曲率半径の２倍以上である事を特徴とする。
２）前記半導体基板上の溝開口部カドの曲率半径は、前
記半導体基板と、第１の電極材との間の絶縁物層の厚さ
の1/5倍以上である事を特徴とする。
記半導体基板と、第１の電極材との間の絶縁物層の厚さ
の1/5倍以上である事を特徴とする。
第１図（ｃ）は本発明における構造を示す断面図であ
って、半導体基板１と第１電極６の間の絶縁物にあたる
ゲート酸化膜５の厚さは200Åであって、開口部カドの
曲率半径は300Å、溝下部の曲率半径は1500Åとなって
いる。このとき、ゲート酸化膜の厚さに対し、ゲート膜
中をリークする電流値を、カドの長さ1cmあたり10-8Aを
限度とし、溝開口部カドの曲率半径との関係を示すと第
２図の様になる。
って、半導体基板１と第１電極６の間の絶縁物にあたる
ゲート酸化膜５の厚さは200Åであって、開口部カドの
曲率半径は300Å、溝下部の曲率半径は1500Åとなって
いる。このとき、ゲート酸化膜の厚さに対し、ゲート膜
中をリークする電流値を、カドの長さ1cmあたり10-8Aを
限度とし、溝開口部カドの曲率半径との関係を示すと第
２図の様になる。
この図の様に、開口部カドの曲率半径を、ゲート酸化
膜の1/10以上とする事で、リークの少ないゲート膜が得
られている。
膜の1/10以上とする事で、リークの少ないゲート膜が得
られている。
同様に、溝部に接して設けられた拡散層のリーク特性
を溝部下カドの長さ1cmあたり10-12Aを限度とし上部カ
ドの曲率半径と下部カドの曲率半径との関係で示すと第
３図の様になる。
を溝部下カドの長さ1cmあたり10-12Aを限度とし上部カ
ドの曲率半径と下部カドの曲率半径との関係で示すと第
３図の様になる。
この図の様に、溝内カド部の曲率半径を溝開口部カド
の曲率半径の２倍以上とする事で拡散層のリークがおさ
えられている事が判かる。
の曲率半径の２倍以上とする事で拡散層のリークがおさ
えられている事が判かる。
以下、本発明の実施例を工程順に示す工程断面図（第
１図）により説明する。
１図）により説明する。
まず第１に、半導体基板としてＰ型（100）シリコン
基板１を用い、フォトエッチングにより基板に例えば深
さ0.6μｍの溝２を形成する。このときのエッチングプ
ロセスとしては例えば、エッチングガスとして、CBrF3
を10mtorrの圧力でパワー密度1w/cm2にて、リアクティ
ブ、イオン、エッチングにより行なう。（第１図
（ａ）） ついで、レジスト10を除去した後、例えば20％O2/N2
雰囲気中で1150℃,1500Åの酸化すると、溝開口部カド
の曲率半径300Å、下部カドの曲率半径1500Åの形状が
得られる。（第１図（ｂ）） ついで溝内に絶縁物４を埋め込み、ゲート膜５第１電
極６、層間絶縁膜７、配線８、パッシベーション膜９、
を形成する。このときゲート膜は、熱酸化により200Å
とした。（第１図（ｃ）） 以上の様にしてできた溝堀り素子分離を有する半導体
素子は、ゲート耐圧は平均で10.1nV/cmで、Ａモードは
１％以内であり、通常のプレーナータイプのそれと同様
の特性を示した。またトランジスタの拡散層のリーク及
びテール特性のキンクは発生していない。
基板１を用い、フォトエッチングにより基板に例えば深
さ0.6μｍの溝２を形成する。このときのエッチングプ
ロセスとしては例えば、エッチングガスとして、CBrF3
を10mtorrの圧力でパワー密度1w/cm2にて、リアクティ
ブ、イオン、エッチングにより行なう。（第１図
（ａ）） ついで、レジスト10を除去した後、例えば20％O2/N2
雰囲気中で1150℃,1500Åの酸化すると、溝開口部カド
の曲率半径300Å、下部カドの曲率半径1500Åの形状が
得られる。（第１図（ｂ）） ついで溝内に絶縁物４を埋め込み、ゲート膜５第１電
極６、層間絶縁膜７、配線８、パッシベーション膜９、
を形成する。このときゲート膜は、熱酸化により200Å
とした。（第１図（ｃ）） 以上の様にしてできた溝堀り素子分離を有する半導体
素子は、ゲート耐圧は平均で10.1nV/cmで、Ａモードは
１％以内であり、通常のプレーナータイプのそれと同様
の特性を示した。またトランジスタの拡散層のリーク及
びテール特性のキンクは発生していない。
以上本実施例によれば十分に信頼性の高い半導体装置
が実現された。
が実現された。
なお、本実施例では溝堀り素子分離について説明して
いるが、溝の埋め方によって大きく特性が変化するもの
ではないし、溝堀りタイプの電荷蓄積領域の形成の際に
も同様に応用される事は言うまでもない。
いるが、溝の埋め方によって大きく特性が変化するもの
ではないし、溝堀りタイプの電荷蓄積領域の形成の際に
も同様に応用される事は言うまでもない。
以上、実施例に示した様に、本発明によれば、溝上下
部カドでの電界集中の緩和、機械的ストレスの緩和によ
り、特にゲート耐圧、リーク特性、テールのキンク等の
諸問題を解決し、信頼性の高い半導体素子を提供でき
た。
部カドでの電界集中の緩和、機械的ストレスの緩和によ
り、特にゲート耐圧、リーク特性、テールのキンク等の
諸問題を解決し、信頼性の高い半導体素子を提供でき
た。
第１図（ａ）〜（ｃ）は本発明の半導体装置の一実施例
を示す主要工程断面図。 第２図は、ゲート膜リーク電流のゲート膜厚と溝上部カ
ドの曲率半径との関係を示す図。 第３図は、拡散層リーク電流の溝上部カドと溝下部カド
の曲率半径との関係を示す図。 １……半導体基板 ２……溝部 ３……シリコン酸化膜 ４……絶縁物 ５……ゲート酸化膜 ６……ゲート電極 ７……層間絶縁膜 ８……配線 ９……パッシベーション膜 10……フォトレジスト 11……拡散層
を示す主要工程断面図。 第２図は、ゲート膜リーク電流のゲート膜厚と溝上部カ
ドの曲率半径との関係を示す図。 第３図は、拡散層リーク電流の溝上部カドと溝下部カド
の曲率半径との関係を示す図。 １……半導体基板 ２……溝部 ３……シリコン酸化膜 ４……絶縁物 ５……ゲート酸化膜 ６……ゲート電極 ７……層間絶縁膜 ８……配線 ９……パッシベーション膜 10……フォトレジスト 11……拡散層
Claims (2)
- 【請求項１】半導体基板上に、溝を設けた半導体装置に
おいて、溝内底部のカドの曲率半径が、溝開口部カドの
曲率半径の２倍以上である事を特徴とする半導体装置。 - 【請求項２】前記半導体基板上の溝開口部カドの曲率半
径は、前記半導体基板と、第１電極材との間の絶縁物層
の厚さの1/5倍以上である事を、特徴とする、特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266886A JP2552152B2 (ja) | 1987-10-22 | 1987-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266886A JP2552152B2 (ja) | 1987-10-22 | 1987-10-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108750A JPH01108750A (ja) | 1989-04-26 |
| JP2552152B2 true JP2552152B2 (ja) | 1996-11-06 |
Family
ID=17437024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62266886A Expired - Lifetime JP2552152B2 (ja) | 1987-10-22 | 1987-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552152B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3167457B2 (ja) * | 1992-10-22 | 2001-05-21 | 株式会社東芝 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940579A (ja) * | 1982-08-30 | 1984-03-06 | Agency Of Ind Science & Technol | 絶縁ゲ−ト電界効果トランジスタ |
-
1987
- 1987-10-22 JP JP62266886A patent/JP2552152B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01108750A (ja) | 1989-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4916086A (en) | Method of manufacturing a semiconductor device having rounded trench corners | |
| JPH03245553A (ja) | 素子分離領域の形成方法 | |
| JPS6012752A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0365905B2 (ja) | ||
| US5969393A (en) | Semiconductor device and method of manufacture of the same | |
| JP3229665B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP2552152B2 (ja) | 半導体装置 | |
| JPS6015944A (ja) | 半導体装置 | |
| JPS63168032A (ja) | 集積回路分離方法 | |
| JPH0347588B2 (ja) | ||
| KR100569534B1 (ko) | 반도체소자의 제조방법 | |
| JP3001588B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0298939A (ja) | 半導体装置の製造方法 | |
| JPH0558258B2 (ja) | ||
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JP3264402B2 (ja) | 半導体装置 | |
| JPS5846648A (ja) | 半導体装置の製造方法 | |
| JP2668873B2 (ja) | 半導体記憶装置 | |
| JPH0550138B2 (ja) | ||
| JPH0381297B2 (ja) | ||
| JPS63133574A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS63168034A (ja) | 半導体装置の多層ゲ−ト電極の形成方法 | |
| JPS6085539A (ja) | 半導体装置の製造方法 | |
| KR100200747B1 (ko) | 반도체장치의 소자분리방법 | |
| JPS632374A (ja) | 半導体記憶装置の製造法 |