JPS632374A - 半導体記憶装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造法に関し、特に絶縁ゲー
ト電界効果トランジスタを用いてなる半導体記憶装置の
製造法に関する。

〔従来の技術〕

シリコン半導体基板に搭載してなる半導体記憶装置の大
容量化、高密度化は、新規な回路構成の考案、半導体基
板表面の微細加工技術の発展と共に急速ね進展をしてい
る。この様な中にあって、現在、情報蓄積部が１個のＭ
ＯＳ）、７ンジスタと１個の情報蓄積容量部で構成され
た半導体記憶装置が最も高集積化に適したものと考えら
れ、情報蓄積容量部をシリコン半導体基板に延在してな
る溝表面に形成し、高密度化を計る方法がとられている
。

第４図はこの一例を示したものである。第４図にセいて
、情報電荷は溝側壁に形成された誘電体膜７の内側に蓄
積される。誘電体膜７の内側のポリシリコン膜９は例え
ばＮ型の不純物を含み、容量電極となっている。そして
、このポリシリコン膜９は、Ｎ　型のソースおよびコン
タクト領域１１と電気的に接続され、下地絶縁層２上に
形成された、ドレイン領域１２、ゲート酸化膜１３、ゲ
ート電極１４、ソース領域１１からＭＯＳ）ランジスタ
によって情報が出し入れされる。ＭＯＳトランジスタを
第４図のように絶縁体上に形成することにより、アルフ
ァ粒子によるソフトエラーを回避できるのみでなく、Ｐ
型シリコン１とＰ＋＋型シリコン基板４との界面で発生
しやすいミスフィツト転位あるいは溝の外側壁面の結晶
不完全性に起因した、ソースおよびコンタクト領域１１
かＰ＋＋型シリコン基板４方向への電荷のリークを阻止
することができる。このような構造の半導体記憶装置を
製造するには、装置構造との整合をはかシながら絶縁体
上に高品質の単結晶シリコン膜（ＳＯＩ　）１に形成す
る技術が要求される。このような技術として例えば絶縁
体上にポリシリコン膜を堆積しておき、レーザもしくは
電子ビームで該ポリシリコン膜を溶融して再結晶化する
手法が従来から返られている。

第５図は、このようなビーム再結晶化法を用いて第４図
に示すよりなＳＯＩ構造を形成する工程の一部を示した
ものである。Ｐ＋１ 型シリコン基 板４２上に成長させたＰ型エピタキシャルシリコン膜４
３の表面に下地絶縁層４４を形成しく第５図（ａ）　）
　、次に、ポリシリコン膜４５をこの上に堆積する（第
５図（ｂ））。そして、レーザ又は電子ビームで該ポリ
シリコン膜４５を溶融固化して再結晶化シリコン膜４６
に変換する（第５図（Ｃ））。そして、素子分離領域４
７を形成（第５図（ｄ））後、情報蓄積のための容量溝
４８を形成する（第５図（ｅ））。このあとは、通常の
デバイス製造工程に従って第４図に示す記憶装置が製造
される。即ち、第４図における誘電体膜７、容量電極に
相当するポリシリコン膜９を形成したのち、ゲート酸化
膜１３、ゲート電極１４、ソースおよびコンタクト領域
１１、ドレイン領域１２、を形成し、最後に層間絶縁膜
１５、電極配線１６を形成する。

〔発明が解決しようとする問題点〕

上述した従来の製造方法では、次のような問題点が生ず
る。ポリシリコン膜を再結晶化する場合に、レーザ又は
電子ビームが使用されるが、−辺が数ミクロンないし１
０ミクロン程度の大きさの高品質な単結晶シリコン領域
をウェーハ全面にわたって均一に形成することは容易で
ない。ビームを用いた再結晶化法では局所的には殆んど
無欠陥といえる高品質の単結晶シリコンを形成できる。

然しなから、ビーム形状が直径数十ミクロンのスポット
ビームあるいはせいぜい数百ミクロンの長さの線状ビー
ムであるため。ウェーハ全面を再結晶化するにはビーム
の往復走査全多数回施さねばならない。このため、走査
系、ビーム強度のゆらぎあるいは基板構造の不均一性の
ためにウェーハ全面均一な状態で再結晶化することは困
蕩となる。

このため、高品質な単結晶シリコン領域をウェーハ全面
にわたって均一だ形成できかつ所望のデバイス構造に適
合しうる製造法が必要とされる。

〔問題点を解決するための手段〕

本発明では２種類のシリコン基板同志を接着し、−方の
シリコン基板を裏面から除去する。この２種類のシリコ
ン基板として低濃度シリコン基板と高濃度シリコン基板
とを用い、目的とするデバイス構造を得るために低濃度
シリコン基板表面には、デバイス構造と整合のとれた位
置、大きさを有する下地絶縁層および素子分離領域をあ
らかじめ形成しておく。こζで、下地絶縁層の厚さと、
素子分離領域の絶縁層の厚さは異なシ、素子分離領域の
絶縁層の厚さは、下地絶縁層の厚さより所望のＳＯＩ膜
厚分だけ大きくしておく。このような工夫を施すことに
より、接着後、裏面から低濃度シリコンを除去するとき
に低濃度シリコン層を制御性良く残すことができ、所望
のＳＯＩ構造をウェーハ全体均一に形成することができ
る。

本発明の半導体記憶装置の製造法は、低濃度シリコン基
板表面にあらかじめ下地絶縁層および素子分離領域をこ
の素子分離領域の厚さがこの下地絶縁層の厚さより所望
の低濃度シリコン層厚分だけ大きくなるように形成する
工程と、これとは別の高濃度シリコン基板もしくは導電
型が前記高濃度シリコン基板と同じエピタキシャル膜を
表面に有する高濃度シリコン基板を用意し前記低濃度シ
リコン基板と前記高濃度シリコン基板とをシラノール接
合により接着する工程と、しかるのち、低濃度シリコン
基板を裏面側から前記接合面からの厚さが前記素子分離
領域の深さに相当するまで除去する工程と、しかる後こ
の接合された基板に情報蓄積容量部および情報伝達部の
形成を行うことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図、第２図、第３図は、本発明の第１．第２゜第３
の各実施例における製造工程を示す縦断面図である。

〔実施例　１〕 第１図（ａ）〜（ｉ）は本発明の第１の実施例における
製造工程を示す。

比抵抗が１０２・αのＰ型シリコンｌｏ表面に、目的と
するデバイスの配置、寸法に整合した下地絶縁層２を第
１図（ａ）に示すように形成する。このような構造は、
例えばＰ型シリコン１の表面に下地絶縁層厚の半分程度
の深さの溝を形成してから熱酸化し、表面の凹凸を研摩
により除去することで下地絶縁層が平担に埋め込まれた
構造を得ることができる。次に、第１図（ｂ）に示すよ
うな素子分離領域３を形成する。これは、例えば素子分
離領域に相当する位置に溝を堀ってからその溝部のみに
ＬＯＧＯ８を施し、その後表面をボリシングすることに
より形成できる。

本実施例では下地絶縁層厚として０．２４ｍ１素子分離
領域の深さとしてα５μＴｒＬを用いた。

次に、このようなＰ型シリコン１とは別に、ポロンドー
プの比抵抗１０Ω・偲、厚さ１．５μｍのエピタキシャ
ルシリコン膜５が表面に形成された、比抵抗３／１００
０Ω・αのＰ　（ボロンドープ）をシリコン基板４を用
意する。Ｐ型シリコン１とｐ”　ｍシリコン基板４の両
者を、硫酸と過酸化水素混合液および純水で洗浄したの
ち、高純度なＮｚ−０２混合ガスで乾燥し、両者を第１
図（Ｃ）に示すように密着させる。そして、熱処理を施
すことにより両者のシリコンを接着することができる。

熱処理としては例えば７５０℃、Ｎ２雰囲気および１０
５０℃、Ｎ２　雰囲気が用いられる。次に、ラッピング
により、Ｐ型シリコン１を１０μｍ程度に薄くしたのち
更にボリシングによ６ｐ型シリコン１　’ｉ　０．５μ
ｍに薄くする。ポリシングでは例えば粒径５０Ａのシリ
カ微粒子とアンモニア水との混合液を用いることにより
、シリコンを選択的に研摩除去することができ、Ｐ型シ
リコン１の表面位置を第１図（ｄ）に示すように素子分
離領域３と同じにすることができる。このようにして、
所望のデバイス構造と整合した下地絶縁層２、素子分離
領域３を有するＳＯＩ構造が得られる。

次に容量溝６を第１図（ｅ）に示すようにＰ　　型シリ
コン基板４に達するように反応性イオンエツチングを用
いて堀る。

次に、第１図（ｆ）に示すように容量溝６の側壁及びＰ
型シリコン１の表面を被覆する姿態に厚さ２００Ａ程度
の薄い酸化膜からなる誘電体膜７を形成する。ここで、
コンタクト部８の誘電体膜は公知の蝕刻技術で除去する
。

次に第１図（ωに示すように容量溝６を埋め込むように
ＮＷ不純物例えばリンを１×１０　原子／ｉ含むポリシ
リコン膜９を形成する。この工程でポリシリコン膜９に
含有させたＮ型不純物はコンタクト部８に拡散し、当領
域にＮ−Ｐｉ合が形成される。しかるのち、ポリシリコ
ン膜９の表面を熱酸化膜１０を形成する。次に１第１図
（ｈ）に示すようにゲート酸化膜１３、ゲート電極１４
を形成したのち、Ｎ型不純物例えばリン原子をイオン注
入法によりＰ型シリコン１表面に導入し、ドレイン領域
１２およびコンタクト領域とを電気的に導通状態となる
ようにソース領域１１を形成し、その後層間絶縁膜１５
を被覆する。

最後に電極配線１６を形成して所望の記憶装置が形成さ
れる（第１図（ｉ））。

このような手法で形成された、１０μｍ　程度の大きさ
を有するＳＯＩの欠陥密度はウェーハ内いたるところで
１ケ／ｄ以下であシ、この５ＯＩｉ用いて形成された記
憶装置の保持特性のバラツキはウェーハ内±５％以下で
あった。なお、本実施例では、Ｐ　　壓シリコン基板上
にＰａエピタキシャルシリコン膜が存在する場合につい
て述べた〔実施例　２〕 第２図（ａ）〜（ｅ）は本発明の第２の実施例における
製造工程を示す。本実施例では下地絶縁層が全面に形成
された例を示す。Ｐ型シリコン１７０表面を熱酸化して
下地絶縁層１８を形成する（第２図（ａ））。次に第１
の実施例と同じ手法で素子分離領域１９を形成する（第
２図（ｂ）　）。

−方、これとは別に、例えば比抵抗３／１０００Ω・口
のＰ　型シリコン基板２０の表面に、比抵抗１０Ω・α
のＰ型エピタキシャルシリコンＭ２１を有する基板を用
意し、第１の実施例で述べたのと同様の洗浄・乾燥処理
を施したのち、例えば７５０℃、Ｎ２雰囲気中で熱処理
して、Ｐ型シリコン基板とＰ　　型シリコン基板２０と
を第２図（Ｃ）に示すように接着する。接着はシリコン
および二酸化シリコンの各表面に存在する水酸基と各表
面に存在するシリコン原子との反応即ちシラノール接合
によってなされるが、接合面の片側はすべて二酸化シリ
コンになっているため、第１の実施例のように、シリコ
ン同志を接合する必要〃ぶないので、１０００℃以上の
高温処理は不要となる。その後の工程は第１の実施例と
同じで、ラッピングおよびボリシングによ６ｐ型シリコ
ン１７を薄膜化して第２図（ｄ）に示すように形成し、
続いて情報蓄積容量部と情報伝達部であるＭＯＳＦＥＴ
を形成して第２図（ｅ）に示すような半導体記憶装置が
形成される。

〔実施例　３〕 第３図（ａ）〜（ｅ）は、本発明の第３の実施例におけ
る製造工程を示す。本実施例では第１および第２の実施
例とは異なり１Ｐ　　シリコン基板上にエピタキシャル
シリコン膜が形成されていない場合を示す。第２の実施
例と同様にＰ型シリコン３０の表面全熱酸化して下地絶
縁層３１を形成しく第３図（→）、然るのち、素子分離
領域３２を形成する（第３図（ｂ））。−万、これとは
別に、例えば比抵抗３／１０００Ω・備のＰｉシリコン
基板３３を用意し、第１の実施例で述べたと同様の洗浄
・乾燥処理を施したのち、例えば７５０℃、Ｎ２中で熱
処理してＰ型シリコン３０とＰ　　型シリコン基板３３
とを第３図（Ｃ）に示すように接着する。接着工程では
、接着される２種類のシリコンの反多量が大きいと接着
が困難となる。−般に、Ｐ＋＋型シリコン基板上にエピ
タキシャルシリコン膜を形成すると格子歪のために基板
全体が反υやすくなる。従って、本実施例のように、表
面にエピタキシャルシリコ／ｐＡが形成されていないＰ
　　型シリコン基板を用いることは接着工程上有利とな
る。

接着後は、第１および第２の実施例と全く同様にして、
Ｐ型シリコン３０を薄膜化しく第３図（ψ）情報蓄積容
量部および情報伝達部からなる記憶装置を形成する（第
３図（ｅ））。

以上、第１．第２および第３の実施例では、いずれも高
濃度シリコン基板としてＰ　　型シリコンを用いたが、
本発明はこれに限定されたものではなく、高濃度シリコ
ン基板としてＮ＋“型のシリコンを用いた場合にも本発
明は有効である。

（発明の効果〕 以上説明したように、本発明では、下地絶縁層上に形成
されるシリコン層としてノぐルクシリコンそのものを使
用しているため、従来の再結晶化法で形成されたシリコ
ン層とは異なり、本発明で得られるＳＯＩの結晶性は極
めて高品質であり、しかもウェーハ内の均一性も極めて
優れている。このため、情報電荷のリークが少なく、情
報の保持時間が長くかつ保持特性がウェー・・丙均−な
記憶装置が得られる。

【図面の簡単な説明】

。　　第１図（匈〜（ｉ）は本発明の第１の実施例にお
ける製造工程を示す縦断面図、第２図（ａ）〜（ｅ）は
本発明の第２の実施例における製造工程を示す縦断面図
、第３図（ａ）〜（ｅ）は本発明の第３の実施例におけ
る製造工程を示す縦断面図、第４図は本発明が目的とす
る半導体記憶装置の一例を示す縦断面図、第５図（ａ）
〜（ｅ）は従来の製造工程を示す縦断面図である。 １．１７．３０・・・・・・Ｐ型シリコン、２，１８゜
３１．４４・・・・・・下地絶縁層、３，１９，３２゜
４７・・・・・・素子分離領域、４，２０，３３．４２
・・・・・・Ｐ＋“型シリコン基板、５，２１，４３・
・・・・・Ｐ型エピタキシャルシリコン膜、６．４８・
・・・・・容量溝、７．２２．３４・・・・・・誘電体
膜、８・・・・・・コンタクト部、９，２３，３５，４
５・・・・・・ポリシリコン膜、１０・・・・・・絶縁
酸化膜、１１，２４．３６・・・・・・ソースおよびコ
ンタクト領域、１２，２５．３７・・・・・・ドレイン
領域、１３，２６，３８・−・・・・ゲート酸化膜、１
４，２７．３９・・・・・・ゲート電極、１５゜２８．
４０・・・・・・層間絶縁膜、１６，２９．４１・・・
・・・電極配線、４６・・・・・・再結晶化シリコン膜
。 代理人　弁理士　　内　原　　　晋１ハ゛］、パ第　ｌ
　国 第　２　図 、第ｊ　凹 第４　図 第５　図

Claims (1)

【特許請求の範囲】
1. 　低濃度シリコン基板表面にあらかじめ下地絶縁層およ
   び素子分離領域を該素子分離領域の厚さが該下地絶縁層
   の厚さより所望の低濃度シリコン層厚分だけ大きくなる
   ように形成する工程と、これとは別の高濃度シリコン基
   板もしくは導電型が前記高濃度シリコン基板と同じエピ
   タキシャルシリコン膜を表面に有する高濃度シリコン基
   板を用意し前記低濃度シリコン基板表面と前記高濃度シ
   リコン基板表面とをシラノール接合により接着する工程
   と、しかるのち、低濃度シリコン基板を裏面側から前記
   接合面からの厚さが前記素子分離領域の深さに相当する
   まで除去する工程と、しかる後この接合されたシリコン
   基板に情報蓄積容量部および情報伝達部の形成を行なう
   ことを特徴とする半導体記憶装置の製造法。