JPS62296458A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特に絶縁ゲ
ート電界効果トランジスタを用いてなる半導体記憶装置
の製造方法に関する。

〔従来の技術〕

シリコン半導体基板に搭載してなる半導体記憶装置の大
容量化、高密度化は、新規な回路構成の考案、半導体基
板表面の微細加工技術の発展と共に急速な進展をしてい
る。この様な情況下において、現在、情報蓄積部が１個
のＭ　ＯＳ　）ランジスタと１個の情報蓄積容量部で構
成された半導体記憶装置が最も高集積化に適したものと
考えられ、情報蓄積容量部をシリコン半導体基板にまで
延在するように形成された溝の表面に形成し、高密度化
を計る方法がとられている。第３図はこの一例を示した
ものである。第３図において、情報電荷は、溝側壁部に
形成された誘電体膜７の内側に蓄積される。誘電体膜７
の内側のポリシリコン膜９は例えばＮ型の不純物を含み
、容量電極となっている。そして、このポリシリコン膜
９は、Ｎ型ソースおよびコンタクト領域１１と電気的に
接続され、下地絶縁層２上に形成されたドレイン領域】
２゜ゲート酸化ＰＪ１３．　　ゲート電極１４．ソース
領域１１からなるＭ　ＯＳ　）ランジスタによって情報
が出し入れされる。ＭＯＳトランジスタを第３図のよう
に絶縁層２上に形成することにより、アルファ粒子によ
るソフトエラーを回避できるのみでなく、絶縁層２がな
い場合にしばしば生じやすい電荷のリーク、即ち低農度
シリコン層と高濃度シリコン基板の界面で発生しやすい
ミスフィツト転位あるいは溝の外側壁面の結晶不完全性
に起因したソースおよびコンタクト領域１１からＰ　型
シリコン基板３方向への電荷のリークを阻止することが
できる。このような構造の半導体記憶装置を製造するに
は、装置構造との整合をはかりながら、絶縁体上に高品
質の単結晶シリコン膜（ＳＯＩ）を形成する技術が要求
される。このような技術として例えば絶縁体上にポリシ
リコン膜を堆積しておき、レーザもしくは電子ビームで
該ポリシリコン膜を溶融して再結晶化する手法が従来か
ら知られている。第４図は、このようなビーム再結晶化
法を用いて第３図に示すようなＳＯ工構造を形成する工
程の一部を示したものである。Ｐ　型シリコン基板２４
上に成長させたＰ型シリコン層２２の表面に下地絶縁層
２３を形成しく第４図（ａ））、次Ｋ、ポリシリコン膜
２５をこの上に堆積する（＆Ｔ４図（ｂ））そしてレー
ザ又は電子ビームで該ポリシリコン膜２５を溶融・固化
して再結晶化シリコン膜２６に変換する（第４図（Ｃ）
）。そして、第４図（ｄｉＯように該再結晶化シリコン
膜２６の一部を熱酸化膜２７に変換したのち、情報蓄積
のための容量貨２８を形成する（第４図（ｅ））。この
あとは通常のデバイス製造工程に従って第３図に示す記
憶装置が製造される。即ち、誘電体膜７．容量電極に相
当するポリシリコン膜９を形成したのち、ゲート敵化膜
１３、ゲー）！Ｍｉｔ４．　　ソースおよびコンタクト
領域１１．ドレイン領域１２を形成し、最後して層間絶
縁膜１５．’Ｉｆ極配線１６を形成する。

〔発明が解決しようとする問題点〕

上述した従来の製造法では、次のような問題点が生ずる
。すなわち、ポリシリコン膜を再結晶化する場合に、レ
ーザ又は電子ビームが使用されるが、−辺が数ミクロン
ないし１０ミクロン程度の大きさの高品質な単結晶シリ
コン領域をウェーハ全面にわたって均一に形成すること
は容易でない。

ビームを用いた再結晶化法では局所的には殆んど無欠陥
といえる高品質の単結晶シリコンを形成できる。然しな
から、ビーム形状が直径数十ミクロンのスポットビーム
あるいはせいぜい数百ミクロンの長さの線状ビームであ
るため、ウェーハ全面を再結晶化するにはビームの往復
走査を多数回施さねばならない。このため、走査系、ビ
ーム強度のゆらぎあるいは基板構造の不均一性のために
ウェーハ全面均一な状態で再結晶化することは困難とな
る。

〔問題点を解決するための手段〕

本発明では目的とするデバイス構造を得るために、デバ
イス構造と整合のとれた位置、大きさを有する下地絶縁
層および該下地絶縁層上の一部に絶縁体膜′をあらかじ
め形成しておき、該絶縁体膜の厚さを所望の８０Ｉ膜厚
と同じにしておく。

本発明の半導体記憶装置の製造方法は、情報蓄積容量部
が、１０１４〜１０１７原子／ｃ＋ｄの不純物を有する
低濃度シリコン層および該低濃度シリコン層と導電型が
同じでかつ１０１Ｂ原子／−以上の不純物を含有する高
濃度シリコン基板の溝部に形成され、情報伝達部である
絶縁ゲート電界効果トランジスタが絶縁体上に形成され
、かつ該絶縁ゲート電界効果トランジスタのソース領域
が該情報蓄積容量部と電気的に接続されている半導体記
憶装置の製造方法において、高濃度シリコン基板もしく
は高濃度シリコン基板上に形成された導電型が該高濃シ
リコン基板と同一の低濃度シリコン層表面の一部に下地
絶縁層を表面が平担になるように形成する工程と、該下
地絶縁層上の一部に所望のシリコン膜厚に相当する厚さ
の絶縁体膜を形成する工程と、ついで、気相成長法によ
り前記高濃度シリコン基板表面上のシリコン層および下
地絶縁層上にエピタキシャルシリコン膜を成長させる工
程と、しかるのち、該エピタキシャルシリコン膜を前記
絶縁体膜の厚さに相当するまで薄くする工程と、しかる
のちかかる構造を有する高濃度シリコン基板に対して情
報蓄積容量部および情報伝達部の作製を行なう工程とを
有することを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図、第２図は本発明の第１．第２の各実施例におけ
る製造工程を示す縦断面図である。

（実施例１） 基板表面に厚さ２ｆｉｍ、比抵抗１ｏΩｃｍのＰ型シリ
コン基板を有する比抵抗０．００５Ωｃｍの（１００）
Ｐ＋＋型シリコン基板３を用意し、該Ｐ型シリコン層１
の表面に、目的とするデバイスの配置１寸法に整合した
下地絶縁層２を第１図ｆａ）のように形成する。

このような構造は、例えばＰ型シリコン層１０表面に、
下地絶縁層厚の半分程度の深さの溝を形成してから該溝
領域のみを熱酸化し、然るのち表面の凹凸を研磨除去す
ることにより下地絶縁層が平担に埋め込まれた構造を得
ることができる。本実施例では下地絶縁層２の厚さを０
．３μｍとした。

次Ｋ、このような基板表面上に絶縁体膜４を堆積する（
第１図（ｂ））。

そして通常の蝕刻技術により第１図（Ｃ）のように下地
絶縁層２上の一部にのみ絶縁体膜４を残しておく。ここ
で、絶縁体膜４の厚さは、所望のＳＯＩ膜厚と同じＫし
ておく。本実施例では、絶縁体膜４として０．５μｍ厚
の二酸化シリコン（５ｉ０２）を用いた。

次に、ジクロルシラン、塩酸、水素、ジボランの各ガス
からなる混合ガス系を用いてシリコンのエピタキシャル
成長をおこなう。

シリコン上には成長し、下地絶縁層２の上にはシリコン
が付着しないという条件即ち選択エピタキシャル成長条
件下で行なうだめＫ、本実施例では成長温度９００℃、
ジクロルシランＱ、５１／ｍｉｎ、塩酸１３ｊＪ／ｍｉ
ｎ、水素１２０１／ｍｉｎ、圧力５ＱＴｏｒｒの条件を
用いた。又、エピタキシャル膜の比抵抗が１００ｃｍと
なるようにジボランガスの流量を調節した。種子領域上
のエピタキシャル膜厚が６μｍ程度になるように成長す
ると、第１図（ｄ）のような形状のラテラルエピタキシ
ャル膜５が得られる。このラテラルエピタキシャル膜５
の斜面は（１１０）布セツト面である。次に、該ラテラ
ルエピタキシャル膜５の表面をボリシングすることによ
り第１図ｔｅｌのような、表面が平担なＳＯＩ構造が得
られる。ボリシングでは、例えば粒径５０久のシリカ微
粒子とアンモニア水との混合液を用いることにより、シ
リコンのみを選択的忙研摩除去することができ、ラテラ
ルエピタキシャル膜５の表面位置を第１図ｔｅｌのよう
に絶縁体膜４の表面と同じ高さにすることができる。次
に、容量溝６を第１図げ）のようにＰ＋“型シリコン基
板３Ｋまで達するように反応性イオンエツチングを用い
て堀る。次に、第１図（ｇ）のように容量溝６の側壁及
びラテラルエピタキシャル膜５．絶縁体膜４の表面を被
覆するように厚さ２００Ｘ程度の薄い酸化膜からなる誘
電体１１％７を形成する。ここで、コンタクト部８の誘
電体膜は公知の蝕刻技術で除去する。次に第１図（ｈｌ
のように容量溝６を埋め込むようにＮ型不純物、例えば
リンをｌＸｌ０Ｉ’原子／−含むポリシリコン膜９を形
成する。こり工程でポリシリコン膜９に含有させたＮ型
不純物はコンタクト部８に拡散し、描領域にＮ−Ｐ接合
が形される。然るのち、ポリシリコン嘆９の表面を熱酸
化して絶縁酸化膜１０を形成する。次に、第１図（ｉ）
に示すようにゲート酸化膜１３゜ゲート電極１４を形成
したのち、Ｎ型不純物、例えばリン原子をイオン注入法
によりラテラルエピタキシャル膜５表面に導入し、ドレ
イン領域１２およびコンタクト領域とを電気的に導通状
態となるようにソース領域１１を形成し、最後に屓間絶
縁膜１５および電極配線１６を形成して所望の記憶装置
が形成される。このような手法で形成された１５μ−程
度の大きさを有するＳ４工の欠陥密度は特待性のバラツ
キはウェーハ内±５％以下であった。

（実施例２） 第２図（ａｌ〜（ｅ）は、本発明の第２の実施例におけ
る製造工程を示す。本実施例では、エピタキシャル成長
前の基板表面構造は実施例１と同じであるが、Ｐ　型シ
リコン基板１９の面方位は（１１０）である点が異なる
。このような基板上に実施例１におけるのと同じ条件で
エピタキシャル成長させると第２図（ｂ）のような形状
のラテラルエピタキシャル膜２１が得られる。成長後は
、実施例１の場合と同様にボリシング処理を施すことＫ
よって絶縁体膜と同じ厚さのＳｉＩ膜が得られる。その
後、実施例１と同じ工程により、第３図のような半導体
記憶装置が形成される。

以上、実施例１，２では、いずれも高濃度シリコン基板
としてＰ＋＋シリコンを用いたが、本発明はこれに限定
されたものでなく、高濃度シリコン基板としてＮ　型シ
リコンを用いた場合にも本発明は有効である。又、実施
例では高濃度シリコン基板の面方位として（１００）、
（１１０）を用いた例について述べたが、他の面方位を
用いた場合でもラテラルエピタキシャル膜の表面形状が
異なるだけであり、本発明の有効性はかわらない。

なお、本発明では、高品質性と高均一性の両方を満足さ
せるために、気相法によるエピタキシャル成長を用いて
おり、この成長法は、選択成長を利用したラテラルエピ
タキシャル成長法として既に、例えば、ジャーナル・オ
プ・アプライドフィジックス、１９８４年、５５巻、５
１９ページ（Ｊｏｕｒｎａｌ　　ｏｆ　Ａｐｐｌｉｅｄ
　Ｐｈｙｓｉｃｓ、　５５．５１９（１９８４で知られ
ているが、この方法では、種子領域で基板面に垂直方向
にエピタキシャル成長する速度と下地絶縁層上へ横方向
に成長する速度が同程度であるため、横方向へ長く単結
晶層を伸ばそうとすると、エピタキシャル膜も厚くしな
ければならず本発明が目的とするような半導体記憶装置
への適用は全くなされていない。

〔発明の効果〕

以上説明したように、本発明では下地？、縁層上に単結
晶シリコン層を形成する手法として気相エピタキシャル
成長法を用いているため、従来の再結晶化法で形成され
たシリコン層に比べて、ウェーハ内での結晶品質の均一
性が格段に優れている。

このため、情報電荷のリークが少なく情報の保持時間が
長くかつ保持特性がウェーハ内均−な記憶装置が得られ
る。更に、気相成長法では一度に多数枚処理できるため
にコスト面でも極めて有利である。

【図面の簡単な説明】

第１図（ａｌ〜（ｉｌは、本発明の第１の実施例におけ
る製造工程を示す縦断面図、第２図（ａ）〜ｔｃ＋は本
発明の第２の実施例における製造工程の一部を示す縦断
面図、第３図は、本発明が目的とする半導体記憶装置の
一例を示す縦断面図、第４図（ａ）〜（ｅ）は従来の製
造工程の一部を示す縦断面図である。 １、１７．２２・・・・・・Ｐ型シリコン層、２，１８
．２３・・・・・・下地絶縁層、３．１９．２４・・・
・・・Ｐ　型シリコ４板、４．２０・・・・・・絶縁体
膜、５，２１・・・・・・ラテラルエピタキシャル膜、
６・・・・・・容量溝、７・・・・・・誘電体耶、８・
・・・・・コンタクト部、９，２５・・・・・・ポリシ
リコン膜、１′０・・・・・・絶縁酸化膜、１１・・・
・・・ソースおよびコンタクト領域、１２・・・・・・
ドレイン領域、１３・・・・・・ゲート酸化膜、１４・
・・・・・ゲー）１！罹、１５・・・・・・層間絶縁膜
、１６・・・・・・電極配線、２６・・・・・・再結晶
化シリコン膜、２７・・・・・・熱酸化膜、２８・・・
・・・容量溝。 第　２　図 華３　図 擢４　Ｍ

Claims (1)

【特許請求の範囲】
1. 情報蓄積容量部が、１０＾１＾４〜１０＾１＾７原子／
   ｃｍ＾３の不純物を有する低濃度シリコン層および該低
   濃度シリコン層と導電型が同じでかつ１０＾１＾８原子
   ／ｃｍ＾３以上の不純物を含有する高濃度シリコン基板
   の溝部に形成され、情報伝達部である絶縁ゲート電界効
   果トランジスタが絶縁体上に形成され、かつ該絶縁ゲー
   ト電界効果トランジスタのソース領域が該情報蓄積容量
   部と電気的に接続されている半導体記憶装置の製造方法
   において、高濃度シリコン基板もしくは高濃度シリコン
   基板上に形成された導電型が該高濃度シリコン基板と同
   一の低濃度シリコン層表面の一部に下地絶縁層を表面が
   平担になるように形成する工程と、該下地絶縁層上の一
   部に所望のシリコン膜厚に相当する厚さの絶縁体膜を形
   成する工程と、ついで、気相成長法により前記高濃度シ
   リコン基板表面上のシリコン層および下地絶縁層上にエ
   ピタキシャルシリコン膜を成長させる工程と、しかるの
   ち、該エピタキシャルシリコン膜を前記絶縁体膜の厚さ
   に相当するまで薄くする工程と、しかるのちかかる構造
   を有する高濃度シリコン基板に対して情報蓄積容量部お
   よび情報伝達部の作製を行なう工程とを有することを特
   徴とする半導体記憶装置の製造方法。