JP2524079B2 - 上向構造型バイポ―ラトランジスタ及びその製造方法 - Google Patents
上向構造型バイポ―ラトランジスタ及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 238000010292 electrical insulation Methods 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り具体的には、高速情報処理と処理信号の線形性が要求
されるシステムに適用できる上向構造型の多結晶シリコ
ン自己配列（Ｐｏｌｙｓｉｌｉｃｏｎ Ｓｅｌｆ Ａｌ
ｉｇｎｅｄ：以下“ＰＳＡ”と略称する）バイポーラト
ランジスタ（Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）
素子およびその製造方法に関する。
り具体的には、高速情報処理と処理信号の線形性が要求
されるシステムに適用できる上向構造型の多結晶シリコ
ン自己配列（Ｐｏｌｙｓｉｌｉｃｏｎ Ｓｅｌｆ Ａｌ
ｉｇｎｅｄ：以下“ＰＳＡ”と略称する）バイポーラト
ランジスタ（Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）
素子およびその製造方法に関する。
【０００２】
【従来の技術】情報処理の高速化および信号の線形性を
要する電子産業分野で脚光を浴びているバイポーラ素子
技術は、多結晶シリコン自己配列（ＰＳＡ）方法が開発
されることよって、従来のＳＢＣ（Ｓｔａｎｄａｒｄ
Ｂｕｒｉｅｄ Ｃｏｌｌｅｃｔｏｒ）技術に比べて、ス
イッチング速度とチップ集積度面で、大きく向上した。
しかし、バイポーラ素子は、回路の実現時、ＭＯＳＦＥ
Ｔ（Ｍｅｔａｌ Ｏｘｓｉｄｅ Ｓｉｌｉｃｏｎ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）素子に
比べ、相対的に速度性能が優れる反面、大きな消費電力
と低いチップ集積度によって、応用分野が制限されてい
た。
要する電子産業分野で脚光を浴びているバイポーラ素子
技術は、多結晶シリコン自己配列（ＰＳＡ）方法が開発
されることよって、従来のＳＢＣ（Ｓｔａｎｄａｒｄ
Ｂｕｒｉｅｄ Ｃｏｌｌｅｃｔｏｒ）技術に比べて、ス
イッチング速度とチップ集積度面で、大きく向上した。
しかし、バイポーラ素子は、回路の実現時、ＭＯＳＦＥ
Ｔ（Ｍｅｔａｌ Ｏｘｓｉｄｅ Ｓｉｌｉｃｏｎ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）素子に
比べ、相対的に速度性能が優れる反面、大きな消費電力
と低いチップ集積度によって、応用分野が制限されてい
た。
【０００３】したがって、バイポーラ素子のＩＣ応用範
囲が拡大されるには、基本的に、バイポーラ素子の長所
である速度性能を維持すると同時に、チップ集積度増大
と、消費電力の減少とが、必須的に達成されなければな
らない。
囲が拡大されるには、基本的に、バイポーラ素子の長所
である速度性能を維持すると同時に、チップ集積度増大
と、消費電力の減少とが、必須的に達成されなければな
らない。
【０００４】現在までに、ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ）、ＩＩＬ（Ｉｎｔｅｇｒａ
ｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）等のバイポ
ーラ回路に適用された垂直バイポーラトランジスタのシ
リコン活性領域で、エミッタ（Ｅｍｉｔｔｅｒ）、ベー
ス（Ｂａｓｅ）、コレクタ（Ｃｏｌｌｅｃｔｏｒ）の不
純物濃度分布は、一般的に、図１に示されるように、ト
ランジスタのエミッタ１０１、ベース１０２、コレクタ
１０３の不純物濃度分布が、ｎ + ／ｐ／ｎ - ／ｎ + 型に構
成されている。
ｏｕｐｌｅｄ Ｌｏｇｉｃ）、ＩＩＬ（Ｉｎｔｅｇｒａ
ｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）等のバイポ
ーラ回路に適用された垂直バイポーラトランジスタのシ
リコン活性領域で、エミッタ（Ｅｍｉｔｔｅｒ）、ベー
ス（Ｂａｓｅ）、コレクタ（Ｃｏｌｌｅｃｔｏｒ）の不
純物濃度分布は、一般的に、図１に示されるように、ト
ランジスタのエミッタ１０１、ベース１０２、コレクタ
１０３の不純物濃度分布が、ｎ + ／ｐ／ｎ - ／ｎ + 型に構
成されている。
【０００５】
【発明が解決しようとする課題】このような構造を有す
る従来のバイポーラ素子の場合、上向動作特性は、コレ
クタ−エミッタ降伏電圧と速度特性の側面で、深刻な問
題があった。
る従来のバイポーラ素子の場合、上向動作特性は、コレ
クタ−エミッタ降伏電圧と速度特性の側面で、深刻な問
題があった。
【０００６】実際に、上向動作するバイポーラ素子に構
成されたＩＩＬバイポーラ回路は、集積度と電力消耗の
点で優秀な反面、低い動作電圧および低いスイッチング
速度によって、回路応用において、多い制限が伴う問題
がある。
成されたＩＩＬバイポーラ回路は、集積度と電力消耗の
点で優秀な反面、低い動作電圧および低いスイッチング
速度によって、回路応用において、多い制限が伴う問題
がある。
【０００７】本発明の目的は、ロジック回路の集積度を
高めることができる上向構造型バイポーラトランジスタ
およびその製造方法を提供することにある。
高めることができる上向構造型バイポーラトランジスタ
およびその製造方法を提供することにある。
【０００８】本発明の他の目的は、ロジック回路の動作
電圧とスイッチング速度を大幅に向上させることができ
るバイポーラトランジスタおよびその製造方法を提供す
ることにある。
電圧とスイッチング速度を大幅に向上させることができ
るバイポーラトランジスタおよびその製造方法を提供す
ることにある。
【０００９】また、本発明の他の目的は、寄生容量と寄
生抵抗が少ないバイポーラトランジスタおよびその製造
方法を提供することにある。
生抵抗が少ないバイポーラトランジスタおよびその製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、エミッタ（Ｅｍｉｔｔｅｒ）領域
に用いられるｎ + 埋没層（２）が形成された半導体基板
（１）と、上記ｎ + 埋没層（２）上に形成されたフィー
ルド酸化膜（９）により定義された活性領域に位置する
上記埋没層上に形成され、ベース（Ｂａｓｅ）領域に用
いられるシリコン層（３）と、上記シリコン（３）上に
順次形成された、コレクタ（ｃｏｌｌｅｃｔｏｒ）領域
に用いるｎ - エピタキシャル（Ｅｐｉｔａｘｉａｌ）層
（４）、ｎ + エピタキシャル層（２５）およびｎ + 多結晶
シリコン（１０）と、上記コレクタ領域の両側に電気的
絶縁のために形成された側壁（１４）と、上記シリコン
層（３）上にある上記ｎ - エピタキシャル層（４）の下
部側端に形成されたベース接点（１７）と、上記活性領
域で上記フィールド酸化膜（９）と上記シリコン層
（３）間に位置する上記埋没層（２）上に形成され、上
記ベース領域と上記エミッタ領域との電気的絶縁のため
の絶縁膜（１６）と、上記ベース接点（１７）を介し
て、上記シリコン層（３）との電気的接触のため形成さ
れたｐ + 多結晶シリコン層（１８）と、上記半導体基板
（１）上に形成された機能素子間の電気的絶縁のため、
上記半導体基板（１）に形成されたトレンチ（Ｔｒｅｎ
ｃｈ）に充填された隔離酸化膜（８）を含んで、上記半
導体基板（１）の上側方向にバイポーラトランジスタが
形成された半導体装置が提供される。
め、本発明によれば、エミッタ（Ｅｍｉｔｔｅｒ）領域
に用いられるｎ + 埋没層（２）が形成された半導体基板
（１）と、上記ｎ + 埋没層（２）上に形成されたフィー
ルド酸化膜（９）により定義された活性領域に位置する
上記埋没層上に形成され、ベース（Ｂａｓｅ）領域に用
いられるシリコン層（３）と、上記シリコン（３）上に
順次形成された、コレクタ（ｃｏｌｌｅｃｔｏｒ）領域
に用いるｎ - エピタキシャル（Ｅｐｉｔａｘｉａｌ）層
（４）、ｎ + エピタキシャル層（２５）およびｎ + 多結晶
シリコン（１０）と、上記コレクタ領域の両側に電気的
絶縁のために形成された側壁（１４）と、上記シリコン
層（３）上にある上記ｎ - エピタキシャル層（４）の下
部側端に形成されたベース接点（１７）と、上記活性領
域で上記フィールド酸化膜（９）と上記シリコン層
（３）間に位置する上記埋没層（２）上に形成され、上
記ベース領域と上記エミッタ領域との電気的絶縁のため
の絶縁膜（１６）と、上記ベース接点（１７）を介し
て、上記シリコン層（３）との電気的接触のため形成さ
れたｐ + 多結晶シリコン層（１８）と、上記半導体基板
（１）上に形成された機能素子間の電気的絶縁のため、
上記半導体基板（１）に形成されたトレンチ（Ｔｒｅｎ
ｃｈ）に充填された隔離酸化膜（８）を含んで、上記半
導体基板（１）の上側方向にバイポーラトランジスタが
形成された半導体装置が提供される。
【００１１】また、本発明の他の態様によれば、半導体
基板（１）の上側方向にバイポーラトランジスタを形成
する半導体装置の製造方法において、上記バイポーラト
ランジスタのエミッタを形成するため、上記半導体基板
（１）上にｎ + 埋没層（２）を形成する工程と、上記バ
イポーラトランジスタのベースを形成するため、上記ｎ
+ 埋没層（２）上にシリコン層（３）を形成する工程
と、上記シリコン層（３）上に、コレクタとして用いら
れるｎ - エピタキシャル層（４）を形成する工程と、上
記エピタキシャル層（４）上に、緩衝用酸化膜（５）、
窒化膜（６）および低温堆積された酸化膜（７）を順次
に形成する工程と、トレンチマスクを用いてトレンチを
定義した後、上記半導体基板（１）上に形成された層と
所定深さの上記半導体基板を除去して、トレンチを形成
して、上記トレンチに素子を隔離する酸化膜（８）を充
填する工程と、マスクを用いて活性領域を定義した後、
非活性領域の多くの層を除去して、上記埋没層（２）の
表面が露出されるようにして、上記露出された表面上に
フィールド酸化膜（９）を選択的に形成する工程と、上
記残っている窒化膜（６）および上記緩衝用酸化膜
（５）を除去した後、上記ｎ - エピタキシャル層（４）
上にｎ + 多結晶シリコン層（１０）を形成して該ｎ - エピ
タキシャル層（４）の一部をｎ + エピタキシャル層（２
５）とした後、上記ｎ + 多結晶シリコン層（１０）上
に、シリサイド層（１１）、低温堆積された酸化膜（１
２）および多結晶シリコン層（１３）を順次に形成する
工程と、マスクを用いてコレクタ領域を定義して、上記
定義されたコレクタ領域以外の層と、上記多結晶シリコ
ン層（１３）とを蝕刻し、さらに、上記ｎ - エピタキシ
ャル層（４）を所定の深さ分蝕刻する工程と、上記コレ
クタ領域にある、上記酸化膜（１２）、上記シリサイド
層（１１）、上記ｎ + 多結晶シリコン層（１０）、ｎ + エ
ピタキシャル層（２５）、および上記ｎ - エピタキシャ
ル層（４）の側面に、上記ベースとコレクタとの電気的
絶縁のための側壁（１４）を形成する工程と、上記側壁
（１４）と上記フィールド酸化膜（９）の側面に側壁窒
化膜（１５）を形成した後、上記埋没層（２）の上部表
面が露出されるよう、上記コレクタ領域と上記フィール
ド酸化膜（９）間にある、上記エピタキシャル層（４）
と上記シリコン層（３）を除去する工程と、上記露出さ
れた埋没層（２）の上記表面上に、上記ベースと上記コ
レクタの電気的絶縁のための酸化膜（１６）を選択的に
形成する工程と、上記側壁窒化膜（１５）を除去した
後、所定パターンのｐ + 多結晶シリコン層（１８）を形
成して、上記ｐ + 多結晶シリコン層（１８）が上記ｎ - エ
ピタキシャル層（４）の両側下端部を介して自己整列さ
れるようにする工程と、上記バイポーラトランジスタの
コレクタおよびベースに金属配線を形成する工程を含む
ことを特徴とする半導体装置の製造方法が提供される。
基板（１）の上側方向にバイポーラトランジスタを形成
する半導体装置の製造方法において、上記バイポーラト
ランジスタのエミッタを形成するため、上記半導体基板
（１）上にｎ + 埋没層（２）を形成する工程と、上記バ
イポーラトランジスタのベースを形成するため、上記ｎ
+ 埋没層（２）上にシリコン層（３）を形成する工程
と、上記シリコン層（３）上に、コレクタとして用いら
れるｎ - エピタキシャル層（４）を形成する工程と、上
記エピタキシャル層（４）上に、緩衝用酸化膜（５）、
窒化膜（６）および低温堆積された酸化膜（７）を順次
に形成する工程と、トレンチマスクを用いてトレンチを
定義した後、上記半導体基板（１）上に形成された層と
所定深さの上記半導体基板を除去して、トレンチを形成
して、上記トレンチに素子を隔離する酸化膜（８）を充
填する工程と、マスクを用いて活性領域を定義した後、
非活性領域の多くの層を除去して、上記埋没層（２）の
表面が露出されるようにして、上記露出された表面上に
フィールド酸化膜（９）を選択的に形成する工程と、上
記残っている窒化膜（６）および上記緩衝用酸化膜
（５）を除去した後、上記ｎ - エピタキシャル層（４）
上にｎ + 多結晶シリコン層（１０）を形成して該ｎ - エピ
タキシャル層（４）の一部をｎ + エピタキシャル層（２
５）とした後、上記ｎ + 多結晶シリコン層（１０）上
に、シリサイド層（１１）、低温堆積された酸化膜（１
２）および多結晶シリコン層（１３）を順次に形成する
工程と、マスクを用いてコレクタ領域を定義して、上記
定義されたコレクタ領域以外の層と、上記多結晶シリコ
ン層（１３）とを蝕刻し、さらに、上記ｎ - エピタキシ
ャル層（４）を所定の深さ分蝕刻する工程と、上記コレ
クタ領域にある、上記酸化膜（１２）、上記シリサイド
層（１１）、上記ｎ + 多結晶シリコン層（１０）、ｎ + エ
ピタキシャル層（２５）、および上記ｎ - エピタキシャ
ル層（４）の側面に、上記ベースとコレクタとの電気的
絶縁のための側壁（１４）を形成する工程と、上記側壁
（１４）と上記フィールド酸化膜（９）の側面に側壁窒
化膜（１５）を形成した後、上記埋没層（２）の上部表
面が露出されるよう、上記コレクタ領域と上記フィール
ド酸化膜（９）間にある、上記エピタキシャル層（４）
と上記シリコン層（３）を除去する工程と、上記露出さ
れた埋没層（２）の上記表面上に、上記ベースと上記コ
レクタの電気的絶縁のための酸化膜（１６）を選択的に
形成する工程と、上記側壁窒化膜（１５）を除去した
後、所定パターンのｐ + 多結晶シリコン層（１８）を形
成して、上記ｐ + 多結晶シリコン層（１８）が上記ｎ - エ
ピタキシャル層（４）の両側下端部を介して自己整列さ
れるようにする工程と、上記バイポーラトランジスタの
コレクタおよびベースに金属配線を形成する工程を含む
ことを特徴とする半導体装置の製造方法が提供される。
【００１２】
【実施例】以下、本発明の実施例について、図２から図
８を参照して説明する。
８を参照して説明する。
【００１３】図２に示すように、本発明は、上向構造型
バイポーラ素子であって、エミッタ（Ｅｍｉｔｔｅｒ）
２０１、ベース（Ｂａｓｅ）２０３およびコレクタ（Ｃ
ｏｌｌｅｃｔｏｒ）２０２を有する。
バイポーラ素子であって、エミッタ（Ｅｍｉｔｔｅｒ）
２０１、ベース（Ｂａｓｅ）２０３およびコレクタ（Ｃ
ｏｌｌｅｃｔｏｒ）２０２を有する。
【００１４】図３から図８は、上向構造型バイポーラ素
子のエミッタ（Ｅｍｉｔｔｅｒ）、ベース（Ｂａｓｅ）
およびコレクタ（Ｃｏｌｌｅｃｔｏｒ）層を各々形成す
る工程を示す。
子のエミッタ（Ｅｍｉｔｔｅｒ）、ベース（Ｂａｓｅ）
およびコレクタ（Ｃｏｌｌｅｃｔｏｒ）層を各々形成す
る工程を示す。
【００１５】先ず、シリコン基板１上にエミッタができ
あがるｎ + 埋没層（ＢｕｒｉｅｄＬａｙｅｒ）２を形成
して、上記ｎ + 埋没層２上に、本質的なベース（Ｉｎｔ
ｒｉｎｓｉｃ Ｂａｓｅ）ができるシリコン層３を低温
成長法（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｇｒｏｗｔ
ｈ ｐｒｏｃｅｓｓ）で成長する。
あがるｎ + 埋没層（ＢｕｒｉｅｄＬａｙｅｒ）２を形成
して、上記ｎ + 埋没層２上に、本質的なベース（Ｉｎｔ
ｒｉｎｓｉｃ Ｂａｓｅ）ができるシリコン層３を低温
成長法（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｇｒｏｗｔ
ｈ ｐｒｏｃｅｓｓ）で成長する。
【００１６】続いて、上記シリコン層３上に、コレクタ
とエミッタ間の降伏電圧（Ｂｒｅａｋ ｄｏｗｎ Ｖｏ
ｌｔａｇｅ）を制御するため、ｎ - エピタキシャル層４
を成長させて、上記ｎ - エピタキシャル層４上に、次の
工程等のため、緩衝酸化膜５、窒化膜６および低温堆積
酸化膜（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｄｅｐｏｓ
ｉｔｅｄ ｏｘｉｄｅ ｆｉｌｍ）７を順次に形成す
る。
とエミッタ間の降伏電圧（Ｂｒｅａｋ ｄｏｗｎ Ｖｏ
ｌｔａｇｅ）を制御するため、ｎ - エピタキシャル層４
を成長させて、上記ｎ - エピタキシャル層４上に、次の
工程等のため、緩衝酸化膜５、窒化膜６および低温堆積
酸化膜（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｄｅｐｏｓ
ｉｔｅｄ ｏｘｉｄｅ ｆｉｌｍ）７を順次に形成す
る。
【００１７】図４は、素子間の電気的絶縁を提供するト
レンチ隔離（Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形
成する工程を説明するための断面図である。
レンチ隔離（Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形
成する工程を説明するための断面図である。
【００１８】先ず、微細パターン形成方法により、トレ
ンチを定義した後、トレンチ形成するため、上記の酸化
膜７、窒化膜６、緩衝酸化膜５、ｎ - エピタキシャル層
４、多結晶シリコン層３、ｎ + 埋没層２、所定の深さま
でのシリコン基板１を、乾式蝕刻方法によって順次に除
去する。
ンチを定義した後、トレンチ形成するため、上記の酸化
膜７、窒化膜６、緩衝酸化膜５、ｎ - エピタキシャル層
４、多結晶シリコン層３、ｎ + 埋没層２、所定の深さま
でのシリコン基板１を、乾式蝕刻方法によって順次に除
去する。
【００１９】続いて、図４に示すように、上記の多層構
造を有する上記半導体基板上に、低温堆積方法で酸化膜
を堆積させることによりトレンチを充填してトレンチ隔
離酸化膜８を形成した後、基板表面に堆積された酸化膜
と低温堆積酸化膜７とを除去することにより平坦化させ
る。
造を有する上記半導体基板上に、低温堆積方法で酸化膜
を堆積させることによりトレンチを充填してトレンチ隔
離酸化膜８を形成した後、基板表面に堆積された酸化膜
と低温堆積酸化膜７とを除去することにより平坦化させ
る。
【００２０】図５は、フィールド酸化膜（Ｆｉｅｌｄ
Ｏｘｉｄｅ Ｌａｙｅｒ）を形成する工程を示す。
Ｏｘｉｄｅ Ｌａｙｅｒ）を形成する工程を示す。
【００２１】微細パターン形成方法により、活性領域
（Ａｃｔｉｖｅ Ｒｅｇｉｏｎ）を定義した後、非活性
領域に位置する多くの層を除去して、ｎ + 埋没層２の上
部表面が露出できるようにして、選択的酸化工程によっ
てフィールド酸化膜９を形成し、窒化膜６と、ｎ - エピ
タキシャル層４上に残存する緩衝酸化膜５とを除去す
る。
（Ａｃｔｉｖｅ Ｒｅｇｉｏｎ）を定義した後、非活性
領域に位置する多くの層を除去して、ｎ + 埋没層２の上
部表面が露出できるようにして、選択的酸化工程によっ
てフィールド酸化膜９を形成し、窒化膜６と、ｎ - エピ
タキシャル層４上に残存する緩衝酸化膜５とを除去す
る。
【００２２】図６は、ｎ + 多結晶シリコン電極１０とコ
レクタ領域を定義する工程を示した断面図である。
レクタ領域を定義する工程を示した断面図である。
【００２３】上記したフィールド酸化膜形成工程が完了
されたならば、半導体基板上に、ｎ + 多結晶シリコン１
０、シリサイド膜１１、低温堆積酸化膜１２、多結晶シ
リコン層１３を順次に形成する。続いて、微細パターン
形成方法により、ｎ + 多結晶シリコン電極とコレクタ領
域を定義した後、乾式蝕刻方法で、上記の各層１０〜１
３を選択的に除去する。ここで、ｎ + 多結晶シリコン１
０は、図２に図示されたｎ + シリコンコレクタ領域２０
２の形成のため拡散源の役割をする。これにより、ｎ -
エピタキシャル層４のｎ + 多結晶シリコン１０側の一部
が、ドーピングされ、図７に示すように、ｎ + エピタキ
シャル層２５に変化する。
されたならば、半導体基板上に、ｎ + 多結晶シリコン１
０、シリサイド膜１１、低温堆積酸化膜１２、多結晶シ
リコン層１３を順次に形成する。続いて、微細パターン
形成方法により、ｎ + 多結晶シリコン電極とコレクタ領
域を定義した後、乾式蝕刻方法で、上記の各層１０〜１
３を選択的に除去する。ここで、ｎ + 多結晶シリコン１
０は、図２に図示されたｎ + シリコンコレクタ領域２０
２の形成のため拡散源の役割をする。これにより、ｎ -
エピタキシャル層４のｎ + 多結晶シリコン１０側の一部
が、ドーピングされ、図７に示すように、ｎ + エピタキ
シャル層２５に変化する。
【００２４】図７は、ベース接点を定義するための工程
を示した断面図である。
を示した断面図である。
【００２５】低温堆積酸化膜１２上に残存する多結晶シ
リコン１３を除去した後、コレクタとベースとの間の自
己整列された自己絶縁を提供する側壁酸化膜１４を成長
させた後、ｎ - エピタキシャル層４をｎ + 埋没層２が露出
されるまで、選択的に乾式蝕刻する。
リコン１３を除去した後、コレクタとベースとの間の自
己整列された自己絶縁を提供する側壁酸化膜１４を成長
させた後、ｎ - エピタキシャル層４をｎ + 埋没層２が露出
されるまで、選択的に乾式蝕刻する。
【００２６】続いて、エミッタとベース間の自己整列さ
れた電気的絶縁を提供するため、側壁窒化膜１５を形成
した後、選択的に平面酸化膜１６を成長して、上記側壁
窒化膜１５を選択的に湿式蝕刻することで、ベース接点
領域１７を定義する。
れた電気的絶縁を提供するため、側壁窒化膜１５を形成
した後、選択的に平面酸化膜１６を成長して、上記側壁
窒化膜１５を選択的に湿式蝕刻することで、ベース接点
領域１７を定義する。
【００２７】図８は、ベース電極と金属配線を形成する
工程を説明するための断面図である。
工程を説明するための断面図である。
【００２８】ｐ+多結晶シリコン層１８とシリサイド層
１９を形成した後、平坦化工程と微細パターン形成工程
によって、ベース電極を形成する。
１９を形成した後、平坦化工程と微細パターン形成工程
によって、ベース電極を形成する。
【００２９】続いて、微細パターン形成方法によって接
触開口を形成した後、アルミニウム被覆工程と微細パタ
ーン形成工程および熱処理工程を順次に遂行すること
で、図２に図示された本発明の素子構造が最終的に実現
される。
触開口を形成した後、アルミニウム被覆工程と微細パタ
ーン形成工程および熱処理工程を順次に遂行すること
で、図２に図示された本発明の素子構造が最終的に実現
される。
【００３０】
【発明の効果】以上に説明されたように、本発明によれ
ば、バイポーラ素子の上向動作特性および下向動作特性
が対等になることで、ＩＩＬ回路の動作電圧およびスイ
ッチング速度を向上させることができ、ＥＣＬ回路の場
合速度性能を維持しながら集積度を大幅に向上させるこ
とができる。
ば、バイポーラ素子の上向動作特性および下向動作特性
が対等になることで、ＩＩＬ回路の動作電圧およびスイ
ッチング速度を向上させることができ、ＥＣＬ回路の場
合速度性能を維持しながら集積度を大幅に向上させるこ
とができる。
【図１】従来の下向構造型バイポーラ素子の断面図。
【図２】本発明により完成された上向構造型バイポーラ
素子の断面図。
素子の断面図。
【図３】本発明により上向構造型バイポーラ素子の製造
工程別断面図。
工程別断面図。
【図４】本発明により上向構造型バイポーラ素子の製造
工程別断面図。
工程別断面図。
【図５】本発明により上向構造型バイポーラ素子の製造
工程別断面図。
工程別断面図。
【図６】本発明により上向構造型バイポーラ素子の製造
工程別断面図。
工程別断面図。
【図７】本発明により上向構造型バイポーラ素子の製造
工程別断面図。
工程別断面図。
【図８】本発明により上向構造型バイポーラ素子の製造
工程別断面図。
工程別断面図。
１：シリコン基板、２：ｎ + 埋没層、３：多結晶シリコ
ン、４：ｎ - エピタキシャル層、５，７，８，９，１
２，１４，１６：酸化膜、６，１１，１５，１９：窒化
膜、１０，１３，１８：多結晶シリコン、２５：ｎ + エ
ピタキシャル層。
ン、４：ｎ - エピタキシャル層、５，７，８，９，１
２，１４，１６：酸化膜、６，１１，１５，１９：窒化
膜、１０，１３，１８：多結晶シリコン、２５：ｎ + エ
ピタキシャル層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 具 珍根 大韓民国大田直轄市儒城区柯亭洞161番 地
Claims (3)
- 【請求項１】エミッタ（Ｅｍｉｔｔｅｒ）領域に用いら
れるｎ + 埋没層（２）が形成された半導体基板（１）
と、 上記ｎ + 埋没層（２）上に形成されたフィールド酸化膜
（９）により定義された活性領域に位置する上記埋没層
上に形成され、ベース（Ｂａｓｅ）領域に用いられるシ
リコン層（３）と、 上記シリコン（３）上に順次形成された、ｎ - エピタキ
シャル層（４）、ｎ + エピタキシャル層（２５）および
ｎ + 多結晶シリコン（１０）と、 上記コレクタ領域の両側に電気的絶縁のために形成され
た側壁（１４）と、 上記シリコン層（３）上にある上記ｎ - エピタキシャル
層（４）の下部側端に形成されたベース接点（１７）
と、 上記活性領域で上記フィールド酸化膜（９）と上記シリ
コン層（３）間に位置する上記埋没層（２）上に形成さ
れ、上記ベース領域と上記エミッタ領域との電気的絶縁
のための絶縁膜（１６）と、 上記ベース接点（１７）を介して、上記シリコン層
（３）との電気的接触のため形成されたｐ + 多結晶シリ
コン層（１８）と、 上記半導体基板（１）上に形成された機能素子間の電気
的絶縁のため上記半導体基板（１）に形成されたトレン
チ（Ｔｒｅｎｃｈ）に充填された隔離酸化膜（８）を含
んで、 上記半導体基板（１）の上側方向にバイポーラトランジ
スタが形成された半導体装置。 - 【請求項２】半導体基板（１）の上側方向にバイポーラ
トランジスタを形成する半導体装置の製造方法におい
て、 上記バイポーラトランジスタのエミッタを形成するた
め、上記半導体基板（１）上にｎ + 埋没層（２）を形成
する工程と、 上記バイポーラトランジスタのベースを形成するため、
上記ｎ + 埋没層（２）上にシリコン層（３）を形成する
工程と、 上記シリコン層（３）上に、コレクタとして用いられる
ｎ - エピタキシャル層（４）を形成する工程と、 上記エピタキシャル層（４）上に、緩衝用酸化膜
（５）、窒化膜（６）および低温堆積された酸化膜
（７）を順次に形成する工程と、 トレンチマスクを用いてトレンチを定義した後、上記半
導体基板（１）上に形成された層と所定深さの上記半導
体基板を除去して、トレンチを形成して、上記トレンチ
に素子を隔離する酸化膜（８）を充填する工程と、 マスクを用いて活性領域を定義した後、非活性領域の層
を除去して、上記埋没層（２）の表面が露出されるよう
にして、上記露出された表面上にフィールド酸化膜
（９）を選択的に形成する工程と、 上記残っている窒化膜（６）および上記緩衝用酸化膜
（５）を除去した後、上記ｎ - エピタキシャル層（４）
上にｎ + 多結晶シリコン層（１０）を形成して該ｎ - エピ
タキシャル層（４）の一部をｎ + エピタキシャル層（２
５）とした後、上記ｎ + 多結晶シリコン層（１０）上
に、シリサイド層（１１）、低温堆積された酸化膜（１
２）および多結晶シリコン層（１３）を順次に形成する
工程と、 マスクを用いてコレクタ領域を定義して、上記定義され
たコレクタ領域以外の層と、上記多結晶シリコン層（１
３）とを蝕刻し、さらに、上記ｎ - エピタキシャル層
（４）を所定の深さ分蝕刻する工程と、 上記コレクタ領域にある、上記酸化膜（１２）、上記シ
リサイド層（１１）、上記ｎ + 多結晶シリコン層（１
０）、上記ｎ + エピタキシャル層（２５）、および上記
ｎ - エピタキシャル層（４）の側面に、上記ベースとコ
レクタとの電気的絶縁のための側壁（１４）を形成する
工程と、 上記側壁（１４）と上記フィールド酸化膜（９）の側面
に側壁窒化膜（１５）を形成した後、上記埋没層（２）
の上部表面が露出されるよう、上記コレクタ領域と上記
フィールド酸化膜（９）間にある、上記エピタキシャル
層（４）と上記シリコン層（３）を除去する工程と、 上記露出された埋没層（２）の上記表面上に、上記ベー
スと上記コレクタの電気的絶縁のための酸化膜（１６）
を選択的に形成する工程と、 上記側壁窒化膜（１５）を除去した後、所定パターンの
ｐ + 多結晶シリコン層（１８）を形成して、上記ｐ + 多結
晶シリコン層（１８）が上記ｎ - エピタキシャル層
（４）の両側下端部を介して自己整列されるようにする
工程と、 上記バイポーラトランジスタのコレクタおよびベースに
金属配線を形成する工程を含むことを特徴とする半導体
装置の製造方法。 - 【請求項３】請求項１において、上記側壁（１４）は、
酸化膜である半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-9982 | 1992-06-09 | ||
| KR1019920009982A KR950007348B1 (ko) | 1992-06-09 | 1992-06-09 | 상향구조 바이폴라 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669219A JPH0669219A (ja) | 1994-03-11 |
| JP2524079B2 true JP2524079B2 (ja) | 1996-08-14 |
Family
ID=19334420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5137514A Expired - Fee Related JP2524079B2 (ja) | 1992-06-09 | 1993-06-08 | 上向構造型バイポ―ラトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2524079B2 (ja) |
| KR (1) | KR950007348B1 (ja) |
-
1992
- 1992-06-09 KR KR1019920009982A patent/KR950007348B1/ko not_active IP Right Cessation
-
1993
- 1993-06-08 JP JP5137514A patent/JP2524079B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950007348B1 (ko) | 1995-07-10 |
| KR940001438A (ko) | 1994-01-11 |
| JPH0669219A (ja) | 1994-03-11 |
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