JPS62262431A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62262431A JPS62262431A JP10621686A JP10621686A JPS62262431A JP S62262431 A JPS62262431 A JP S62262431A JP 10621686 A JP10621686 A JP 10621686A JP 10621686 A JP10621686 A JP 10621686A JP S62262431 A JPS62262431 A JP S62262431A
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Landscapes
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
ＳＯＩ構造半導体装置の製造方法において、非単結晶質
の半導体層をビームアニールした後、生成した半導体単
結晶層を等方性ドライエツチングして、半導体単結晶層
の表面を平坦化する。
の半導体層をビームアニールした後、生成した半導体単
結晶層を等方性ドライエツチングして、半導体単結晶層
の表面を平坦化する。
そうすると、Ｓｏｌ構造半導体装置の品質が向上する。
［産業上の利用分野コ
本発明は半導体装置の製造方法のうち、特に、ＳＯ！構
造の半導体装置の製造方法に関する。
造の半導体装置の製造方法に関する。
ＩＣはＬＳＩ、ＶＬＳＩと二次元（平面的）領域で微細
化、高集積化されてきたが、その微細化にも限度があっ
て、それを一層高集積化するための手段として、ＩＣを
立体的に積み上げた三次元半導体装置（三次元ＬＳ Ｉ
）が開発されている。
化、高集積化されてきたが、その微細化にも限度があっ
て、それを一層高集積化するための手段として、ＩＣを
立体的に積み上げた三次元半導体装置（三次元ＬＳ Ｉ
）が開発されている。
このような三次元ＬＳＩの基礎となるのが、Ｓｏ １
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造の
半導体装置（トランジスタ）であって、それは、絶縁膜
上に非単結晶質の半導体層を被着し、ビーム・アニール
して単結晶化し、その単結晶層に素子を形成するもので
、このようにして、絶縁膜を介し２層。
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造の
半導体装置（トランジスタ）であって、それは、絶縁膜
上に非単結晶質の半導体層を被着し、ビーム・アニール
して単結晶化し、その単結晶層に素子を形成するもので
、このようにして、絶縁膜を介し２層。
３層と半導体結晶層が積層される構造である。
しかし、ＳＯｔ構造の半導体装置は、通常の半導体基板
に半導体装置（トランジスタ）を直接形成する構造に比
べて遜色がなく、素子分離が完全であること等、むしろ
高品質であることが期待されている。
に半導体装置（トランジスタ）を直接形成する構造に比
べて遜色がなく、素子分離が完全であること等、むしろ
高品質であることが期待されている。
［従来の技術］
第３図はこのようなＳＯＩ構造の半導体装置（トランジ
スタ）の断面図を例示しており、ｌはシリコン基板、２
は酸化シリコン（Ｓｉｇｈ）膜で、このシリコン基板１
と５ｉ０２膜２との基台の上に、ｎチャネルトランジス
タ３・が設けられ、３１はゲート絶縁膜、３２はゲート
電極、３３はソース領域、３４はドレイン領域、 ３Ｓ
はソース電極、 ３Ｄはドレイン電極である。
スタ）の断面図を例示しており、ｌはシリコン基板、２
は酸化シリコン（Ｓｉｇｈ）膜で、このシリコン基板１
と５ｉ０２膜２との基台の上に、ｎチャネルトランジス
タ３・が設けられ、３１はゲート絶縁膜、３２はゲート
電極、３３はソース領域、３４はドレイン領域、 ３Ｓ
はソース電極、 ３Ｄはドレイン電極である。
このように、Ｓｏｔ構造はトランジスタを個々に完全に
切り離した構造であるために、寄生容量も少なくなって
、高速化される利点がある。
切り離した構造であるために、寄生容量も少なくなって
、高速化される利点がある。
次に、第４図！８）〜（Ｃ）はその形成方法の工程順断
面図を示している。まず、同図（ａ）に示すように、シ
リコン基板１上に熱酸化して膜厚１μｍ程度の５ｔ０２
膜２を生成し、更に、その上に膜厚５０００人程度０多
結晶シリコン層４°を気相成長（ＣＶＤ）法で形成する
。
面図を示している。まず、同図（ａ）に示すように、シ
リコン基板１上に熱酸化して膜厚１μｍ程度の５ｔ０２
膜２を生成し、更に、その上に膜厚５０００人程度０多
結晶シリコン層４°を気相成長（ＣＶＤ）法で形成する
。
次いで、第４図（ｂ）に示すように、Ａｒレーザビーム
で多結晶シリコン層をスキャンニング（走査）して単結
晶シリコンＮ４に変成する。その時、レーザは出力５〜
１０ワツト、走査速度１０ＣＩ１１／秒、ビーム径１５
〜２０μｍφ程度のものを用いてスキャンニングする。
で多結晶シリコン層をスキャンニング（走査）して単結
晶シリコンＮ４に変成する。その時、レーザは出力５〜
１０ワツト、走査速度１０ＣＩ１１／秒、ビーム径１５
〜２０μｍφ程度のものを用いてスキャンニングする。
なお、単結晶シリコン層４にｎチャネルトランジスタを
設ける場合は、通常、硼素を注入してｐ型にするが、そ
の硼素の注入はビームスキャンニングの前でも、また、
単結晶シリコン層４に変成した後でも、どちらでもよい
。
設ける場合は、通常、硼素を注入してｐ型にするが、そ
の硼素の注入はビームスキャンニングの前でも、また、
単結晶シリコン層４に変成した後でも、どちらでもよい
。
次いで、第４図（Ｃ１に示すように、リソグラフィ技術
を用いてパターンニングし、単結晶シリコン層４を島状
領域に切り離した後、表面に１０００人のＳｉＯ２膜か
らなるゲート絶縁膜３１を形成し、その上にｎ型多結晶
シリコン膜からなるゲート電極３２を形成する。
を用いてパターンニングし、単結晶シリコン層４を島状
領域に切り離した後、表面に１０００人のＳｉＯ２膜か
らなるゲート絶縁膜３１を形成し、その上にｎ型多結晶
シリコン膜からなるゲート電極３２を形成する。
次いで、露出したゲート絶縁膜を除去し、露出したシリ
コン層４を改めて３００λ程度酸化した上で燐を注入し
て、ソース領域３３およびドレイン領域３４を画定し、
更に、ソース電極３Ｓ、 ドレイン電極３Ｄを形成し
て、第３図のように仕上げる。以上がＳｏｌ構造のトラ
ンジスタの形成概要である。
コン層４を改めて３００λ程度酸化した上で燐を注入し
て、ソース領域３３およびドレイン領域３４を画定し、
更に、ソース電極３Ｓ、 ドレイン電極３Ｄを形成し
て、第３図のように仕上げる。以上がＳｏｌ構造のトラ
ンジスタの形成概要である。
［発明が解決しようとする問題点］
ところで、上記のように、非単結晶質の半導体層（例え
ば、多結晶シリコン層）をビーム・アニールして単結晶
化し、その半導体単結晶層にトランジスタを形成する場
合、アニールして結晶化した半導体単結晶層の表面が、
全体に凹凸になる欠点があり、それは径１５〜２０μｍ
φのビームでスキャンすると、溶解部に凝集力が働いて
同程度の幅の波状の凹凸および小さい凹凸（再凝固の不
均一性によるもの）ができるためで、その凹凸は４００
〜８００人程度になる。
ば、多結晶シリコン層）をビーム・アニールして単結晶
化し、その半導体単結晶層にトランジスタを形成する場
合、アニールして結晶化した半導体単結晶層の表面が、
全体に凹凸になる欠点があり、それは径１５〜２０μｍ
φのビームでスキャンすると、溶解部に凝集力が働いて
同程度の幅の波状の凹凸および小さい凹凸（再凝固の不
均一性によるもの）ができるためで、その凹凸は４００
〜８００人程度になる。
このように凹凸が生じると、その半導体単結晶層に、例
えばゲート長５μｍ、ゲート絶縁膜１０００人程度のＭ
ＯＳ）ランジスタを作成する時、チャネル領域の厚みの
変化に伴って、しきい値が変動する。即ち、半導体単結
晶層の厚み（基板の厚み）が５０００人あるいはそれ以
下と薄いために、動作中の空乏層の拡がりが半導体単結
晶層の厚みに比べて無視できなくなり、単結晶層の厚み
変化に伴って空乏層の拡がりが変化し、結果として、ト
ランジスタのしきい値のバラツキを惹き起こすことにな
ると考えられる。これは、通常の半導体基板に直接作成
するトランジスタと比較して、非常に大きく相異する欠
点であり、従って、そのしきい値のバラツキを低減する
ことが、品質上から特に重要である。
えばゲート長５μｍ、ゲート絶縁膜１０００人程度のＭ
ＯＳ）ランジスタを作成する時、チャネル領域の厚みの
変化に伴って、しきい値が変動する。即ち、半導体単結
晶層の厚み（基板の厚み）が５０００人あるいはそれ以
下と薄いために、動作中の空乏層の拡がりが半導体単結
晶層の厚みに比べて無視できなくなり、単結晶層の厚み
変化に伴って空乏層の拡がりが変化し、結果として、ト
ランジスタのしきい値のバラツキを惹き起こすことにな
ると考えられる。これは、通常の半導体基板に直接作成
するトランジスタと比較して、非常に大きく相異する欠
点であり、従って、そのしきい値のバラツキを低減する
ことが、品質上から特に重要である。
加えて、最近、微細化に伴って起こるショートチャネル
効果を抑制するため、トランジスタの素子面積を小さく
すると共に、チャネル領域の厚みをも出来るだけ薄くす
る傾向にあり、そうすれば、ＳＯＩ構造のトランジスタ
では、基板の厚み（半導体単結晶層の厚み）が更に薄く
なって、益々しきい値のバラツキが増大することになる
。
効果を抑制するため、トランジスタの素子面積を小さく
すると共に、チャネル領域の厚みをも出来るだけ薄くす
る傾向にあり、そうすれば、ＳＯＩ構造のトランジスタ
では、基板の厚み（半導体単結晶層の厚み）が更に薄く
なって、益々しきい値のバラツキが増大することになる
。
従って、本発明は、このような欠点を低減さ・ｌｙるた
めの、ＳＯＩ構造の半導体装置の製造方法を提案するも
のである。
めの、ＳＯＩ構造の半導体装置の製造方法を提案するも
のである。
［問題点を解決するための手段］
その目的は、絶縁基板上に非単結晶質の半導体層（例え
ば、多結晶シリコン層やアモルファスシリコン層）を被
着し、該非単結晶質の半導体層をビームアニールして半
導体単結晶層とした後、該半導体単結晶層の表面を等方
的にドライエツチングして平坦にする工程が含まれる半
導体装置の製造方法によって達成される。
ば、多結晶シリコン層やアモルファスシリコン層）を被
着し、該非単結晶質の半導体層をビームアニールして半
導体単結晶層とした後、該半導体単結晶層の表面を等方
的にドライエツチングして平坦にする工程が含まれる半
導体装置の製造方法によって達成される。
［作用］
即ち、本発明は、非単結晶質の半導体層をビームアニー
ルして変成した半導体単結晶層の表面を、等方性ドライ
エツチングして表面の凹凸を解消させる。
ルして変成した半導体単結晶層の表面を、等方性ドライ
エツチングして表面の凹凸を解消させる。
そうすると、表面が平坦化されて、半導体単結晶層の厚
さが均一になり、特性のバラツキが減少する。
さが均一になり、特性のバラツキが減少する。
［実施例１
以下１図面を参照して実施例によって詳細に説明する。
第１図（ａｌ〜（ｆ）は本発明にかかる形成方法の形成
工程順断面図を示しており、まず、同図（ａｌに示すよ
うに、従来法と同じく、シリコン基板１１上に膜厚１μ
ｍ程度の５ｉ０２膜１２を熱酸化して生成し、更に、そ
の上に膜厚５０００人程度０多結晶シリコン層１４’を
ＣＶＤ法で形成し、更に、同図（ｂｌに示すように、Ａ
ｒレーザビームで多結晶シリコン層をスキャンニングし
て単結晶シリコン層１４を変成する。
工程順断面図を示しており、まず、同図（ａｌに示すよ
うに、従来法と同じく、シリコン基板１１上に膜厚１μ
ｍ程度の５ｉ０２膜１２を熱酸化して生成し、更に、そ
の上に膜厚５０００人程度０多結晶シリコン層１４’を
ＣＶＤ法で形成し、更に、同図（ｂｌに示すように、Ａ
ｒレーザビームで多結晶シリコン層をスキャンニングし
て単結晶シリコン層１４を変成する。
その時のレーザ条件は従来と同様であり、また、多結晶
シリコン層をｐ型化するための工程も従来と同様である
。
シリコン層をｐ型化するための工程も従来と同様である
。
次いで、第１図（Ｃ）に示すように、四弗化炭素と酸素
（１０％）の混合ガスをエッチャントとして、１〜２分
間、等方的にドライエツチングする。そうすると、単結
晶シリコンＪＷ１４は膜厚３００〜５００人程度エツチ
皮酸されるが、その凹凸度は２００〜３００人に減少す
る。尚、この時、エッチャントの初期温度は５０℃に設
定する。第２図（ａｌおよび（ｂｌは上記のエッチャン
ト （エツチングガス）でエツチングする場合の、エツ
チング時間に対するエツチング量（同図（ａ））とエツ
チング時間に対する凹凸の差（同図（ｂ））を示すデー
タで、これより１〜２分のエツチングで凹凸が２００〜
３００人程度に減少皮酸いることが明らかである。
（１０％）の混合ガスをエッチャントとして、１〜２分
間、等方的にドライエツチングする。そうすると、単結
晶シリコンＪＷ１４は膜厚３００〜５００人程度エツチ
皮酸されるが、その凹凸度は２００〜３００人に減少す
る。尚、この時、エッチャントの初期温度は５０℃に設
定する。第２図（ａｌおよび（ｂｌは上記のエッチャン
ト （エツチングガス）でエツチングする場合の、エツ
チング時間に対するエツチング量（同図（ａ））とエツ
チング時間に対する凹凸の差（同図（ｂ））を示すデー
タで、これより１〜２分のエツチングで凹凸が２００〜
３００人程度に減少皮酸いることが明らかである。
次いで、第１図ｆｄ）に示すように、リソグラフィ技術
を用いてパターンニングし、単結晶シリコン層１４を幅
１０Ｉ！ｍ程度の島状領域に分離する。次いで、同図（
８１に示すように、熱酸化して膜厚１０００人の５ｉ０
２膜からなるゲート絶縁膜３１を形成し、その上に多結
晶シリコン膜からなるゲート電極３２を形成する。
を用いてパターンニングし、単結晶シリコン層１４を幅
１０Ｉ！ｍ程度の島状領域に分離する。次いで、同図（
８１に示すように、熱酸化して膜厚１０００人の５ｉ０
２膜からなるゲート絶縁膜３１を形成し、その上に多結
晶シリコン膜からなるゲート電極３２を形成する。
次いで、同図（ｆｌに示すように、多結晶シリコン層３
２に燐を注入してｎ型にした後、露出したゲート絶縁膜
を除去し、露出したシリコン層１４をあらためて３００
人程皮酸化した上で燐を注入して、ｎ型のソース領域３
３およびドレイン領域３４を画定する。以下は、ソース
電極３Ｓ、 ドレイン電極３Ｄを形成して、第３図の
ように完成する。上記例はｎチャネルトランジスタを作
成する実施例であるが、ｎチャネルトランジスタも同様
であることは云うまでもない。
２に燐を注入してｎ型にした後、露出したゲート絶縁膜
を除去し、露出したシリコン層１４をあらためて３００
人程皮酸化した上で燐を注入して、ｎ型のソース領域３
３およびドレイン領域３４を画定する。以下は、ソース
電極３Ｓ、 ドレイン電極３Ｄを形成して、第３図の
ように完成する。上記例はｎチャネルトランジスタを作
成する実施例であるが、ｎチャネルトランジスタも同様
であることは云うまでもない。
以上のように、形成工程の途中に、単結晶シリコン層を
等方的にエツチングするエツチング工程を挿入すると、
単結晶シリコン層の表面の凹凸が著しく減少し、その結
果、トランジスタのしきい値の変動が少なくなって、半
導体装置が極めて高品質化される。
等方的にエツチングするエツチング工程を挿入すると、
単結晶シリコン層の表面の凹凸が著しく減少し、その結
果、トランジスタのしきい値の変動が少なくなって、半
導体装置が極めて高品質化される。
［発明の効果］
上記の説明から判るように、本発明によればＳＯ■構造
の半導体装置の歩留１品質を顕著に改善することができ
る。
の半導体装置の歩留１品質を顕著に改善することができ
る。
第１図（ａｌ〜（ｆ）は本発明にかかる形成方法の形成
工程順断面図、 第２図は等方性ドライエツチングのデータ図表、第３図
はｓｏｒ構造半導体装置の断面図、第４図（ａ）〜（Ｃ
１は従来の形成方法の形成工程順断面図である。 図において、 １．１１はシリコン基板、 ２．１２は５ｉ０２膜（絶縁膜）、 ３はｎチャネルトランジスタ、 ４“、１４１は多結晶シリコン層、 ４．１４は単結晶シリコン層、。 ３１はゲート絶縁膜、 ３２はゲート電極、３３はソ
ース領域、 ３４はドレイン領域、３Ｓはソース電
極、 ３Ｄはドレイン電極、を示している。 門 番 ＋ 壷 第１図 ３ｅＯ埼Ｑ （−＜’） 首唖
工程順断面図、 第２図は等方性ドライエツチングのデータ図表、第３図
はｓｏｒ構造半導体装置の断面図、第４図（ａ）〜（Ｃ
１は従来の形成方法の形成工程順断面図である。 図において、 １．１１はシリコン基板、 ２．１２は５ｉ０２膜（絶縁膜）、 ３はｎチャネルトランジスタ、 ４“、１４１は多結晶シリコン層、 ４．１４は単結晶シリコン層、。 ３１はゲート絶縁膜、 ３２はゲート電極、３３はソ
ース領域、 ３４はドレイン領域、３Ｓはソース電
極、 ３Ｄはドレイン電極、を示している。 門 番 ＋ 壷 第１図 ３ｅＯ埼Ｑ （−＜’） 首唖
Claims (1)
- 絶縁基板上に非単結晶質の半導体層を被着し、該非単結
晶質の半導体層をビームアニールして半導体単結晶層と
した後、該半導体単結晶層の表面を等方的にドライエッ
チングして平坦にする工程が含まれてなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10621686A JPS62262431A (ja) | 1986-05-08 | 1986-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10621686A JPS62262431A (ja) | 1986-05-08 | 1986-05-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62262431A true JPS62262431A (ja) | 1987-11-14 |
Family
ID=14427953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10621686A Pending JPS62262431A (ja) | 1986-05-08 | 1986-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62262431A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281760A (ja) * | 1989-04-24 | 1990-11-19 | Fujikura Ltd | 単結晶薄模部材の製造方法 |
| WO2000001016A1 (fr) * | 1998-06-30 | 2000-01-06 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince et son procede de fabrication |
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1986
- 1986-05-08 JP JP10621686A patent/JPS62262431A/ja active Pending
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