JPH02281760A

JPH02281760A - 単結晶薄模部材の製造方法

Info

Publication number: JPH02281760A
Application number: JP10402089A
Authority: JP
Inventors: Hitoshi Nishimura; 仁西村
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 1989-04-24
Filing date: 1989-04-24
Publication date: 1990-11-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は半導体圧力センサ及び半導体加速度センサ等に
使用されるシリコンダイアフラム又はシングルコンタク
トマイクロメカニカルスイッチ等の製造に適用するのに
好適の単結晶薄膜部材の製造方法に関する。

［従来の技術］従来のシリコンダイアフラムの製造方法としてはウェッ
トエツチングによりシリコン薄膜を形成する方法がある
。

先ず、第２図（ａ）に示すように、ｎ型シリコン基板１
１の表裏面全面にＳｆＯ，膜等のマスク１３を形成し、
基板１１の裏面に形成したマスク１３の所定領域を開口
して開口部１３ａを設ける。

次いで、この基板１１をＫＯＨ又はＥＰＷ（エチレンジ
アミンピロカテコール水）等のエッチャント内に浸漬す
る。そうすると、第２図（ｂ）に示すように、ｎ型シリ
コン基板１１の裏面におけるマスク１３により覆われて
いない領域がエツチングされ、所定時間経過した後、基
板１１をエッチャントから取り出して洗浄することによ
り、この領域に所定厚さのｎ型シリコン薄膜１６が形成
される。

なお、シリコン基板１１は数百μｍの厚さを有する。そ
して、例えば、結晶方位が（１００）の場合のエツチン
グ速度は通常６μｍ７分であり、結晶方位が（１１０）
の場合のエツチング速度は通常１１μｍ／分である。従
って、１０乃至２０分間のエツチングで１００乃至２０
０μｍの深さ部分がエツチングで除去される。

この場合に、所定の膜厚のシリコン薄膜１６を形成する
ためには、エッチャントの組成が例えば５０％ＫＯＨに
なるように比重計で濃度管理すると共に、エッチャント
の液温を例えば１１０乃至１２０℃内の所定の温度に高
精度で制御することにより、エツチング速度を一定にす
る必要がある。しかしながら、このような濃度管理及び
温度管理を行っても、シリコンのエツチング速度の安定
性は十分でない。

また、通常シリコン基板の厚さには局部的に又はロフト
間で、例えば、±ｌＯ乃至１５μｍのバラツキがある。

このため、数百μｍの厚さを有する基板の殆どの部分を
エツチング除去して数μｍの厚さの薄膜を均一に且つ高
歩留りで形成することは、シリコンのエツチング速度の
安定性及びシリコン基板の厚さのバラツキを考慮すると
極めて困難である。

このようなウェットエツチングによる薄膜形成方法の欠
点を解消し、高精度の薄膜を形成できる方法として、エ
レクトロケミカルエツチングによりシリコン薄膜を形成
する方法がある。このエレクトロケミカルエツチング方
法においては、第３図に示すように、ｐ型シリコン基板
２１の表面上にｎ型エピタキシャルシリコ７層２２を形
成し、更にｎ型シリコ７層２２上及びシリコン基板２１
の下面にＳｉＯ□膜等のマスク２３を形成する。

次に、エピタキシャルシリコン層２２上のマスク２３の
所定領域を開口し、その開口部からｎ型不純物を高濃度
で導入してｎ１領域２４を形成する。そして、このｎ＋
領域２４と電気的に接続するようにして電極２５を形成
する。また、シリコン基板２１の下面に形成したマスク
２３の所定領域を選択的に除去して開口部２３ａを設け
、シリコン基板２１を露出させる。

次いで、基板２１をエッチャント内に浸漬して、電極２
５を介してｎ型エピタキシャルシリコ７層２２に正電圧
を印加し、エッチャント側に負電圧を印加する。これに
より、マスク２３に覆われていない開口部２３ａのｐ型
シリコン基板２１が選択的にエツチングされる。この場
合に、上記電圧条件下ではｐ型基板２１のみがエツチン
グされ、ｎ型シリコ７層２２はエツチングされないので
、所定の膜厚のｎ型シリコ７層２２からなるｎ型シリコ
ン薄膜２６が形成される。

［発明が解決しようとする課題］しかしながら、このエレクトロケミカルエツチングによ
る薄膜の形成方法においては、厚さが異なる薄膜を形成
しようとすると、その膜厚に応じてｎ型エピタキシャル
シリコ７層２２の厚さを変えた基板を膜厚の種類の数だ
け用意する必要がある。このため、上述の方法は少量多
品種の薄膜の工業的生産には不向きである。

また、この形成方法において使用するエレクトロケミカ
ルエツチングは異方性エツチングなので、薄膜２６を支
持する基板２１の内側面と薄膜２８の面とが直線状に交
叉するため、単結晶シリコン薄膜２６が外部から印加さ
れた圧力等により揺動するとエツジ部で破壊することが
あるという欠点もある。

本発明はかかる問題点に鑑みてなされたものであって、
破壊強度が高く、任意の膜厚の薄膜を高精度で得ること
ができる単結晶薄膜部材の製造方法を提供することを目
的とする。

［課題を解決するための手段］本発明に係る単結晶薄膜部材の製造方法は、第１導電型
半導体基板上に第２導電型エピタキシヤル届を成長させ
る工程と、前記半導体基板の所定領域をエレクトロケミ
カルエツチングにより除去して前記エピタキシャル層を
局部的に露出させる工程と、反応性イオンエツチングに
より前記エピタキシャル層の露出領域をエツチングして
所定の厚さにする工程とを有することを特徴とする。

［作用コ本発明においては、先ず、エレクトロケミカルエツチン
グにより第１導電型半導体基板の所定の領域をエツチン
グして除去する。この場合に、第１導電型半導体基板が
エツチングされる電圧条件下では第１導電型半導体基板
のみが除去され、第２導電型エピタキシャル層は残存す
る。従って、エツチング速度の不拘−及び基板の厚さの
不均一があっても、前記所定の領域にはエツチング前と
同厚の第２導電型エピタキシャル層が残存する。

そして、前記所定領域においてはこのエピタキシャル層
が露出し、エピタキシャル層からなる薄膜が形成される
。

なお、第１導電型半導体基板がｐ型シリコン基板の場合
には、ｎ型エピタキシャルシリコン層を成長させればよ
い。この場合は、ｎ型エピタキシャルシリコン層が正極
性になるように電圧を印加する。

次いで、反応性イオンエツチング（ＲＩＥ）により前記
第２導電型エピタキシャル層からなる薄膜をエツチング
して、所望の膜厚の第２導電型薄膜を形成する。これに
より、得られた薄膜の厚さは半導体基板の厚さに依存せ
ず、エピタキシャル層の厚さと反応性イオンエツチング
のエツチング条件で決定できるようになる。そして、こ
の反応性イオンエツチングによるエツチング工程で除去
すべき部分の膜厚が小さいため、得られた単結晶薄膜の
厚さの変動が極めて少ない。また、反応性イオンエツチ
ングのエツチング条件を変更するだけで、膜厚が異なる
単結晶薄膜を容易に得ることができる。更に、反応性イ
オンエツチングはエツチングガスを適正に選択すると等
方性エツチングとなるから、単結晶薄膜のエツジ部は曲
面となる。

従って、圧力が印加されて薄膜が揺動した場合に、応力
の局部的な集中を回避できる。このため、破壊強度が極
めて高い。

［実施例コ次に、本発明の実施例について説明する。

第１図（ａ）及び（ｂ）は本発明の実施例方法を工程順
に示す断面図である。

先ず、第１図（ａ）に示すように、例えば、２００乃至
５００μｍの厚さを有するｐ型シリコン基板１上にｎ型
エピタキシャルシリ７７層２を約１０μｍの厚さに形成
する。その後、エピタキシャルシリコン層２上に５ＩＯ
Ｑ膜及び／又はＳｉＮ膜等により絶縁膜３を形成し、こ
の絶縁膜３の所定領域を開口して開口部３ａを設ける。

そして、この開口部３ａからエピタキシャルシリコン層
２にｎ型不純物を高濃度で拡散させて、ｎ＋領域４を形
成する。また、シリコン基板１の下面にＳｉＯ□膜６を
被着形成し、この５ｉｎ２膜６の所定領域を開口して開
口部６ａを設ける。その後、このｎ＋領域４を直流電源
（図示せず）の正極性端子に接続し、基板１をエッチャ
ント内に浸漬する。そして、例えば、基板１との対向面
以外をレジンコートしたＡノ板又は白金板を対極とし、
この対極を電源の負極性端子に接続してエッチャント内
に浸漬し、前記電源によりエッチャント内のｎ＋領域４
に正の電圧を印加し、前記対極に負の電圧を印加してエ
レクトロケミカルエツチングを行う。このエレクトロケ
ミカルエツチング工程においては、シリコンのエツチン
グがｐ型シリコン基板１のみで進行し、ｎ型シリコ７層
２が露出すると、このエツチングは停止する。従って、
このエレクトロケミカルエツチング工程においては、開
口部６ａの直上域のシリコン基板１が選択的に除去され
てエピタキシャルシリコン層２の下面が露出し、このｎ
型シリコ７層２がエツチング前の厚さを有して残存し、
エピタキシャルシリコン層２からなる薄膜が得られる。

なお、エッチャントとしては、２０乃至５０％ＫＯＨを
含有するＫＯＨ水溶液、ヒドラジン及びＥＰＷ等がある
。

その後、必要に応じて絶縁膜３上にＡノ配線等（図示せ
ず）を形成する。

次いで、第１図（ｂ）に示すように、絶縁膜３上にレジ
スト５を被着する。このレジスト５は、次工程で反応性
イオンエツチングを行う際に、絶縁８３及びＡ！配線等
を保護するための保護膜として作用する。

その後、第１図（ｂ）中矢印で示すように開口部θａ側
から、例えば０２を１乃至１０体積％含有するＣＦ４プ
ラズマエツチングガスを使用して、反応性イオンエツチ
ングを行う。

この場合、シリコン基板１及びエビタキシャルシリコン
層２の構成材料であるＳｉと、ＳｉＯ２膜６と、レジス
ト５とのＣＦ４＋１０％０□ガスによるプラズマエツチ
ング比は１０：１：３であるから、数μｍの厚さでエピ
タキシャルシリコン層２を除去するためには、基板裏面
のＳｉＯ３膜６の膜厚は数千式にすればよい。なお、こ
の反応性イオンエツチングにより残存させるエピタキシ
ャルシリコン層の厚さは、エツチング前の厚さの１７２
乃至１／３程度であることが好ましい。

この反応性イオンエツチングが終了した後、レジスト５
を剥離すると単結晶シリコン薄膜７の形成が完了する。

このようにして得られた単結晶シリコン薄膜７はそのエ
ツジ部が曲面となるため、薄膜に圧力が印加されても破
壊を回避できる。また、反応性イオンエツチングの際の
エツチング条件を変更することにより、所望の厚さの単
結晶シリコン薄膜を容易に形成することができる。

［発明の効果］以上説明したように本発明方法によれば、先ずエレクト
ロケミカルエツチングにより所定領域の半導体基板を第
２尋電型エピタキシヤル層の厚さに影響を与えることな
く除去するから、この基板の厚さにバラツキが存在して
いても所定の厚さのエピタキシャル層からなる薄膜を高
歩留りで形成できる。また、この薄膜に反応性イオンエ
ツチングを施して単結晶薄膜を形成するから、この反応
性イオンエツチングの条件の調整により、種々の膜厚の
エピタキシャル層を用意することなく、任意の膜厚の多
品種単結晶薄膜を容易に製造することができる。更に、
このようにして、得られた単結晶薄膜はそのエツジ部が
曲面になるので、従来の方法により形成された薄膜に比
して、破壊強度が著しく向上する。更にまた、本発明方
法によれば、従来に比して一層薄い単結晶薄膜を形成す
ることができる。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）は本発明の実施例方法を工程順
に示す断面図、第２図（ａ）及び（ｂ）は従来の単結晶
シリコン薄膜の形成方法を工程順に示す断面図、第３図
は従来の他の単結晶シリコン薄膜の形成方法を示す断面
図である。ｔ、ｉｔ、２１；シリコン基板、２．２２；エピタキシ
ャルシリコン層、３；絶縁膜、３ａ、６ａｒ　　１３　
ａｌ　２３　ａ　；開口部、４，２４；ｎ＋領領域６；
ＳｉＯ，膜、７．１８．２８；単結晶シリコン薄膜、１
３．２３；マスク（ａ）

Claims

【特許請求の範囲】

（１）第１導電型半導体基板上に第２導電型エピタキシ
ャル層を成長させる工程と、前記半導体基板の所定領域
をエレクトロケミカルエッチングにより除去して前記エ
ピタキシャル層を局部的に露出させる工程と、反応性イ
オンエッチングにより前記エピタキシャル層の露出領域
をエッチングして所定の厚さにする工程とを有すること
を特徴とする単結晶薄膜部材の製造方法。