JPS59167021A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59167021A JPS59167021A JP4171983A JP4171983A JPS59167021A JP S59167021 A JPS59167021 A JP S59167021A JP 4171983 A JP4171983 A JP 4171983A JP 4171983 A JP4171983 A JP 4171983A JP S59167021 A JPS59167021 A JP S59167021A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、半導体装置の製造方法に係シ、特に電極配線
パターンの形成方法に関する。
パターンの形成方法に関する。
（ｂ） 従来技術と問題点
微細化、高密度集積化された半導体装置に於ては、絶縁
膜にコンタクト窓を形成する際成るいは電極配線をパタ
ーニングする際に、基体面に対し垂直な方向に優勢なエ
ツチングを生じる異方性を有シ、パターンの形成精度の
優れたりアクティブイオンエツチング技術を代表とする
異方性ドライエツチング技術が用いられる。
膜にコンタクト窓を形成する際成るいは電極配線をパタ
ーニングする際に、基体面に対し垂直な方向に優勢なエ
ツチングを生じる異方性を有シ、パターンの形成精度の
優れたりアクティブイオンエツチング技術を代表とする
異方性ドライエツチング技術が用いられる。
しかし該リアクティブイオンエツチング技術は優れた異
方性を有する故に１例えばレジスト膜パターンをマスク
にして被エツチング膜のパターニングを行う際、露光マ
スクにピンホールがあったり露光時に異物が付着したシ
、又レジスト膜現像後の洗浄が不完全であったシ又、Ｐ
ｏ１ｙ−８ｉ上に自然に出来る酸化膜があったシして、
被エッチング領域にレジスト膜の残渣が存在した場合、
その下部の被エツチング膜が基体上に残膜、例えば電極
配線のパターニング工程に於ては電極配線間の基体上に
残る電極配線材料の残渣即ち残膜によシミ極配線間の絶
縁性が損なわれ、又コンタクト窓形成工程に於てはコン
タクト窓内に残る絶縁膜の残渣によシ＠極配線のコンタ
クト抵抗を増大させるという問題があった。
方性を有する故に１例えばレジスト膜パターンをマスク
にして被エツチング膜のパターニングを行う際、露光マ
スクにピンホールがあったり露光時に異物が付着したシ
、又レジスト膜現像後の洗浄が不完全であったシ又、Ｐ
ｏ１ｙ−８ｉ上に自然に出来る酸化膜があったシして、
被エッチング領域にレジスト膜の残渣が存在した場合、
その下部の被エツチング膜が基体上に残膜、例えば電極
配線のパターニング工程に於ては電極配線間の基体上に
残る電極配線材料の残渣即ち残膜によシミ極配線間の絶
縁性が損なわれ、又コンタクト窓形成工程に於てはコン
タクト窓内に残る絶縁膜の残渣によシ＠極配線のコンタ
クト抵抗を増大させるという問題があった。
（ｃ） 発明の目的
本発明はりアクティブイオンエツチングの如き異方性エ
ツチング技術を用い被エツチング膜のパターニングを行
う際に於ける被エツチング膜残渣の除去方法を提供する
ものであシ、その目的とするところは上記問題点を除去
して微細化高密度集積化された半導体装置の歩留まシ及
び信頼性を向上せしめるにある。
ツチング技術を用い被エツチング膜のパターニングを行
う際に於ける被エツチング膜残渣の除去方法を提供する
ものであシ、その目的とするところは上記問題点を除去
して微細化高密度集積化された半導体装置の歩留まシ及
び信頼性を向上せしめるにある。
（ｄ） 発明の構成
即ち本発明は半導体装置の製造方法に於て、異方性エツ
チング技術を用いて基体上に第１の物質膜よりなるパタ
ーンを形成するに際して、基体上に形成した第１の物質
膜を第２の物質膜ノ（ターンをマスクにして第１の異方
性エツチング処理によ）パターニングした後、該第１の
絶縁膜パターン上に前記第２の物質膜パターンを残した
まま該基体上に第３の物質膜を形成し、第２の異方性エ
ツチング処理によシ該第３の物質膜を前記第１の物質膜
パターン及び第２の物質膜パターンの側面のみに残して
選択的に除去し、前記第２の物質膜パターン及び第３の
物質膜をマスクにし等方性エツチング手段によシ基体上
に被着している第１の物質膜残渣を選択的に除去し、し
かる後筒１の物質膜パターンの表面に形成されている第
３の物質膜及び第２の物質膜パターンを除去して第１の
物質膜パターンを表出せしめる工程を有することを特徴
とする。
チング技術を用いて基体上に第１の物質膜よりなるパタ
ーンを形成するに際して、基体上に形成した第１の物質
膜を第２の物質膜ノ（ターンをマスクにして第１の異方
性エツチング処理によ）パターニングした後、該第１の
絶縁膜パターン上に前記第２の物質膜パターンを残した
まま該基体上に第３の物質膜を形成し、第２の異方性エ
ツチング処理によシ該第３の物質膜を前記第１の物質膜
パターン及び第２の物質膜パターンの側面のみに残して
選択的に除去し、前記第２の物質膜パターン及び第３の
物質膜をマスクにし等方性エツチング手段によシ基体上
に被着している第１の物質膜残渣を選択的に除去し、し
かる後筒１の物質膜パターンの表面に形成されている第
３の物質膜及び第２の物質膜パターンを除去して第１の
物質膜パターンを表出せしめる工程を有することを特徴
とする。
（ｅＪ 発明の実施例
以下本発明を実施例について、第１図乃至第６図に示す
一実施例の工程断面図を用いて詳細に説明する。
一実施例の工程断面図を用いて詳細に説明する。
なお第１図乃至第６図に於て同一領域は同記号で表わし
ている。
ている。
本発明の方法を用いて例えばＭＯ８型半導体装置に於け
る多結晶シリコン（Ｓｔ）ゲート電極パターンを形成す
るに際しては、第１図に示すように例えば所望導電型の
シリコン（Ｓｉ）基板１上に通常の選択酸化（ＬＯＧＯ
８）法を用いて選択的にフィールド酸化膜２が形成され
、素子形成領域上に通常の熱酸化法によシゲート酸化膜
３が形成され、これらの上面に通常通シ化学気相成長（
ＣＶＤ）技術を用いて例えば厚さ４０００〜５０００（
Ａ：）程度の多結晶Ｓｔ層４′が形成されてなる被処理
基板の前記多結晶Ｓｉ層４′上に通常のフォトプロセス
を用いて所定の形状を有し、通常通シ１〜１．５〔丸〕
程度の厚さを有する例えばポジ・レジスト膜パターン５
を形成する。なおここで露光時の異物付着、現像後の洗
浄不完全等によシ同図に示すように微細なポジ・レジス
トの残渣即ち残膜５′が形成されがちである。
る多結晶シリコン（Ｓｔ）ゲート電極パターンを形成す
るに際しては、第１図に示すように例えば所望導電型の
シリコン（Ｓｉ）基板１上に通常の選択酸化（ＬＯＧＯ
８）法を用いて選択的にフィールド酸化膜２が形成され
、素子形成領域上に通常の熱酸化法によシゲート酸化膜
３が形成され、これらの上面に通常通シ化学気相成長（
ＣＶＤ）技術を用いて例えば厚さ４０００〜５０００（
Ａ：）程度の多結晶Ｓｔ層４′が形成されてなる被処理
基板の前記多結晶Ｓｉ層４′上に通常のフォトプロセス
を用いて所定の形状を有し、通常通シ１〜１．５〔丸〕
程度の厚さを有する例えばポジ・レジスト膜パターン５
を形成する。なおここで露光時の異物付着、現像後の洗
浄不完全等によシ同図に示すように微細なポジ・レジス
トの残渣即ち残膜５′が形成されがちである。
次いで通常通り４塩化炭素（ＣＣ１４）と酸素（０２）
の混合ガス（混合比例えばＣＣｌ４ ’ Ｏｔ ＝ ２
０ ： ５４程度）のエツチング・ガスを用い、例えば
ガス圧００２〜０．０３ （Ｔｏｒｒ）、 １３．５６
［ＭＨｚ）高周波パワー１〜２〔Ｗ／ｃｆｌｌ〕程度の
通常のエツチング県件で、前記レジスト膜パターン５を
マスクにしてリアクティブイオンエツチング処理を行い
、第２図に示すようにレジスト膜パターン５の周囲に表
出している多結晶Ｓｉ膜４′を選択的にエツチング除去
して多結晶Ｓｔ電４ｆｊパターン４を形成する。なおこ
の際異方性に優れた該リアクティブイオンエツチング処
理に於ては、前記レジスト残膜５′の存在していた場所
に同図に示すような多結晶Ｓｉ残渣即ち４′ｆが形成さ
れる。 ゛ 次いで通常のエツチング装置を用い、例えば３ふっ化メ
タン（ＣＨＦｓ）ガスを２００〜３００ （ｃ ｃ／′
ＩＩｕＲ：）程度の流量で供給し、処理室内の前記ガス
圧を０５（Ｔｏ ｒ ｒ ３程度のエツチング処理よシ
も高い圧力に調節しツツ、１３．５６ ［：ＭＨｚ）
、 ８００ （Ｗ〕程度の高周波パワーを印加して前記
処理基板にプラズマ処理を施し、第３図に示すように被
処理基板の表出面全域上に厚さ１０００〜２０００（＾
〕程度のデボジション膜よシなるプラズマ生成膜６を形
成する。
の混合ガス（混合比例えばＣＣｌ４ ’ Ｏｔ ＝ ２
０ ： ５４程度）のエツチング・ガスを用い、例えば
ガス圧００２〜０．０３ （Ｔｏｒｒ）、 １３．５６
［ＭＨｚ）高周波パワー１〜２〔Ｗ／ｃｆｌｌ〕程度の
通常のエツチング県件で、前記レジスト膜パターン５を
マスクにしてリアクティブイオンエツチング処理を行い
、第２図に示すようにレジスト膜パターン５の周囲に表
出している多結晶Ｓｉ膜４′を選択的にエツチング除去
して多結晶Ｓｔ電４ｆｊパターン４を形成する。なおこ
の際異方性に優れた該リアクティブイオンエツチング処
理に於ては、前記レジスト残膜５′の存在していた場所
に同図に示すような多結晶Ｓｉ残渣即ち４′ｆが形成さ
れる。 ゛ 次いで通常のエツチング装置を用い、例えば３ふっ化メ
タン（ＣＨＦｓ）ガスを２００〜３００ （ｃ ｃ／′
ＩＩｕＲ：）程度の流量で供給し、処理室内の前記ガス
圧を０５（Ｔｏ ｒ ｒ ３程度のエツチング処理よシ
も高い圧力に調節しツツ、１３．５６ ［：ＭＨｚ）
、 ８００ （Ｗ〕程度の高周波パワーを印加して前記
処理基板にプラズマ処理を施し、第３図に示すように被
処理基板の表出面全域上に厚さ１０００〜２０００（＾
〕程度のデボジション膜よシなるプラズマ生成膜６を形
成する。
なおＣＨＦｓを反応ガスとして用いた際に形成されるプ
ラズマ生成膜６はテフロン系の高分子膜となシ、従って
通常の被エツチング膜である多結晶Ｓｉ膜、アルミニウ
ム膜、絶縁膜のエツチング処理に於て充分な耐性を持っ
ている。なお父上記処理条件に於てプラズマ生成膜６の
生長速度は４０００〜５０００［人／Ｍ〕程度である。
ラズマ生成膜６はテフロン系の高分子膜となシ、従って
通常の被エツチング膜である多結晶Ｓｉ膜、アルミニウ
ム膜、絶縁膜のエツチング処理に於て充分な耐性を持っ
ている。なお父上記処理条件に於てプラズマ生成膜６の
生長速度は４０００〜５０００［人／Ｍ〕程度である。
次いで０２ガスによるリアクティブイオンエツチング処
理によシ前記プラズマ生成膜６を第４図に示すようにゲ
ート酸化膜３、フィールド酸化膜２、レジスト膜パター
ン５の上面が完全に表出するまで除去する。この際エツ
チング条件は例えば０．００５＝０．０１（Ｔｏｒｒｌ
負荷高周波ノシワー１〜２〔Ｗ／ｃｍｌ〕程度とする０
なおこの条件でプラズマ生成膜６とゲート酸化膜３（フ
ィールド酸化膜２）とのエツチング・ンート比は１０：
１程度で充分な選択性を有する。
理によシ前記プラズマ生成膜６を第４図に示すようにゲ
ート酸化膜３、フィールド酸化膜２、レジスト膜パター
ン５の上面が完全に表出するまで除去する。この際エツ
チング条件は例えば０．００５＝０．０１（Ｔｏｒｒｌ
負荷高周波ノシワー１〜２〔Ｗ／ｃｍｌ〕程度とする０
なおこの条件でプラズマ生成膜６とゲート酸化膜３（フ
ィールド酸化膜２）とのエツチング・ンート比は１０：
１程度で充分な選択性を有する。
そして該リアクティブイオンエツチング処理は基体面に
対して垂直方向の優れた異方性を有するので、上記のよ
うに基体上面のプラズマ生成膜６が完全に除去された時
点で、基体面に対して垂直方向の見掛は上の厚さの厚い
多結晶Ｓｉゲート電極パターン４及びその上部のレジス
ト膜パターン５の側面に被着しているプラズマ生成膜６
は殆んどもとのままの状態で残留する。又ゲート酸化膜
３及びフィールド酸化膜２上等に形成されている多結晶
Ｓｔ残膜４”はそのまま表出せしめられる。
対して垂直方向の優れた異方性を有するので、上記のよ
うに基体上面のプラズマ生成膜６が完全に除去された時
点で、基体面に対して垂直方向の見掛は上の厚さの厚い
多結晶Ｓｉゲート電極パターン４及びその上部のレジス
ト膜パターン５の側面に被着しているプラズマ生成膜６
は殆んどもとのままの状態で残留する。又ゲート酸化膜
３及びフィールド酸化膜２上等に形成されている多結晶
Ｓｔ残膜４”はそのまま表出せしめられる。
次いで上記のように多結晶Ｓｉゲート電極パターン４の
上面がレジスト膜パターン５で、そして側面がプラズマ
生成膜６でマスクされた状態で等方性を有するＳｉのエ
ツチング手段を用い、第５図に示すようにゲート酸化膜
３及びフィールド酸化膜２の上面等の多結晶Ｓｉ残膜４
“を完全にエツチング除去する。なお該等方性エツチン
グには例えば通常の４ぶつ化炭素（ＣＦ、 ） 十〇、
ガスによるプラズマエツチング法を用い、エツチングは
例えばガス圧０．１〜０．５ （Ｔｏｒｒ）、高周波パ
ワー３００〜４００ ［Ｗ］程度の条件で行う。
上面がレジスト膜パターン５で、そして側面がプラズマ
生成膜６でマスクされた状態で等方性を有するＳｉのエ
ツチング手段を用い、第５図に示すようにゲート酸化膜
３及びフィールド酸化膜２の上面等の多結晶Ｓｉ残膜４
“を完全にエツチング除去する。なお該等方性エツチン
グには例えば通常の４ぶつ化炭素（ＣＦ、 ） 十〇、
ガスによるプラズマエツチング法を用い、エツチングは
例えばガス圧０．１〜０．５ （Ｔｏｒｒ）、高周波パ
ワー３００〜４００ ［Ｗ］程度の条件で行う。
次いで例えば圧力０．１−０．５ （Ｔｏｒｒ）程度Ｏ
７中で、高周波パワー３００〜５００ （Ｗ）程度で行
う通常の等方性を有する０２プラズマエツチング処理に
よシ前記プラズマ生成膜６を除去し、次いで０１〜０．
５［Ｔｏ ｒ ｒ ］程度の０２とアルコ／（Ａｒ）の
混合ガス中で行う通常のプラズマ・アッシング処理によ
シレジスト膜パターン５を除去し、第６図に示すように
多結晶Ｓｔ残層のないゲート酸化膜３上に多結晶Ｓｔゲ
ート電極４を完成する。なお図示されていないが該多結
晶Ｓｔゲート電極４の延出部は多結晶Ｓｉ残層のないフ
ィールド酸化膜上に完成される。
７中で、高周波パワー３００〜５００ （Ｗ）程度で行
う通常の等方性を有する０２プラズマエツチング処理に
よシ前記プラズマ生成膜６を除去し、次いで０１〜０．
５［Ｔｏ ｒ ｒ ］程度の０２とアルコ／（Ａｒ）の
混合ガス中で行う通常のプラズマ・アッシング処理によ
シレジスト膜パターン５を除去し、第６図に示すように
多結晶Ｓｔ残層のないゲート酸化膜３上に多結晶Ｓｔゲ
ート電極４を完成する。なお図示されていないが該多結
晶Ｓｔゲート電極４の延出部は多結晶Ｓｉ残層のないフ
ィールド酸化膜上に完成される。
そして以後図示しないが通常のプロセスでソース・ドレ
イン領域の形成、絶縁膜の形成、電極コンタクト窓の形
成、Ａ／配線の形成等がなされて、ＭＯ８型半導体装置
が完成する〇 なお上記実施例に於ては多結晶Ｓｔ層のエツチング・マ
スクに用いるプラズマ生成膜をＣＨＦ３によって形成し
たが、エチレン（Ｃ２Ｈ４）等の炭化水素系のガスによ
っても同様の効果を有するプラズマ生成膜が形成できる
。又該エツチング・マスク膜は多結晶Ｓｉとエツチング
の選択比がとれる低温ＣＶＤ絶縁膜等によって形成して
も良い。その場とが必要なことは勿論である。
イン領域の形成、絶縁膜の形成、電極コンタクト窓の形
成、Ａ／配線の形成等がなされて、ＭＯ８型半導体装置
が完成する〇 なお上記実施例に於ては多結晶Ｓｔ層のエツチング・マ
スクに用いるプラズマ生成膜をＣＨＦ３によって形成し
たが、エチレン（Ｃ２Ｈ４）等の炭化水素系のガスによ
っても同様の効果を有するプラズマ生成膜が形成できる
。又該エツチング・マスク膜は多結晶Ｓｉとエツチング
の選択比がとれる低温ＣＶＤ絶縁膜等によって形成して
も良い。その場とが必要なことは勿論である。
又本発明の方法は上記実施例に示した多結晶Ｓ１膜に限
らずＡＩ、Ａ１合金、メダルシリサイド等の配線材料膜
及び二酸化シリコｙ （ＳｉＯ２Ｊ 、 ’）ん珪酸ガ
ラス（ＰＳＧ）等の絶縁膜のパターニングに際しても適
用される。
らずＡＩ、Ａ１合金、メダルシリサイド等の配線材料膜
及び二酸化シリコｙ （ＳｉＯ２Ｊ 、 ’）ん珪酸ガ
ラス（ＰＳＧ）等の絶縁膜のパターニングに際しても適
用される。
（ｆ） 発明の詳細
な説明したように本発明によれば電極配線をパターニン
グする際電極配線間に表出する絶縁膜上に電極配線材料
の残膜が残ることがないので、電極配線間の絶縁性が確
保される０又絶縁膜をパターニングする際開孔内に絶縁
膜の残膜が残ることがないので、コンタクト窓部に於け
る’ｒ［極配線のコンタクト抵抗の増大が防止される。
グする際電極配線間に表出する絶縁膜上に電極配線材料
の残膜が残ることがないので、電極配線間の絶縁性が確
保される０又絶縁膜をパターニングする際開孔内に絶縁
膜の残膜が残ることがないので、コンタクト窓部に於け
る’ｒ［極配線のコンタクト抵抗の増大が防止される。
以上の点から本発明は高密度高集積化される半導体装置
の歩留ま夛及び信頼性の向上に対して有効である。
の歩留ま夛及び信頼性の向上に対して有効である。
第１図乃至第６図は本発明の一実施例に於ける工程断面
図である。 図に於て、１はシリコン基板、２はフィールド酸化膜、
３はゲート酸化膜、４は多結晶シリコン・ゲート電極パ
ターン、４′は多結晶シリコン層、４”は多結晶シリコ
ン残膜、５はレジスト膜パターン、５′はレジスト残膜
、６はプラズマ生成膜を示す。 ｖ−１屑 乙 し］
図である。 図に於て、１はシリコン基板、２はフィールド酸化膜、
３はゲート酸化膜、４は多結晶シリコン・ゲート電極パ
ターン、４′は多結晶シリコン層、４”は多結晶シリコ
ン残膜、５はレジスト膜パターン、５′はレジスト残膜
、６はプラズマ生成膜を示す。 ｖ−１屑 乙 し］
Claims (1)
- 異方性エツチング技術を用いて基体上に第１の物質膜よ
りなるパターンを形成するに際して、基体上に形成した
第１の物質膜を第２の物質膜パターンをマスクにしてＩ
第１の異方性エツチング処理によシパターンニングした
後、該第１の物質膜パターン上に前記第２の物質膜パタ
ーンを残した１ま該基体上に第３の物質膜を形成し、第
２の異方性エツチング処理により該第３の物質膜を前記
第１の物質膜パターン及び第２の物質膜パターンの１ｌ
ｉｌ１面のみに残して選択的に除去し、前記第２の物質
膜パターン及び第３の物質膜をマスクにし等方性エツチ
ング手段に−よシ基体上に被着している第１の物質膜残
渣を選択的に除去し、しかる後第１の物質膜パターンの
表面に形成されている第３の物質膜及び第２の物質膜パ
ターンを除去して第１の物質膜パターンを衣出せしめる
工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171983A JPS59167021A (ja) | 1983-03-14 | 1983-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171983A JPS59167021A (ja) | 1983-03-14 | 1983-03-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167021A true JPS59167021A (ja) | 1984-09-20 |
Family
ID=12616228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4171983A Pending JPS59167021A (ja) | 1983-03-14 | 1983-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167021A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193627A (ja) * | 1984-10-15 | 1986-05-12 | Mitsubishi Electric Corp | パタ−ンの形成方法 |
| JPS62202521A (ja) * | 1986-02-28 | 1987-09-07 | Tokyo Denshi Kagaku Kk | 有機膜の除去方法及び装置 |
| JPS6376433A (ja) * | 1986-09-19 | 1988-04-06 | Sony Corp | シリコンのエツチングガス及びシリコンのエツチング方法 |
| JPH02147339U (ja) * | 1989-05-18 | 1990-12-14 | ||
| KR100361537B1 (ko) * | 1995-12-27 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
-
1983
- 1983-03-14 JP JP4171983A patent/JPS59167021A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193627A (ja) * | 1984-10-15 | 1986-05-12 | Mitsubishi Electric Corp | パタ−ンの形成方法 |
| JPS62202521A (ja) * | 1986-02-28 | 1987-09-07 | Tokyo Denshi Kagaku Kk | 有機膜の除去方法及び装置 |
| JPS6376433A (ja) * | 1986-09-19 | 1988-04-06 | Sony Corp | シリコンのエツチングガス及びシリコンのエツチング方法 |
| JPH02147339U (ja) * | 1989-05-18 | 1990-12-14 | ||
| KR100361537B1 (ko) * | 1995-12-27 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
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