JPS6359531B2 - - Google Patents
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- JPS6359531B2 JPS6359531B2 JP17667380A JP17667380A JPS6359531B2 JP S6359531 B2 JPS6359531 B2 JP S6359531B2 JP 17667380 A JP17667380 A JP 17667380A JP 17667380 A JP17667380 A JP 17667380A JP S6359531 B2 JPS6359531 B2 JP S6359531B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Description
【発明の詳細な説明】
本発明は半導体装置のエツチング方法に係り、
特に同一基板上に深さの異なる凹部領域を制御良
く形成する方法に関する。
特に同一基板上に深さの異なる凹部領域を制御良
く形成する方法に関する。
従来、半導体基板に凹部領域を設け、マグネシ
アスピネル等の絶縁物もしくは、pn接合により
絶縁分離された複数個の単結晶島領域内にトラン
ジスタ，ダイオード又は抵抗等の回路素子を組み
込む場合、各島領域内の半導体層の厚さは全て同
じ厚さとなつている。これは、基板に形成された
凹部領域の深さが、全て等しい事に起因してい
る。つまり凹部領域を形成する工程に於いて、通
常用いられる方法は、半導体基板表面全体に形成
された厚さのほぼ均一なエツチングマスクの凹部
領域を形成する所定の領域のみを剥離し、ついで
表面よりエツチングを施すものである。
アスピネル等の絶縁物もしくは、pn接合により
絶縁分離された複数個の単結晶島領域内にトラン
ジスタ，ダイオード又は抵抗等の回路素子を組み
込む場合、各島領域内の半導体層の厚さは全て同
じ厚さとなつている。これは、基板に形成された
凹部領域の深さが、全て等しい事に起因してい
る。つまり凹部領域を形成する工程に於いて、通
常用いられる方法は、半導体基板表面全体に形成
された厚さのほぼ均一なエツチングマスクの凹部
領域を形成する所定の領域のみを剥離し、ついで
表面よりエツチングを施すものである。
前記方法に於いては凹部領域の面積を設定する
ことは容易であるがその深さを個々の領域ごとに
設定することは困難であつた。又、現在凹部領域
を形成しその内部に素子を設けるにあたり、種々
の問題点が挙げられている。例えばマグネシアス
ピネル（MgO.Al2O3）を前記凹部領域内面に形
成し、素子間分離を行なう方法では、マグネシア
スピネルの分離機能の完壁性から、高耐圧の集積
回路を作成することが可能となる。しかし、前記
手段により高耐圧の素子を作成する場合、素子の
形成される島領域内で空乏層が大きく広がるた
め、島領域の厚みを十分にとる必要があつた。言
い換えるならば、高耐圧の素子を形成する凹部領
域は十分に深いものにする必要があつた。この結
果、同一集積回路に組み込まれる高耐圧素子の制
御回路等、他の特に高耐圧を要求されることのな
い回路素子の形成される凹部領域が、その深さを
高耐圧素子に合わせることから、必要以上に深い
ものとなつていた。
ことは容易であるがその深さを個々の領域ごとに
設定することは困難であつた。又、現在凹部領域
を形成しその内部に素子を設けるにあたり、種々
の問題点が挙げられている。例えばマグネシアス
ピネル（MgO.Al2O3）を前記凹部領域内面に形
成し、素子間分離を行なう方法では、マグネシア
スピネルの分離機能の完壁性から、高耐圧の集積
回路を作成することが可能となる。しかし、前記
手段により高耐圧の素子を作成する場合、素子の
形成される島領域内で空乏層が大きく広がるた
め、島領域の厚みを十分にとる必要があつた。言
い換えるならば、高耐圧の素子を形成する凹部領
域は十分に深いものにする必要があつた。この結
果、同一集積回路に組み込まれる高耐圧素子の制
御回路等、他の特に高耐圧を要求されることのな
い回路素子の形成される凹部領域が、その深さを
高耐圧素子に合わせることから、必要以上に深い
ものとなつていた。
これにより前記高耐圧を要求されない素子を形
成する島領域の厚さが、不必要に厚くなり集積度
を低下させる。又は低耐圧小信号用回路素子の電
気的特性を低下させるという欠点が存在してい
た。即ち、島領域の厚さが不必要に厚い場合、前
記高耐圧を要求されない素子である低耐圧小信号
用のトランジスタにとつては、コレクタ直列抵抗
が増大し、コレクタ損失或はコレクタ飽和電圧の
上昇又高周波特性が悪くなる等電気的特性の低下
が顕著である。
成する島領域の厚さが、不必要に厚くなり集積度
を低下させる。又は低耐圧小信号用回路素子の電
気的特性を低下させるという欠点が存在してい
た。即ち、島領域の厚さが不必要に厚い場合、前
記高耐圧を要求されない素子である低耐圧小信号
用のトランジスタにとつては、コレクタ直列抵抗
が増大し、コレクタ損失或はコレクタ飽和電圧の
上昇又高周波特性が悪くなる等電気的特性の低下
が顕著である。
高性能な高耐圧集積回路を得るためには前記の
理由から、高耐圧素子の形成される島領域は厚
く、又低耐圧小信号用素子の形成される島領域は
薄くすることが必要である。
理由から、高耐圧素子の形成される島領域は厚
く、又低耐圧小信号用素子の形成される島領域は
薄くすることが必要である。
従来の技術による深さの異なる凹部領域形成の
方法を以下に説明する。
方法を以下に説明する。
従来深さの異なる凹部領域形成のために、例え
ば２種の深さの異なる凹部領域を形成するため
に、エツチング処理を２度に分けて行なつてい
た。
ば２種の深さの異なる凹部領域を形成するため
に、エツチング処理を２度に分けて行なつてい
た。
実際の素子形成時には、高耐圧（200〜300V）
用の素子形成のためには約30〜50〔μm〕の深さの
凹部領域が、又低耐圧小信号用の素子形成のため
には約５〜15〔μm〕の深さの凹部領域が素子特性
上望ましい。しかし、ここで両者の深さの差は約
15〔μm〕以上となり、且つ浅い凹部領域の深さが
５〔μm〕以上あるため、一方の凹部領域形成後更
にフオトプロセスによりエツチングマスクのパタ
ーニングを行なう場合フオトレジストの段切れに
より既に形成された凹部領域のマスクも同時にエ
ツチングされてパターンがくずれてしまう。
用の素子形成のためには約30〜50〔μm〕の深さの
凹部領域が、又低耐圧小信号用の素子形成のため
には約５〜15〔μm〕の深さの凹部領域が素子特性
上望ましい。しかし、ここで両者の深さの差は約
15〔μm〕以上となり、且つ浅い凹部領域の深さが
５〔μm〕以上あるため、一方の凹部領域形成後更
にフオトプロセスによりエツチングマスクのパタ
ーニングを行なう場合フオトレジストの段切れに
より既に形成された凹部領域のマスクも同時にエ
ツチングされてパターンがくずれてしまう。
本発明の目的は、上記問題点を解決するところ
にあり、つまり同一基板上に深さの異なる凹部領
域をパターンのくずれなしに制御良く形成する半
導体基板のエツチング方法を提供するところにあ
る。
にあり、つまり同一基板上に深さの異なる凹部領
域をパターンのくずれなしに制御良く形成する半
導体基板のエツチング方法を提供するところにあ
る。
本発明は半導体基板表面に、該基板表面の露出
した領域と少なくともその表面を第１の被膜によ
り覆われた領域と、第１の被膜とは異なる材質を
有する第２の被膜により覆われた領域とを設け、
前記基板表面の露出した領域のみを所定の深さだ
けエツチングし、次いで前記第２の被膜のみを剥
離した後、再び半導体基板のエツチングを行な
い、それぞれ深さの異なる複数の凹部領域を形成
することを特徴としている。
した領域と少なくともその表面を第１の被膜によ
り覆われた領域と、第１の被膜とは異なる材質を
有する第２の被膜により覆われた領域とを設け、
前記基板表面の露出した領域のみを所定の深さだ
けエツチングし、次いで前記第２の被膜のみを剥
離した後、再び半導体基板のエツチングを行な
い、それぞれ深さの異なる複数の凹部領域を形成
することを特徴としている。
即ち、前記第１の被膜，第２の被膜及び基板の
エツチングレートの差並びに材質による選択性を
利用して同一基板上に深さの異なる凹部領域を形
成するものである。
エツチングレートの差並びに材質による選択性を
利用して同一基板上に深さの異なる凹部領域を形
成するものである。
例えば、同一基板上で浅い凹部を形成する領域
は、他の凹部を形成しない領域とは異なる材質か
らなる被膜で覆い、一方深い凹部を形成する領域
の被膜は除去し、基板表面を露出する。
は、他の凹部を形成しない領域とは異なる材質か
らなる被膜で覆い、一方深い凹部を形成する領域
の被膜は除去し、基板表面を露出する。
初めに、前記基板表面の露出した領域のみにエ
ツチング処理を施し、浅い凹部と深い凹部の深さ
の差だけ進行した時点で中止する。
ツチング処理を施し、浅い凹部と深い凹部の深さ
の差だけ進行した時点で中止する。
次いで、前記浅い凹部を形成する領域上を覆う
被膜のみをエツチングするエツチング液を使用
し、前記浅い凹部を形成する領域の基板表面を露
出せしめる。
被膜のみをエツチングするエツチング液を使用
し、前記浅い凹部を形成する領域の基板表面を露
出せしめる。
その後、再び基板を所定の深さだけエツチング
することにより同一基板上に、深さの異なる凹部
領域を制御良く形成することが可能となる。
することにより同一基板上に、深さの異なる凹部
領域を制御良く形成することが可能となる。
以上図面を参照して本発明の実施例を示す。
第１図参照
本発明による一実施例としてシリコン基板に深
さ40〔μm〕と15〔μm〕の凹部領域を形成する方法
について説明する。
さ40〔μm〕と15〔μm〕の凹部領域を形成する方法
について説明する。
(1) （１，０，０）面を一主表面とするシリコン
基板１に例えばウエツト酸化により二酸化シリ
コン（SiO2）被膜２を300〔nm〕程度形成す
る。
基板１に例えばウエツト酸化により二酸化シリ
コン（SiO2）被膜２を300〔nm〕程度形成す
る。
(2) 通常のフオトプロセスにより浅い凹部を形成
する領域のSiO2被膜を露出させる。ついで
NH4F―HFの緩衡エツチング液（SiO2に対す
るエツチングレートは100nm／min）で前記露
出せしめた領域のSiO2被膜２のみを除去し、
シリン基板表面の露出し領域３を形成する。
する領域のSiO2被膜を露出させる。ついで
NH4F―HFの緩衡エツチング液（SiO2に対す
るエツチングレートは100nm／min）で前記露
出せしめた領域のSiO2被膜２のみを除去し、
シリン基板表面の露出し領域３を形成する。
(3) 通常のCVD法（Chemical Vapour
Deposition法）により基板表面全面に約100
〔nm〕の窒化シリコン被膜（Si3N4）４，次い
でSiO2被膜５を約300〔nm〕順次成長させる。
Deposition法）により基板表面全面に約100
〔nm〕の窒化シリコン被膜（Si3N4）４，次い
でSiO2被膜５を約300〔nm〕順次成長させる。
(4) 通常のフオトプロセスにより深い凹部を形成
する領域のSiO2被膜５を露出させる。次いで
NH4F―HFの緩衡エツチング液で前記露出せ
しめた領域のSiO2被膜５のみを除去する。
する領域のSiO2被膜５を露出させる。次いで
NH4F―HFの緩衡エツチング液で前記露出せ
しめた領域のSiO2被膜５のみを除去する。
(5) 前記SiO2被膜５をマスクとしてSi3N4被膜４
を選択的にエツチングする。次いでSiO2被膜
２をも剥離し、深い凹部を形成する領域の基体
表面を露出せしめるが、この際、前記(3)の工程
で形成されたCVD法によるSiO2被膜５は、(1)
の工程で形成されたSiO2被膜２の数倍エツチ
ングされやすいので、SiO2被膜２の一部領域
を除去した時点で、SiO2被膜５は全て剥離さ
れる。
を選択的にエツチングする。次いでSiO2被膜
２をも剥離し、深い凹部を形成する領域の基体
表面を露出せしめるが、この際、前記(3)の工程
で形成されたCVD法によるSiO2被膜５は、(1)
の工程で形成されたSiO2被膜２の数倍エツチ
ングされやすいので、SiO2被膜２の一部領域
を除去した時点で、SiO2被膜５は全て剥離さ
れる。
(6) 水酸化カリウム（KOH）のようなエツチン
グレートに結晶方位の異方性を有するエツチン
グ液を使用し、基板１の表面が露出した領域を
エツチングする。該基板表面の露出した深い凹
部を形成する領域のエツチングが約25〔μm〕進
んだ時点でエツチングを中止する。
グレートに結晶方位の異方性を有するエツチン
グ液を使用し、基板１の表面が露出した領域を
エツチングする。該基板表面の露出した深い凹
部を形成する領域のエツチングが約25〔μm〕進
んだ時点でエツチングを中止する。
(7) 熱燐酸により、基板表面に形成されたSi3N4
被膜５を全面的に除去する。ここで熱燐酸は
Si3N4のみを腐食するので前記工程(6)で形成し
た深さ約25〔μm〕の凹部領域に何ら影響を与え
るものではない。
被膜５を全面的に除去する。ここで熱燐酸は
Si3N4のみを腐食するので前記工程(6)で形成し
た深さ約25〔μm〕の凹部領域に何ら影響を与え
るものではない。
(8) 再びKOHを使用してシリコン基板のエツチ
ングを開始する、前記工程(7)で基板表面を露出
せしめた領域８でのエツチングが約15〔μm〕進
行し、浅い凹部領域９を形成した時点で、深い
凹部領域７の深さは約40〔μm〕となつている。
ングを開始する、前記工程(7)で基板表面を露出
せしめた領域８でのエツチングが約15〔μm〕進
行し、浅い凹部領域９を形成した時点で、深い
凹部領域７の深さは約40〔μm〕となつている。
(9) 前記エツチング終了後基板表面のマスク材で
あるSiO2被膜２を除去して同一基板上に深さ
の異なる凹部領域を制御良く完成させることが
出来る。
あるSiO2被膜２を除去して同一基板上に深さ
の異なる凹部領域を制御良く完成させることが
出来る。
以上、本発明の一実施例として浅い凹部を形成
する領域にSi3N4被膜を形成するものについての
説明を行なつたが本発明は、マスク材の種類によ
るエツチングの選択性を利用するものであり、上
記実施例での材質の組み合わせに限定されるもの
ではない。
する領域にSi3N4被膜を形成するものについての
説明を行なつたが本発明は、マスク材の種類によ
るエツチングの選択性を利用するものであり、上
記実施例での材質の組み合わせに限定されるもの
ではない。
第２図参照
第２図に本発明の他実施例として浅い凹部を形
成する領域にSiO2被膜を形成するものについて
示す。
成する領域にSiO2被膜を形成するものについて
示す。
(1) シリコン基板１１上に通常のCVD法により
約100〔nm〕のSi3N4被膜１２次いで約300〔nm〕
のSiO2被膜１３を順次被着せしめる。
約100〔nm〕のSi3N4被膜１２次いで約300〔nm〕
のSiO2被膜１３を順次被着せしめる。
(2) フオトプロセスとエツチングにより浅い凹部
を形成する領域のSiO2被膜１３を除去する。
を形成する領域のSiO2被膜１３を除去する。
(3) 前記SiO2被膜１３をマスクとしてSi3N4被膜
１２をエツチングし、基板表面の露出した領域
１４を形成する。
１２をエツチングし、基板表面の露出した領域
１４を形成する。
(4) wet酸化により、約250〔nm〕のSiO2被膜１
５を浅い凹部を形成する領域に成長させる。
５を浅い凹部を形成する領域に成長させる。
(5) フオトプロセスとエツチングにより深い凹部
を形成する領域のSiO2被膜１３を除去する。
を形成する領域のSiO2被膜１３を除去する。
(6) SiO2被膜１３並びに１５をマスクとして、
浅い凹部を形成する領域のSi3N4被膜１２を除
去する。
浅い凹部を形成する領域のSi3N4被膜１２を除
去する。
(7) 表面よりエツチング液としてKOHを使用し
て、基板１１のエツチングを行なう。ここで凹
部領域１７は、各凹部の深さの差である25
〔μm〕程となるまでエツチングを行なう。
て、基板１１のエツチングを行なう。ここで凹
部領域１７は、各凹部の深さの差である25
〔μm〕程となるまでエツチングを行なう。
(8) SiO2被膜１３並びに１５を除去して、浅い
凹部を形成する領域の基板表面１８を露出せし
める。
凹部を形成する領域の基板表面１８を露出せし
める。
(9) 再びKOHをエツチング液として所定の深さ
が得られるまでエツチングを進めて、各凹部領
域を完成させる。
が得られるまでエツチングを進めて、各凹部領
域を完成させる。
(10) 又、前記工程(9)において、エツチングマスク
としてSi3N4を使用しているためエツチング液
として、KOHの如き異方性を有するもの以外
の使用が可能である。１０図にエツチング液と
してHF―HNO3を使用した場合についての各
凹部領域の形状を示す。
としてSi3N4を使用しているためエツチング液
として、KOHの如き異方性を有するもの以外
の使用が可能である。１０図にエツチング液と
してHF―HNO3を使用した場合についての各
凹部領域の形状を示す。
以上、第１，第２図で説明した同一基板上にそ
れぞれ深さの異なる凹部領域を形成する方法以外
でも、本発明を有効に適用することが可能であ
る。
れぞれ深さの異なる凹部領域を形成する方法以外
でも、本発明を有効に適用することが可能であ
る。
例えば、既に同一出願人に依り出願のなされて
いる発明に凹部領域内部に段差を設けてコレクタ
コンタクト領域の面積を広くとるというものがあ
る。本発明は、このような凹部領域内部に段差を
設けるものに対しても適用可能である。
いる発明に凹部領域内部に段差を設けてコレクタ
コンタクト領域の面積を広くとるというものがあ
る。本発明は、このような凹部領域内部に段差を
設けるものに対しても適用可能である。
第３図参照
(1) 前記第１，第２図の実施例で説明をしたもの
と同様の方法で凹部領域内部に、深い部分２２
並びに浅い部分２３を形成する。
と同様の方法で凹部領域内部に、深い部分２２
並びに浅い部分２３を形成する。
(2) ついで例えばエピタキシヤル成長によりマグ
ネシアスピネル層２４，n+型コレクタコンタ
クト領域２５，ｎ型コレクタ領域２６，を順次
形成し、研磨等の手段により表面を平担化し、
次いでｐ型ベース領域２７，n+型エミツタ領
域２８を拡散により形成し素子を完成させる。
ここで説明した実施例ではコレクタコンタクト
領域の面積を任意に選べ配線工程での精度を下
げることが出来、フオトリソグラフイでのマス
ク合わせを容易にすることが可能である。
ネシアスピネル層２４，n+型コレクタコンタ
クト領域２５，ｎ型コレクタ領域２６，を順次
形成し、研磨等の手段により表面を平担化し、
次いでｐ型ベース領域２７，n+型エミツタ領
域２８を拡散により形成し素子を完成させる。
ここで説明した実施例ではコレクタコンタクト
領域の面積を任意に選べ配線工程での精度を下
げることが出来、フオトリソグラフイでのマス
ク合わせを容易にすることが可能である。
以上本発明は、半導体基板と、浅い凹部を形成
する領域上の被膜と、深い凹部を形成する領域上
の被膜のエツチング液に対する選択性から同一基
板上に深さの異なる凹部領域又は内部に段差を有
する凹部領域を形成するものである。即ち本発明
においては、凹部を形成する領域上の被膜は、基
板に比べエツチングレートが小さいという制限を
受けるのみで、前記実施例で示した材質以外にも
多数の組み合わせが考えられるものである。
する領域上の被膜と、深い凹部を形成する領域上
の被膜のエツチング液に対する選択性から同一基
板上に深さの異なる凹部領域又は内部に段差を有
する凹部領域を形成するものである。即ち本発明
においては、凹部を形成する領域上の被膜は、基
板に比べエツチングレートが小さいという制限を
受けるのみで、前記実施例で示した材質以外にも
多数の組み合わせが考えられるものである。
又、実施例では、深さの異なる二つの凹部領
域、又は１つの段差を有する凹部領域の形成につ
いて説明したが、本発明によれば３段階以上に深
さの異なる凹部領域又は２つ以上の段差を有する
凹部領域の形成も可能である。
域、又は１つの段差を有する凹部領域の形成につ
いて説明したが、本発明によれば３段階以上に深
さの異なる凹部領域又は２つ以上の段差を有する
凹部領域の形成も可能である。
第１図１〜９，及び第２図１〜１０は、本発明
の一実施例である深さの異なる２つの凹部領域を
形成する工程を、第３図１〜２は、本発明の他の
実施例である段差を有する凹部領域の形状並びに
コレクタ・コンタクトを基体表面に引き出した素
子である。 各図において１，１１，２１はシリコン基板
を、２，５，１３，１５は二酸化シリコン被膜
を、３，６，８，１４，１６，１８はシリコン基
板の露出した領域を、４，１２は窒化シリコン被
膜を、７，１７，２２は深い凹部領域を、９，１
８，２３は浅い凹部領域を、２４はマグネシアス
ピネル層を、２５はn+型コレクタ・コンタクト
領域を、２６はｎ型コレクタ領域を２７はｐ型ベ
ース領域を、２８はn+型エミツタ領域をそれぞ
れ示すものである。
の一実施例である深さの異なる２つの凹部領域を
形成する工程を、第３図１〜２は、本発明の他の
実施例である段差を有する凹部領域の形状並びに
コレクタ・コンタクトを基体表面に引き出した素
子である。 各図において１，１１，２１はシリコン基板
を、２，５，１３，１５は二酸化シリコン被膜
を、３，６，８，１４，１６，１８はシリコン基
板の露出した領域を、４，１２は窒化シリコン被
膜を、７，１７，２２は深い凹部領域を、９，１
８，２３は浅い凹部領域を、２４はマグネシアス
ピネル層を、２５はn+型コレクタ・コンタクト
領域を、２６はｎ型コレクタ領域を２７はｐ型ベ
ース領域を、２８はn+型エミツタ領域をそれぞ
れ示すものである。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面にそれぞれ深さの異なる複数
の凹部領域を形成するにあたり、該基板表面の露
出した領域と、少なくともその表面を該基板より
もエツチングされ難い物質からなる第１の被膜に
より覆われた領域と、該基板よりもエツチングさ
れ難い物質であり且つ該第１の被膜と異なる材質
を有する第２の被膜により覆われた領域とを設
け、前記基板表面から、前記基板表面の露出した
領域のみを所定の深さだけエツチングし、次いで
前記第２の被膜のみを剥離した後、再び前記半導
体基板のエツチングを行なう工程を有することを
特徴とする半導体基板のエツチング方法。 ２ 前記半導体基板表面の露出した領域と、前記
第２の被膜によつて覆われた領域とが前記半導体
基板表面上に連続的に形成されて、同一凹部領域
内に、それぞれ深さの異なる部分を形成すること
を特徴とする特許請求の範囲第１項記載の半導体
基板のエツチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17667380A JPS57100733A (en) | 1980-12-15 | 1980-12-15 | Etching method for semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17667380A JPS57100733A (en) | 1980-12-15 | 1980-12-15 | Etching method for semiconductor substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100733A JPS57100733A (en) | 1982-06-23 |
| JPS6359531B2 true JPS6359531B2 (ja) | 1988-11-21 |
Family
ID=16017713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17667380A Granted JPS57100733A (en) | 1980-12-15 | 1980-12-15 | Etching method for semiconductor substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100733A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328067A (ja) * | 1986-07-22 | 1988-02-05 | Sony Corp | 半導体装置の製造方法 |
| JP3205103B2 (ja) * | 1993-01-07 | 2001-09-04 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| DE10104323A1 (de) * | 2001-01-24 | 2002-08-01 | Siemens Ag | Verfahren zum Herstellen einer Rille mit einer Engstelle in der Oberfläche eines Bauteils und Bauteil |
| DE10104324A1 (de) * | 2001-01-24 | 2002-08-01 | Siemens Ag | Verfahren zum Ätz-Strukturieren der Oberfläche eines Bauteils |
-
1980
- 1980-12-15 JP JP17667380A patent/JPS57100733A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100733A (en) | 1982-06-23 |
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