JPS6293954A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
- Publication number
- JPS6293954A JPS6293954A JP23334085A JP23334085A JPS6293954A JP S6293954 A JPS6293954 A JP S6293954A JP 23334085 A JP23334085 A JP 23334085A JP 23334085 A JP23334085 A JP 23334085A JP S6293954 A JPS6293954 A JP S6293954A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- semiconductor layer
- groove
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、特に高耐圧用半導体集積回路の基板である
誘電体分離基板の製造方法に関する。
誘電体分離基板の製造方法に関する。
（従来の技術）
従来の誘電体分離基板の製造方法を第２図を参照して説
明する。
明する。
まず、第２図（ａ）に示すように、例えば１００結晶方
位面を有する単結晶シリコン基体１の一方の主表面側に
複数のＶ＠２を形成した後、このＶ溝２内を含む前記基
体１の一方の主表面にｓｉｏ、膜３を酸化により生成す
る。
位面を有する単結晶シリコン基体１の一方の主表面側に
複数のＶ＠２を形成した後、このＶ溝２内を含む前記基
体１の一方の主表面にｓｉｏ、膜３を酸化により生成す
る。
次いで、第２図（ｂ）に示すように、支持体層となる多
結晶シリコン層４を前記Ｓｉ０ｇ膜３」二に、単結晶シ
リコン基体１と同等の厚さく数１００μｍ）−ｔで堆積
させる。
結晶シリコン層４を前記Ｓｉ０ｇ膜３」二に、単結晶シ
リコン基体１と同等の厚さく数１００μｍ）−ｔで堆積
させる。
次に、単結晶シリコン基体１を、他方の主表面側から、
第２図（ｂ）に点線Ａ−にで示す位置まで、すなわち前
記Ｖ溝２の先端部が露出するまで精密に研磨除去する。
第２図（ｂ）に点線Ａ−にで示す位置まで、すなわち前
記Ｖ溝２の先端部が露出するまで精密に研磨除去する。
これにより、単結晶シリコン基体ｌは、第２図（ｃ）に
示すように、５ｉｏ２膜３（絶縁膜）で互いに分離され
た複数の単結晶シリコン島５となる。
示すように、５ｉｏ２膜３（絶縁膜）で互いに分離され
た複数の単結晶シリコン島５となる。
そして、こＪし以後は、通常の拡散、ＣＶＤ、ホトリソ
技術を用いて各単結晶シリコン島５に第２図（ｄ）に示
すように素子６を形成し、最終的な誘電体分尾された半
導体集積回路をつくる。
技術を用いて各単結晶シリコン島５に第２図（ｄ）に示
すように素子６を形成し、最終的な誘電体分尾された半
導体集積回路をつくる。
（発明が解決しようとする問題点）
しかしながら、上記従来方法では、Ｓｉｎ、膜３上に多
結晶シリコン層４を数１００ ｔｔｍ堆檀させる工程に
おいて、単結晶シリコン基体１と熱膨張率が異なるなど
の理由により、多結晶シリコンの堆積中、または堆積後
冷却すると、単結晶シリコン基体１に反９が発生する問
題点があった。、そして、この反りは、その後の研磨加
工中における研磨バラツキを招き、その結果第２図（ｅ
）に示す単結晶シリコン島５の深さＤにバラツキが生じ
たシ、素子形成時における・（ターニング精度を低下さ
せる原因となっていた。さらには、単結晶シリコン島５
に結晶欠陥が導入されることなどにより、素子特性の品
質の低下金もたらしていた。
結晶シリコン層４を数１００ ｔｔｍ堆檀させる工程に
おいて、単結晶シリコン基体１と熱膨張率が異なるなど
の理由により、多結晶シリコンの堆積中、または堆積後
冷却すると、単結晶シリコン基体１に反９が発生する問
題点があった。、そして、この反りは、その後の研磨加
工中における研磨バラツキを招き、その結果第２図（ｅ
）に示す単結晶シリコン島５の深さＤにバラツキが生じ
たシ、素子形成時における・（ターニング精度を低下さ
せる原因となっていた。さらには、単結晶シリコン島５
に結晶欠陥が導入されることなどにより、素子特性の品
質の低下金もたらしていた。
この発明は上記の点に鑑みなされたもので、その目的は
、反りを大幅に低減でき、この反シに派生する問題点を
解消し得る誘電体分離基板の製造方法を提供することに
ある。
、反りを大幅に低減でき、この反シに派生する問題点を
解消し得る誘電体分離基板の製造方法を提供することに
ある。
（問題点を解決するだめの手段）
この発明では、単結晶半導体基板の表面側にマスク層全
マスクとして複数の凹溝を形成した後、前記マスク層を
マスクとして前記凹溝の内壁に分離絶縁膜を形成し、そ
の後、前記マスク層を除去して前記凹溝間の基板表面を
露出させた後、その露出した基板表面と前記凹溝内に第
１の半導体層を形成する。その後、前記第１の半導体層
の基板表面部分の単結晶部と核として、第１の半導体層
の全体を７ニールによｐ単結晶層に変換し、その全体が
単結晶化した第１の半導体層上に、前記凹溝が埋まるま
で第２の半導体層全エピタキシャル成長させ、その後、
表面側から基板表面が露出する筐で第１および第２の半
導体層を除去して、これらを凹溝内にのみ残すことによ
シ、誘電体分離基板を製造する。
マスクとして複数の凹溝を形成した後、前記マスク層を
マスクとして前記凹溝の内壁に分離絶縁膜を形成し、そ
の後、前記マスク層を除去して前記凹溝間の基板表面を
露出させた後、その露出した基板表面と前記凹溝内に第
１の半導体層を形成する。その後、前記第１の半導体層
の基板表面部分の単結晶部と核として、第１の半導体層
の全体を７ニールによｐ単結晶層に変換し、その全体が
単結晶化した第１の半導体層上に、前記凹溝が埋まるま
で第２の半導体層全エピタキシャル成長させ、その後、
表面側から基板表面が露出する筐で第１および第２の半
導体層を除去して、これらを凹溝内にのみ残すことによ
シ、誘電体分離基板を製造する。
（作用）
この方法によれば、従来支持体層としてＨ１００μｍ堆
積していた多結晶シリコン層を必要とせずに、単結晶半
導体基板内に単結晶島を互いに誘電体分離して形成でき
ることから、製造途中における基板の反り全大幅に低減
できる。
積していた多結晶シリコン層を必要とせずに、単結晶半
導体基板内に単結晶島を互いに誘電体分離して形成でき
ることから、製造途中における基板の反り全大幅に低減
できる。
（実施例）
以下この発明の一犬施例全第１図を参照して説明する。
まず、第１図（ａ）に示すように、例えば１００結晶方
位面を有するＮ型単結晶シリコン基板１１の表面上に、
後に述べる異方性エツチングのマスクとなるＳｉ３Ｎ２
膜のパッド熱酸化膜２を例えば１０００〜２０００人厚
に生成する。次いで、該・ぐラド熱酸化膜１２上に異方
性エツチングに充分耐えられるだけの膜厚をもったＳｉ
３Ｎ４膜１３（マスク＃）を生成する。
位面を有するＮ型単結晶シリコン基板１１の表面上に、
後に述べる異方性エツチングのマスクとなるＳｉ３Ｎ２
膜のパッド熱酸化膜２を例えば１０００〜２０００人厚
に生成する。次いで、該・ぐラド熱酸化膜１２上に異方
性エツチングに充分耐えられるだけの膜厚をもったＳｉ
３Ｎ４膜１３（マスク＃）を生成する。
次いで、第１図（ｂ）に示すように５ｔ３Ｎ４膜１３と
・ぐラド熱酸化膜１２を選択的に除去し、これらに複数
の窓１４を形成する。この時、Ｓｉ３Ｎ４膜１３は、通
常のホトエツチングにより形成されたＶレスト／４’タ
ーンをマスクとする例えばドライエツチングにより除去
され、その後、／−１’ツド熱酸化膜１２は弗酸にて除
去される。
・ぐラド熱酸化膜１２を選択的に除去し、これらに複数
の窓１４を形成する。この時、Ｓｉ３Ｎ４膜１３は、通
常のホトエツチングにより形成されたＶレスト／４’タ
ーンをマスクとする例えばドライエツチングにより除去
され、その後、／−１’ツド熱酸化膜１２は弗酸にて除
去される。
次いで、残存Ｓｉ、Ｎ４膜１３をマスクとして、単結晶
シリコン基板１１の露出表面部を、例えばＫＯＨ。
シリコン基板１１の露出表面部を、例えばＫＯＨ。
ＮａＯＨ，ヒドラジンなどのアルカリ異方性エツチング
液にてエツチングすることにより、第１図（ｃ）に示す
ように、所望の深さをもった凹溝１５を単結晶シリコン
基板１１の表面側に前記窓１４に対応して複数個形成す
る。
液にてエツチングすることにより、第１図（ｃ）に示す
ように、所望の深さをもった凹溝１５を単結晶シリコン
基板１１の表面側に前記窓１４に対応して複数個形成す
る。
次いで、ＳＬ、Ｎ４膜１３をマスクとして、熱酸化法に
より、単結晶シリコン基板１１の凹＃ｉ＃１５内壁にの
み、第１図（ｄ）に示すように分離酸化膜１６（分離絶
縁膜）を例えばｔｏｏｏｏ＾〜２００００λ厚に生成す
る。
より、単結晶シリコン基板１１の凹＃ｉ＃１５内壁にの
み、第１図（ｄ）に示すように分離酸化膜１６（分離絶
縁膜）を例えばｔｏｏｏｏ＾〜２００００λ厚に生成す
る。
その後、第１図（ｅ）に示すようにＳｉ、 Ｎ４膜１３
とパラド熱酸化膜１２ｉ除去し、凹溝１５間の基板１１
表面全露出芒せる。この時、Ｓｔ、Ｎ、膜１３はドライ
エツチングにより、また・（ラド熱酸化膜１２は希弗酸
にて除去される。このノセツド熱酸化膜１２を除去する
時、分離酸化膜１６も少なくともパッド熱酸化膜１２の
膜厚分だけ同時にエツチングされるが、分離酸化膜１６
は分離１″？、化膜として充分な膜厚は残る。
とパラド熱酸化膜１２ｉ除去し、凹溝１５間の基板１１
表面全露出芒せる。この時、Ｓｔ、Ｎ、膜１３はドライ
エツチングにより、また・（ラド熱酸化膜１２は希弗酸
にて除去される。このノセツド熱酸化膜１２を除去する
時、分離酸化膜１６も少なくともパッド熱酸化膜１２の
膜厚分だけ同時にエツチングされるが、分離酸化膜１６
は分離１″？、化膜として充分な膜厚は残る。
次に、第１図（ｆ）に示すように、露出した基板１１表
面および凹溝１５内に２〜５μｍ程度のシリコン層１７
（第１の半導体層）′ｆ：例えばＣＶＤ反応（化学気相
蒸着反応）により成長させる。その際、例えばＰＨ３ガ
スとＳｉＨ４ガスを１０６０℃以上の高温でＣＶＤ反応
させるなど、条件を適当に選ぶことにより、シリコン層
１７の凹溝１５内の部分１７ａに分離酸化膜１６ （Ｓ
ｔｅｗ ）上であるので多結晶シリコン層となり、一方
、シリコン層１７の基板１１表面上の部分１７ｂは単結
晶シリコン上であるのでＮ＋型単結晶シリコン層となる
。
面および凹溝１５内に２〜５μｍ程度のシリコン層１７
（第１の半導体層）′ｆ：例えばＣＶＤ反応（化学気相
蒸着反応）により成長させる。その際、例えばＰＨ３ガ
スとＳｉＨ４ガスを１０６０℃以上の高温でＣＶＤ反応
させるなど、条件を適当に選ぶことにより、シリコン層
１７の凹溝１５内の部分１７ａに分離酸化膜１６ （Ｓ
ｔｅｗ ）上であるので多結晶シリコン層となり、一方
、シリコン層１７の基板１１表面上の部分１７ｂは単結
晶シリコン上であるのでＮ＋型単結晶シリコン層となる
。
次いで、シリコン層１７の単結晶部分（基板１１表向上
の部分）を核にして、ラングアニール−！、たはビーム
アニールなどにより、第１図（、ｇ）に示すように、シ
リフン層１７の全体を単結晶化させる。
の部分）を核にして、ラングアニール−！、たはビーム
アニールなどにより、第１図（、ｇ）に示すように、シ
リフン層１７の全体を単結晶化させる。
その後、第１図（ｈ）に示すように、全体が単結晶化し
たシリコン層１７上に、所望のＮ型不純物濃度をもった
Ｎ型エピタキシャル層１８（第２の半導体層）を、少な
くとも凹溝１５が埋まるまで成長させる。ここで、エピ
タキシャル層１８は、単結晶シリコン層（シリコン層１
７）上であるので同じく単結晶シリコン層となる。
たシリコン層１７上に、所望のＮ型不純物濃度をもった
Ｎ型エピタキシャル層１８（第２の半導体層）を、少な
くとも凹溝１５が埋まるまで成長させる。ここで、エピ
タキシャル層１８は、単結晶シリコン層（シリコン層１
７）上であるので同じく単結晶シリコン層となる。
しかる後、表面側から基板１１の表面が露出するまで、
すなわち第１図（ｂ）のＢ −Ｂ’線の位置までエピタ
キシャルＩ＊１８とシリコン層１７を精密研磨する。す
ると、エピタキシャルＪ−１８とシリコン層１７は第１
図（１）に示すように凹溝１５内にのみ残るようになり
、すなわち、この残存エピタキシャル層１８とシリコン
層１７からなる単結晶シリコン島１９が単結晶シリコン
基板１１の開門溝１５内に分離酸化膜１６により誘電体
分離されて形成されることになる。
すなわち第１図（ｂ）のＢ −Ｂ’線の位置までエピタ
キシャルＩ＊１８とシリコン層１７を精密研磨する。す
ると、エピタキシャルＪ−１８とシリコン層１７は第１
図（１）に示すように凹溝１５内にのみ残るようになり
、すなわち、この残存エピタキシャル層１８とシリコン
層１７からなる単結晶シリコン島１９が単結晶シリコン
基板１１の開門溝１５内に分離酸化膜１６により誘電体
分離されて形成されることになる。
なお、上記一実施例では、ランプアニールなどにより全
体が単結晶化されたＮ＋のシリフン層を形成し、核Ｎ＋
シリコン層上に所望の不純物濃度をもったＮ型エピタキ
シャル層を形成する例を示したが、Ｐ＋シリコン層、Ｐ
型エピタキシャル層とすることもでき、さらにはＮ＋シ
リコン層、Ｐ型エピタキシャル層といったような様々な
組合わせにすることもできる。さらに、不純物濃度も任
意の所望の１直とすることが容易である。
体が単結晶化されたＮ＋のシリフン層を形成し、核Ｎ＋
シリコン層上に所望の不純物濃度をもったＮ型エピタキ
シャル層を形成する例を示したが、Ｐ＋シリコン層、Ｐ
型エピタキシャル層とすることもでき、さらにはＮ＋シ
リコン層、Ｐ型エピタキシャル層といったような様々な
組合わせにすることもできる。さらに、不純物濃度も任
意の所望の１直とすることが容易である。
（発明の効果）
以上詳細に説明したように、この発明の方法によれば、
従来支持体層として数ｌＯＯμｍ堆槓していた多結晶シ
リコン層を必要とせずに、単結晶半導体基板内に単結晶
島を互いに誘電体分離して形成できることから、製造途
中における基板の反りを大幅に低減できる。そして、そ
の反りの低減効果により、第１および第２の半導体層の
不要部分の除去精度が向上し、単結晶島閉さは一様とな
シ、また以後のホトリンパターニング精度が良好になる
とともに、反りによる結晶欠陥も低減でき、素子特性の
品質が向上する。さらに、この発明の方法によれば、第
１図の実施例と第２図の従来例とを比べて明らかなよう
に基板作成に費す材料も大幅に削減でき、加えて研磨量
もわずかなものですみ、研磨に要していた時間を大幅に
短縮することが可能となる。
従来支持体層として数ｌＯＯμｍ堆槓していた多結晶シ
リコン層を必要とせずに、単結晶半導体基板内に単結晶
島を互いに誘電体分離して形成できることから、製造途
中における基板の反りを大幅に低減できる。そして、そ
の反りの低減効果により、第１および第２の半導体層の
不要部分の除去精度が向上し、単結晶島閉さは一様とな
シ、また以後のホトリンパターニング精度が良好になる
とともに、反りによる結晶欠陥も低減でき、素子特性の
品質が向上する。さらに、この発明の方法によれば、第
１図の実施例と第２図の従来例とを比べて明らかなよう
に基板作成に費す材料も大幅に削減でき、加えて研磨量
もわずかなものですみ、研磨に要していた時間を大幅に
短縮することが可能となる。
（図面）
第１図はこの発明の誘電体分離基板の製造方法の一実施
例を示す断面図、第２図は従来の誘電体分離基板の製造
方法を示す断面図である。 １１・・・単結晶シリコン基板、１３・・・５１３Ｎ４
膜、１５・・・凹溝、１６・・・分離酸化膜、１７・・
・シリコン層、１７ａ・・・シリコン層の凹溝内の部分
、１７ｂ・・・シリコン層の基板表向上の部分、１８・
・・エピタキシャル層、１９・・・単結晶シリコン層。 特許出願人 沖電気工業株式会社、ニー！１・゛
例を示す断面図、第２図は従来の誘電体分離基板の製造
方法を示す断面図である。 １１・・・単結晶シリコン基板、１３・・・５１３Ｎ４
膜、１５・・・凹溝、１６・・・分離酸化膜、１７・・
・シリコン層、１７ａ・・・シリコン層の凹溝内の部分
、１７ｂ・・・シリコン層の基板表向上の部分、１８・
・・エピタキシャル層、１９・・・単結晶シリコン層。 特許出願人 沖電気工業株式会社、ニー！１・゛
Claims (1)
- 【特許請求の範囲】 （ａ）単結晶半導体基板の表面側にマスク層をマスクと
して複数の凹溝を形成する工程と、 （ｂ）前記マスク層をマスクとして前記凹溝の内壁に分
離絶縁膜を形成する工程と、 （ｃ）その後、前期マスク層を除去して前記凹溝間の基
板表面を露出させる工程と、 （ｄ）その露出した基板表面および前記凹溝内に第１の
半導体層を形成する工程と、 （ｅ）その第１の半導体層の基板表面部分の単結晶部を
核として、第１の半導体層の全体をアニールにより単結
晶層に変換する工程と、 （ｆ）これにより全体が単結晶化した第１の半導体層上
に、前記凹溝が埋まるまで第２の半導体層をエピタキシ
ャル成長させる工程と、 （ｇ）その後、表面側から基板表面が露出するまで第１
および第２の半導体層を除去し、これらを凹溝内にのみ
残す工程とを具備してなる誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23334085A JPS6293954A (ja) | 1985-10-21 | 1985-10-21 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23334085A JPS6293954A (ja) | 1985-10-21 | 1985-10-21 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6293954A true JPS6293954A (ja) | 1987-04-30 |
Family
ID=16953614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23334085A Pending JPS6293954A (ja) | 1985-10-21 | 1985-10-21 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6293954A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726084A (en) * | 1993-06-24 | 1998-03-10 | Northern Telecom Limited | Method for forming integrated circuit structure |
| US7270763B2 (en) | 2003-02-10 | 2007-09-18 | Yamaha Corporation | Anisotropic wet etching of silicon |
| JP2020150134A (ja) * | 2019-03-13 | 2020-09-17 | 東京エレクトロン株式会社 | 成膜方法及び熱処理装置 |
-
1985
- 1985-10-21 JP JP23334085A patent/JPS6293954A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726084A (en) * | 1993-06-24 | 1998-03-10 | Northern Telecom Limited | Method for forming integrated circuit structure |
| US7270763B2 (en) | 2003-02-10 | 2007-09-18 | Yamaha Corporation | Anisotropic wet etching of silicon |
| US7867408B2 (en) | 2003-02-10 | 2011-01-11 | Yamaha Corporation | Anisotropic wet etching of silicon |
| JP2020150134A (ja) * | 2019-03-13 | 2020-09-17 | 東京エレクトロン株式会社 | 成膜方法及び熱処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5466631A (en) | Method for producing semiconductor articles | |
| JPS6174350A (ja) | 半導体装置の製造方法 | |
| JPS6293954A (ja) | 誘電体分離基板の製造方法 | |
| JP2690412B2 (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法 | |
| US3974006A (en) | Method of obtaining high temperature resistant assemblies comprising isolated silicon islands bonded to a substrate | |
| JPH0964319A (ja) | Ｓｏｉ基板およびその製造方法 | |
| JPS6359531B2 (ja) | ||
| JP2541184B2 (ja) | 圧力・電気変換装置の製造方法 | |
| JPS60121737A (ja) | 半導体装置の素子分離方法 | |
| JPH0420266B2 (ja) | ||
| JPS5969966A (ja) | 半導体集積回路およびその製造方法 | |
| JP2664458B2 (ja) | 素子分離方法 | |
| JPS5939044A (ja) | 絶縁分離集積回路用基板の製造方法 | |
| JPH0845943A (ja) | Ｓｏｉ半導体ウェーハのゲッタリング方法及びこれに用いられるｓｏｉ半導体ウェーハの製造方法 | |
| JPH0399421A (ja) | Ｓｏｉ構造の形成方法 | |
| JPS58197740A (ja) | 集積回路用基板の製造方法 | |
| JPS61184845A (ja) | 相補型絶縁物分離基板の製造方法 | |
| JPS6244417B2 (ja) | ||
| JPH065693A (ja) | 半導体装置の製造方法 | |
| JPS6244412B2 (ja) | ||
| KR890004567B1 (ko) | 반도체 장치의 소자분리 산화막 형성방법 | |
| JPH0624231B2 (ja) | 半導体装置の製造方法 | |
| JPH05109881A (ja) | 半導体装置の製造方法 | |
| JPS6174364A (ja) | 半導体装置およびその製造方法 | |
| JPS61174736A (ja) | 誘電体分離基板の製造方法 |