JPH05109881A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05109881A JPH05109881A JP3266496A JP26649691A JPH05109881A JP H05109881 A JPH05109881 A JP H05109881A JP 3266496 A JP3266496 A JP 3266496A JP 26649691 A JP26649691 A JP 26649691A JP H05109881 A JPH05109881 A JP H05109881A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法の工程の簡略化を図
る。 【構成】 絶縁膜２の上に形成された第２シリコン基板
３の主面に、素子分離用の分離溝１１を形成する。分離
溝１１の内壁面に絶縁被膜１２を形成する。多結晶シリ
コン１３を分離溝１１に充填するとともにシリコン基板
３の表面に堆積する。シリコン基板３の表面に堆積され
た多結晶シリコン１３を酸化することにより、シリコン
基板３の表面にフィールド酸化膜用の酸化膜１４を形成
する。
る。 【構成】 絶縁膜２の上に形成された第２シリコン基板
３の主面に、素子分離用の分離溝１１を形成する。分離
溝１１の内壁面に絶縁被膜１２を形成する。多結晶シリ
コン１３を分離溝１１に充填するとともにシリコン基板
３の表面に堆積する。シリコン基板３の表面に堆積され
た多結晶シリコン１３を酸化することにより、シリコン
基板３の表面にフィールド酸化膜用の酸化膜１４を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、詳しくはシリコン基板に絶縁体により素子分離を
施すバイポーラトランジスタなどの半導体装置の製法方
法に関する。
関し、詳しくはシリコン基板に絶縁体により素子分離を
施すバイポーラトランジスタなどの半導体装置の製法方
法に関する。
【０００２】
【従来の技術】従来より、モノリシックな半導体集積回
路に用いられる素子間分離法として、素子間の分離を絶
縁体で行う方法が知られている。例えば、特開昭６１−
５９８５２号公報には、貼り合わせＳＯＩ基板に分離溝
を形成して素子分離を行う半導体装置の製造方法が開示
されている。この方法は、絶縁膜を介して一対のシリコ
ン基板を接合して作製されたＳＯＩ基板の表面に所定部
位が開口したマスクとしての酸化膜を形成し、該開口を
介して一方のシリコン基板をエッチングして上記絶縁膜
に達する分離溝を形成し、そして熱酸化などにより分離
溝及び上記一方のシリコン基板の表面に絶縁被膜を形成
した後、多結晶シリコンで分離溝を埋め、分離溝からは
み出た絶縁被膜及び多結晶シリコンや上記マスクとして
の酸化膜を除去することにより、分離溝及び絶縁被膜で
他の領域と電気的に完全に分離された素子領域を形成す
るものである。
路に用いられる素子間分離法として、素子間の分離を絶
縁体で行う方法が知られている。例えば、特開昭６１−
５９８５２号公報には、貼り合わせＳＯＩ基板に分離溝
を形成して素子分離を行う半導体装置の製造方法が開示
されている。この方法は、絶縁膜を介して一対のシリコ
ン基板を接合して作製されたＳＯＩ基板の表面に所定部
位が開口したマスクとしての酸化膜を形成し、該開口を
介して一方のシリコン基板をエッチングして上記絶縁膜
に達する分離溝を形成し、そして熱酸化などにより分離
溝及び上記一方のシリコン基板の表面に絶縁被膜を形成
した後、多結晶シリコンで分離溝を埋め、分離溝からは
み出た絶縁被膜及び多結晶シリコンや上記マスクとして
の酸化膜を除去することにより、分離溝及び絶縁被膜で
他の領域と電気的に完全に分離された素子領域を形成す
るものである。
【０００３】
【発明が解決しようとする課題】そして、上記したよう
にシリコン基板に素子領域を形成した後、上記一方のシ
リコン基板の表面にフィールド酸化膜を形成するととも
に、上記素子領域に所定の素子を形成することにより、
所望の仕様を満たす半導体装置が製造される。ところが
この製造方法では、工程が多くて複雑であるという問題
点がある。
にシリコン基板に素子領域を形成した後、上記一方のシ
リコン基板の表面にフィールド酸化膜を形成するととも
に、上記素子領域に所定の素子を形成することにより、
所望の仕様を満たす半導体装置が製造される。ところが
この製造方法では、工程が多くて複雑であるという問題
点がある。
【０００４】本発明は、半導体装置の製造方法の工程の
簡略化を図ることを目的とするものである。
簡略化を図ることを目的とするものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板に素子分離用の分離溝を形成す
る工程と、該分離溝の内壁面に絶縁被膜を形成する工程
と、多結晶シリコンを該分離溝に充填するとともに該シ
リコン基板の表面に堆積する工程と、該シリコン基板の
表面に堆積された多結晶シリコンを酸化することによ
り、該シリコン基板の表面にフィールド酸化膜用の酸化
膜を形成する工程とを具備することを特徴とする。
造方法は、シリコン基板に素子分離用の分離溝を形成す
る工程と、該分離溝の内壁面に絶縁被膜を形成する工程
と、多結晶シリコンを該分離溝に充填するとともに該シ
リコン基板の表面に堆積する工程と、該シリコン基板の
表面に堆積された多結晶シリコンを酸化することによ
り、該シリコン基板の表面にフィールド酸化膜用の酸化
膜を形成する工程とを具備することを特徴とする。
【０００６】
【作用】本発明の半導体装置の製造方法では、素子分離
用に形成された分離溝内に多結晶シリコンを充填する際
に、シリコン基板表面に堆積された多結晶シリコンを酸
化することにより、該シリコン基板表面にフィールド酸
化膜用の酸化膜を形成することができる。このため、従
来の様にシリコン基板表面に堆積された多結晶シリコン
を除去する必要がない。
用に形成された分離溝内に多結晶シリコンを充填する際
に、シリコン基板表面に堆積された多結晶シリコンを酸
化することにより、該シリコン基板表面にフィールド酸
化膜用の酸化膜を形成することができる。このため、従
来の様にシリコン基板表面に堆積された多結晶シリコン
を除去する必要がない。
【０００７】
【実施例】以下、本発明の実施例を図に基づき説明す
る。本発明の製造方法を絶縁分離バイポーラＩＣに適用
した例を示す。Ｐ- 型の第１シリコン基板１の一方の主
面に鏡面研磨を施した後、熱酸化を施し所定の膜厚の絶
縁膜２を形成した。そして、この第１シリコン基板１の
絶縁膜２側に、鏡面研磨された主面を有するＮ- 型の第
２シリコン基板３を十分に清浄な雰囲気下で密着、加熱
して、それぞれのシリコン基板１、３で絶縁膜２を挟む
ように一体に接合した。これにより、第１シリコン基板
１上に絶縁膜２を介して第２シリコン基板３を接合して
構成されたＳＯＩ基板を作製した。なお、第 1シリコン
基板１には、アンチモンを拡散することによりＮ+ 型の
高濃度不純物層４が形成されている。
る。本発明の製造方法を絶縁分離バイポーラＩＣに適用
した例を示す。Ｐ- 型の第１シリコン基板１の一方の主
面に鏡面研磨を施した後、熱酸化を施し所定の膜厚の絶
縁膜２を形成した。そして、この第１シリコン基板１の
絶縁膜２側に、鏡面研磨された主面を有するＮ- 型の第
２シリコン基板３を十分に清浄な雰囲気下で密着、加熱
して、それぞれのシリコン基板１、３で絶縁膜２を挟む
ように一体に接合した。これにより、第１シリコン基板
１上に絶縁膜２を介して第２シリコン基板３を接合して
構成されたＳＯＩ基板を作製した。なお、第 1シリコン
基板１には、アンチモンを拡散することによりＮ+ 型の
高濃度不純物層４が形成されている。
【０００８】そして、一連の酸化、フォトリソグラフ
ィ、不純物拡散工程により、Ｐウエル領域（ベース領
域）５、Ｎウエル領域（エミッタ領域）６、ディープＮ
+ 領域７を第２シリコン基板３に形成した。この後、第
２シリコン基板３の表面に、熱酸化によりＳｉＯ2 膜８
を形成した（図１参照）後、Ｓｉ3 Ｎ4 膜９及びＰＳＧ
（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜
１０を順次堆積した。なお、このＰＳＧ膜１０は、次工
程で分離溝１１をエッチングする際のマスク部材として
働き、分離溝１１の形成後にエッチング除去されるもの
である。このため、ＰＳＧ膜１０は、絶縁膜２よりエッ
チング速度が１０〜２０倍程度大きい他の膜で代用可能
である。
ィ、不純物拡散工程により、Ｐウエル領域（ベース領
域）５、Ｎウエル領域（エミッタ領域）６、ディープＮ
+ 領域７を第２シリコン基板３に形成した。この後、第
２シリコン基板３の表面に、熱酸化によりＳｉＯ2 膜８
を形成した（図１参照）後、Ｓｉ3 Ｎ4 膜９及びＰＳＧ
（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜
１０を順次堆積した。なお、このＰＳＧ膜１０は、次工
程で分離溝１１をエッチングする際のマスク部材として
働き、分離溝１１の形成後にエッチング除去されるもの
である。このため、ＰＳＧ膜１０は、絶縁膜２よりエッ
チング速度が１０〜２０倍程度大きい他の膜で代用可能
である。
【０００９】次いで、フォトリソグラフィ処理とＣＦ4
系エッチングガスを用いたＲ．Ｉ．Ｅ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理を施し、ＰＳＧ膜１
０の表面に形成されたレジスト膜をマスクとして、Ｓｉ
Ｏ2 膜８、Ｓｉ3 Ｎ4 膜９及びＰＳＧ膜１０を第２シリ
コン基板３の表面に達するまで選択的にエッチングして
開口を形成した後、上記レジスト膜を除去し、ＰＳＧ膜
１０をマスクにしてＨＢｒ系エッチングガスを用いた
Ｒ．Ｉ．Ｅ処理により第２シリコン基板３を選択的にエ
ッチングし、絶縁膜２に達する幅ｘが１．４５μｍ程度
の分離溝１１を形成した（図２参照）。
系エッチングガスを用いたＲ．Ｉ．Ｅ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理を施し、ＰＳＧ膜１
０の表面に形成されたレジスト膜をマスクとして、Ｓｉ
Ｏ2 膜８、Ｓｉ3 Ｎ4 膜９及びＰＳＧ膜１０を第２シリ
コン基板３の表面に達するまで選択的にエッチングして
開口を形成した後、上記レジスト膜を除去し、ＰＳＧ膜
１０をマスクにしてＨＢｒ系エッチングガスを用いた
Ｒ．Ｉ．Ｅ処理により第２シリコン基板３を選択的にエ
ッチングし、絶縁膜２に達する幅ｘが１．４５μｍ程度
の分離溝１１を形成した（図２参照）。
【００１０】そして、ＰＳＧ膜１０はフッ素溶液による
ウェットエッチング処理により絶縁膜２とのエッチング
速度差を利用して選択エッチングで除去し、分離溝１１
の内壁面に熱酸化により膜厚ｔが０．５μｍの絶縁被膜
１２を形成した後、Ｓｉ3 Ｎ 4 膜９はリン酸を用いてエ
ッチング除去した（図３参照）。なお、絶縁被膜１２形
成後の分離溝１１の幅ｙは０．９μｍ程度だった。
ウェットエッチング処理により絶縁膜２とのエッチング
速度差を利用して選択エッチングで除去し、分離溝１１
の内壁面に熱酸化により膜厚ｔが０．５μｍの絶縁被膜
１２を形成した後、Ｓｉ3 Ｎ 4 膜９はリン酸を用いてエ
ッチング除去した（図３参照）。なお、絶縁被膜１２形
成後の分離溝１１の幅ｙは０．９μｍ程度だった。
【００１１】次いで、リンをドープした多結晶シリコン
１３をＬＰ−ＣＶＤ法により分離溝１１及びＳｉＯ2 膜
８上に４５００Å程度堆積させて、分離溝１１に多結晶
シリコン１３を充填した（図４参照）。そして、ＳｉＯ
2膜８上に堆積された多結晶シリコン１３を熱酸化し
て、ＳｉＯ2 膜８上に膜厚ｚが１．０μｍのフィールド
酸化膜用の酸化膜（ＰＳＧ膜）１４を形成した（図５参
照）。
１３をＬＰ−ＣＶＤ法により分離溝１１及びＳｉＯ2 膜
８上に４５００Å程度堆積させて、分離溝１１に多結晶
シリコン１３を充填した（図４参照）。そして、ＳｉＯ
2膜８上に堆積された多結晶シリコン１３を熱酸化し
て、ＳｉＯ2 膜８上に膜厚ｚが１．０μｍのフィールド
酸化膜用の酸化膜（ＰＳＧ膜）１４を形成した（図５参
照）。
【００１２】なお、ここで上記した分離溝１１の幅ｘ、
絶縁被膜１２形成後の分離溝１１の幅ｙ、絶縁被膜１２
の膜厚ｔ、及びフィールド酸化膜用の酸化膜１４の膜厚
ｚの間の関係について説明する。所望とするフィールド
酸化膜１４の膜厚をＺとすると、分離溝１１及びＳｉＯ
2 膜８上に堆積させる多結晶シリコン１３の膜厚Ｚ’
は、 Ｚ’＝Ｒox-sub×Ｚ であらわすことができる。なお、ここでＲox-subは、酸
化膜において、酸化により基板表面が喰われた厚さの全
酸化膜厚に対する比をあらわし、０．４４〜０．４５で
ある。
絶縁被膜１２形成後の分離溝１１の幅ｙ、絶縁被膜１２
の膜厚ｔ、及びフィールド酸化膜用の酸化膜１４の膜厚
ｚの間の関係について説明する。所望とするフィールド
酸化膜１４の膜厚をＺとすると、分離溝１１及びＳｉＯ
2 膜８上に堆積させる多結晶シリコン１３の膜厚Ｚ’
は、 Ｚ’＝Ｒox-sub×Ｚ であらわすことができる。なお、ここでＲox-subは、酸
化膜において、酸化により基板表面が喰われた厚さの全
酸化膜厚に対する比をあらわし、０．４４〜０．４５で
ある。
【００１３】また、分離溝内を充填する多結晶シリコン
１３はＬＰ−ＣＶＤ法により堆積することから、その被
覆性はよく、ＳｉＯ2 膜８上、分離溝１１側壁共に同程
度の厚さで堆積できる。従って、絶縁被膜１２形成後の
分離溝１１の幅ｙと堆積厚さＺ’との関係は次のように
なる。ｙ＝２Ｚ’さらに、分離溝１１の絶縁被膜１２形
成前後における幅ｘ、ｙには、絶縁被膜１２の膜厚ｔ、
上述の比Ｒox-subを用いて次の関係が成立する。
１３はＬＰ−ＣＶＤ法により堆積することから、その被
覆性はよく、ＳｉＯ2 膜８上、分離溝１１側壁共に同程
度の厚さで堆積できる。従って、絶縁被膜１２形成後の
分離溝１１の幅ｙと堆積厚さＺ’との関係は次のように
なる。ｙ＝２Ｚ’さらに、分離溝１１の絶縁被膜１２形
成前後における幅ｘ、ｙには、絶縁被膜１２の膜厚ｔ、
上述の比Ｒox-subを用いて次の関係が成立する。
【００１４】ｙ＝ｘ−２（１−Ｒox-sub）×ｔ 従って、フィールド酸化膜用の酸化膜１４の所望する膜
厚Ｚに応じて分離溝１１の幅ｘ、絶縁被膜１２の膜厚ｔ
を種々設定することができ、本実施例では、素子の仕様
等を考えて必要な絶縁被膜１２の膜厚ｔを決定して開け
る分離溝１１の幅ｘを決めるようにしている。
厚Ｚに応じて分離溝１１の幅ｘ、絶縁被膜１２の膜厚ｔ
を種々設定することができ、本実施例では、素子の仕様
等を考えて必要な絶縁被膜１２の膜厚ｔを決定して開け
る分離溝１１の幅ｘを決めるようにしている。
【００１５】最後に、上記酸化膜１４及びＳｉＯ2 膜８
の所定部位にコンタクトホールを開口してフィールド酸
化膜１５を形成するとともに、Ａｌ電極１６を形成する
ことにより半導体装置を製造した（図６参照）。本実施
例の製造方法によれば、素子分離用に形成された分離溝
１１内に多結晶シリコン１３を充填する際に、第２シリ
コン基板３の表面に堆積された多結晶シリコン１３を酸
化することにより、該シリコン基板１の表面にフィール
ド酸化膜１５用の酸化膜１４を形成することができる。
このため、シリコン基板１の表面に堆積された多結晶シ
リコン１３を除去する工程を省くことができ、工程の簡
略化を図ることが可能となる。
の所定部位にコンタクトホールを開口してフィールド酸
化膜１５を形成するとともに、Ａｌ電極１６を形成する
ことにより半導体装置を製造した（図６参照）。本実施
例の製造方法によれば、素子分離用に形成された分離溝
１１内に多結晶シリコン１３を充填する際に、第２シリ
コン基板３の表面に堆積された多結晶シリコン１３を酸
化することにより、該シリコン基板１の表面にフィール
ド酸化膜１５用の酸化膜１４を形成することができる。
このため、シリコン基板１の表面に堆積された多結晶シ
リコン１３を除去する工程を省くことができ、工程の簡
略化を図ることが可能となる。
【００１６】また、フィールド酸化膜のパターニング後
にＰ+ ベース領域５、Ｎ+ エミッタ領域６を形成するよ
うにしてもよい。なお、上記実施例では本発明をＳＯＩ
基板に適用する例について示したが、他に例えば単なる
シリコン基板にトレンチアイソレーションを施す際にも
本発明を適用することができる。
にＰ+ ベース領域５、Ｎ+ エミッタ領域６を形成するよ
うにしてもよい。なお、上記実施例では本発明をＳＯＩ
基板に適用する例について示したが、他に例えば単なる
シリコン基板にトレンチアイソレーションを施す際にも
本発明を適用することができる。
【００１７】
【発明の効果】以上詳述したように本発明の半導体装置
の製造方法は、素子分離用の分離溝に多結晶シリコンを
充填する際に、シリコン基板表面に堆積される多結晶シ
リコンを除去する工程を省くことができ、工程の簡略化
を図ることが可能となる。
の製造方法は、素子分離用の分離溝に多結晶シリコンを
充填する際に、シリコン基板表面に堆積される多結晶シ
リコンを除去する工程を省くことができ、工程の簡略化
を図ることが可能となる。
【図１】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図２】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図３】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図４】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図５】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図６】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
１は第１シリコン基板、２は絶縁膜、３は第２シリコン
基板、１１は分離溝、１２は絶縁被膜、１３は多結晶シ
リコン、１４は酸化膜、１５はフィールド酸化膜であ
る。
基板、１１は分離溝、１２は絶縁被膜、１３は多結晶シ
リコン、１４は酸化膜、１５はフィールド酸化膜であ
る。
Claims (1)
- 【請求項１】 シリコン基板に素子分離用の分離溝を形
成する工程と、 該分離溝の内壁面に絶縁被膜を形成する工程と、 多結晶シリコンを該分離溝に充填するとともに該シリコ
ン基板の表面に堆積する工程と、 該シリコン基板の表面に堆積された多結晶シリコンを酸
化することにより、該シリコン基板の表面にフィールド
酸化膜用の酸化膜を形成する工程とを具備することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26649691A JP3189320B2 (ja) | 1991-10-15 | 1991-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26649691A JP3189320B2 (ja) | 1991-10-15 | 1991-10-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109881A true JPH05109881A (ja) | 1993-04-30 |
| JP3189320B2 JP3189320B2 (ja) | 2001-07-16 |
Family
ID=17431736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26649691A Expired - Fee Related JP3189320B2 (ja) | 1991-10-15 | 1991-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189320B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854120A (en) * | 1995-12-18 | 1998-12-29 | Fuji Electric Co. | Semiconductor device manufacturing method |
-
1991
- 1991-10-15 JP JP26649691A patent/JP3189320B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854120A (en) * | 1995-12-18 | 1998-12-29 | Fuji Electric Co. | Semiconductor device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189320B2 (ja) | 2001-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |