JPH03153031A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03153031A JPH03153031A JP29266389A JP29266389A JPH03153031A JP H03153031 A JPH03153031 A JP H03153031A JP 29266389 A JP29266389 A JP 29266389A JP 29266389 A JP29266389 A JP 29266389A JP H03153031 A JPH03153031 A JP H03153031A
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Landscapes
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、半導体装置の製造方法に関し、特に高集積
化を可能とする素子分離領域の形成方法を改善した半導
体装置の製造方法に関する。
化を可能とする素子分離領域の形成方法を改善した半導
体装置の製造方法に関する。
（ロ）従来の技術
従来、半導体装置の素子分離領域を影成する方法として
は、窒化シリコン膜をマスクとして、厚い酸化シリコン
膜を選択的に形成するＬＯＣＯＳ法（Ｌｏｃａｌ ０ｘ
ｉｄａｔｉｏｎ ｏｒ ５ｉｌｉｃｏｎ）が広く使われ
ていたが、生成されろバーズビーク（素子領域を狭くす
る口ばし状の絶律部）の為、１μｍ以下の素子間を分離
することは困難である。そのためにバーズビークのない
素子分離として、種々の方法が提案されている。その１
つに素子分離領域のシリコン表面に溝を形成した後、Ｃ
ＶＤ法により酸化シリコン膜を埋め込む、いわゆるボッ
クス法がある。
は、窒化シリコン膜をマスクとして、厚い酸化シリコン
膜を選択的に形成するＬＯＣＯＳ法（Ｌｏｃａｌ ０ｘ
ｉｄａｔｉｏｎ ｏｒ ５ｉｌｉｃｏｎ）が広く使われ
ていたが、生成されろバーズビーク（素子領域を狭くす
る口ばし状の絶律部）の為、１μｍ以下の素子間を分離
することは困難である。そのためにバーズビークのない
素子分離として、種々の方法が提案されている。その１
つに素子分離領域のシリコン表面に溝を形成した後、Ｃ
ＶＤ法により酸化シリコン膜を埋め込む、いわゆるボッ
クス法がある。
このボックス法は、まず第２図（ａ）に示す様に、シリ
コン基板２１の素子分離領域にＷＩｔ２２を影成し、 次に、第２図（ｂ）に示す様に、ＣＶＤ法により酸化シ
リコン膜２３を溝内に埋め込み、次に、第２図（ｃ）に
示す様に、ＣＶＤ酸化シリコンＷＸ２３が堆積されたシ
リコン基板２１上にフォトレノスト２４を厚く塗布し、 次に第２図（ｄ）に示す様に、シリコン基板２１の表面
が露出するまで、フォトレノスト２４及びＣＶＤ酸化シ
リコン膜２３をエツチングし、素子分離領域２３′を形
成して行われている。
コン基板２１の素子分離領域にＷＩｔ２２を影成し、 次に、第２図（ｂ）に示す様に、ＣＶＤ法により酸化シ
リコン膜２３を溝内に埋め込み、次に、第２図（ｃ）に
示す様に、ＣＶＤ酸化シリコンＷＸ２３が堆積されたシ
リコン基板２１上にフォトレノスト２４を厚く塗布し、 次に第２図（ｄ）に示す様に、シリコン基板２１の表面
が露出するまで、フォトレノスト２４及びＣＶＤ酸化シ
リコン膜２３をエツチングし、素子分離領域２３′を形
成して行われている。
（ハ）発明が解決しようとする課題
上述した従来の半導体装置の製造方法では、溝２２に埋
め込まれたＣＶＤ酸化シリコン膜２３゛がシリコン基板
表面と概 同一平面上にあるから、素子分離領域が形成
された後に行われる素子の製造工程において、次のよう
な問題点を生じろ。
め込まれたＣＶＤ酸化シリコン膜２３゛がシリコン基板
表面と概 同一平面上にあるから、素子分離領域が形成
された後に行われる素子の製造工程において、次のよう
な問題点を生じろ。
すなわち、ゲート形成工程において、フッ素系のエツチ
ング液によるウェットエツチング処理が行われるが、溝
２２に埋め込まれたＣＶＤ酸化シリコン膜２３°は、熱
酸化によってシリコン基板２１上に形成された酸化シリ
コン膜よりも、前記エツチング処理液に対してエツチン
グ速度が速いために、第２図（ｅ）に示す様に、ＣＶＤ
酸化シリコン膜２３°がシリコン基板２１の表面よりも
下に、後退してしまう。この様にして生じた段差は、急
峻なため、その後、ゲート電極等の素子を形成する際に
エツチング残渣が生じ易く、短絡現象を引き起こし、半
導体装置の歩留まりを低下させる原因となる。
ング液によるウェットエツチング処理が行われるが、溝
２２に埋め込まれたＣＶＤ酸化シリコン膜２３°は、熱
酸化によってシリコン基板２１上に形成された酸化シリ
コン膜よりも、前記エツチング処理液に対してエツチン
グ速度が速いために、第２図（ｅ）に示す様に、ＣＶＤ
酸化シリコン膜２３°がシリコン基板２１の表面よりも
下に、後退してしまう。この様にして生じた段差は、急
峻なため、その後、ゲート電極等の素子を形成する際に
エツチング残渣が生じ易く、短絡現象を引き起こし、半
導体装置の歩留まりを低下させる原因となる。
ま几、ゲート作製工程において、ゲートのエツジ部（素
子分離領域のコーナ一部分）では、溝の側壁部分にもゲ
ート酸化膜が形成される為、ゲートのエツジ部で、電界
集中が起こりやすく、ハンプ電流が流れる等の問題を生
じる。
子分離領域のコーナ一部分）では、溝の側壁部分にもゲ
ート酸化膜が形成される為、ゲートのエツジ部で、電界
集中が起こりやすく、ハンプ電流が流れる等の問題を生
じる。
さらに、素子分離領域の溝にＢＰＳＧ膜を埋め込む場合
は、埋め込み後の平坦性には、優れているが、高濃度の
ボロンとリンを含んでいる為、ゲート工程中のオートド
ーピング、またフッ素系のエツチング液のエツチング速
度が、熱酸化により形成された酸化シリコン膜よりも極
端に速い為、膜減り量が大きい等の欠点がある。
は、埋め込み後の平坦性には、優れているが、高濃度の
ボロンとリンを含んでいる為、ゲート工程中のオートド
ーピング、またフッ素系のエツチング液のエツチング速
度が、熱酸化により形成された酸化シリコン膜よりも極
端に速い為、膜減り量が大きい等の欠点がある。
この発明は、上記の事情を考慮してななされたものであ
って、素子分離領域形成時に、素子領域へのバーズビー
クが無く、エツチング残渣による短絡現象がなく、素子
分離領域のコーナ一部での電界集中を抑制でき、微細化
に有利な半導体装置の製造方法を提供しようとするもの
である。
って、素子分離領域形成時に、素子領域へのバーズビー
クが無く、エツチング残渣による短絡現象がなく、素子
分離領域のコーナ一部での電界集中を抑制でき、微細化
に有利な半導体装置の製造方法を提供しようとするもの
である。
（ニ）課題を解決するための手段
この発明によれば、（ａ）シリコン基板表面にシリコン
酸化膜と多結晶シリコン膜と有機シリコンを原料とする
ＣＶＤ法によるマスク用酸化シリコン膜とを順に積層す
る工程と、（ｂ）このマスク用酸化シリコン膜を所定の
パターンにエツチングして酸化シリコン膜マスクを形成
し、このパターンを通してこの下の多結晶シリコン膜と
シリコン酸化膜とをエツチング後、シリコン基板に素子
分離領域用の溝を掘り、前記マスク用酸化シリコン膜を
除去後に、溝の側面を熱酸化して熱酸化シリコン絶縁層
を形成する工程と、（Ｃ）前記溝に、ボロン及びリンを
含んだ珪酸ガラス（ＢＰＳＧ）を埋め込み、表面が平坦
化されたＢＰＳＧ層を形成した後、このＢＰＳＧ層を溝
内に残すようにエッチバックしてＢＳＰＧ絶縁層を形成
する工程と、（ｄ）前記ＢＰＳＧ絶祿層上に、ＣＶＤ法
で絶縁用酸化シリコン膜を堆積して溝内を埋め込み、こ
の絶縁用酸化シリコン膜の上方を平坦化するＢＰＳＧ膜
を再び形成した後、ＢＰＳＧＩＩに対するエツチング速
度が絶縁用酸化シリコン膜に対するエツチング速度と同
等か又は遅いエツチング速度を呈するフッ素系エツチン
グ液を用いたウェットエツチング法によりエッチバック
して絶縁用酸化シリコン膜の一部を残すようにして溝の
上部に酸化シリコン絶縁層を形成して、前記熱酸化シリ
コン絶縁層とＢＰＳＧ絶縁層と酸化シリコン絶縁層とか
らなる素子分離領域を形成する工程と、（ｅ）前記、多
結晶シリコン膜とシリコン酸化膜を除去ずろ工程と、か
らなる半導体装置の製造方法か提供されろ。
酸化膜と多結晶シリコン膜と有機シリコンを原料とする
ＣＶＤ法によるマスク用酸化シリコン膜とを順に積層す
る工程と、（ｂ）このマスク用酸化シリコン膜を所定の
パターンにエツチングして酸化シリコン膜マスクを形成
し、このパターンを通してこの下の多結晶シリコン膜と
シリコン酸化膜とをエツチング後、シリコン基板に素子
分離領域用の溝を掘り、前記マスク用酸化シリコン膜を
除去後に、溝の側面を熱酸化して熱酸化シリコン絶縁層
を形成する工程と、（Ｃ）前記溝に、ボロン及びリンを
含んだ珪酸ガラス（ＢＰＳＧ）を埋め込み、表面が平坦
化されたＢＰＳＧ層を形成した後、このＢＰＳＧ層を溝
内に残すようにエッチバックしてＢＳＰＧ絶縁層を形成
する工程と、（ｄ）前記ＢＰＳＧ絶祿層上に、ＣＶＤ法
で絶縁用酸化シリコン膜を堆積して溝内を埋め込み、こ
の絶縁用酸化シリコン膜の上方を平坦化するＢＰＳＧ膜
を再び形成した後、ＢＰＳＧＩＩに対するエツチング速
度が絶縁用酸化シリコン膜に対するエツチング速度と同
等か又は遅いエツチング速度を呈するフッ素系エツチン
グ液を用いたウェットエツチング法によりエッチバック
して絶縁用酸化シリコン膜の一部を残すようにして溝の
上部に酸化シリコン絶縁層を形成して、前記熱酸化シリ
コン絶縁層とＢＰＳＧ絶縁層と酸化シリコン絶縁層とか
らなる素子分離領域を形成する工程と、（ｅ）前記、多
結晶シリコン膜とシリコン酸化膜を除去ずろ工程と、か
らなる半導体装置の製造方法か提供されろ。
この゛発明においては、シリコン基板表面にシリコン酸
化膜と多結晶シリコン膜と有機シリコンを原料とするＣ
ＶＤ法によるマスク用酸化シリコン膜とを順に積層する
。このシリコン酸化膜は、この上に積層される多結晶シ
リコン膜を使用後除去するエツチング工程において、シ
リコン基板のオーバーエツチングを防ぐためのらのであ
って、熱酸化法によってシリコン基板上に、通常１００
〜５００人の膜厚に形成することができる。
化膜と多結晶シリコン膜と有機シリコンを原料とするＣ
ＶＤ法によるマスク用酸化シリコン膜とを順に積層する
。このシリコン酸化膜は、この上に積層される多結晶シ
リコン膜を使用後除去するエツチング工程において、シ
リコン基板のオーバーエツチングを防ぐためのらのであ
って、熱酸化法によってシリコン基板上に、通常１００
〜５００人の膜厚に形成することができる。
この多結晶シリコン膜は、素子分離領域のバードビーク
の発生を防止するためのらのであって、前記シリコン酸
化膜上に、例えばスパッタ法、気相成長法等によって、
通常ｌ０００〜３０００人の膜厚にして形成することが
できる。前記マスク用酸化シリコン膜は、素子分離領域
の形成を意図する位置と対応する位置に開口部を有する
シリコン基板エツチング用のマスクを形成するためのも
のであって、前記多結晶シリコン膜の上に有機シリコン
化合物と酸素とを原料とするＣＶＤ法（例えば低圧ＣＶ
Ｄ法等）により、通常１５００〜３０００人の膜厚にな
るように形成することができる。この有機ノリクン化合
物としては、例えばテトラエチルオルソソリケート（Ｔ
ＥＯＳ、 （Ｃ，ｌ５Ｏ）。Ｓｉ）等がある。
の発生を防止するためのらのであって、前記シリコン酸
化膜上に、例えばスパッタ法、気相成長法等によって、
通常ｌ０００〜３０００人の膜厚にして形成することが
できる。前記マスク用酸化シリコン膜は、素子分離領域
の形成を意図する位置と対応する位置に開口部を有する
シリコン基板エツチング用のマスクを形成するためのも
のであって、前記多結晶シリコン膜の上に有機シリコン
化合物と酸素とを原料とするＣＶＤ法（例えば低圧ＣＶ
Ｄ法等）により、通常１５００〜３０００人の膜厚にな
るように形成することができる。この有機ノリクン化合
物としては、例えばテトラエチルオルソソリケート（Ｔ
ＥＯＳ、 （Ｃ，ｌ５Ｏ）。Ｓｉ）等がある。
この発明においては、このマスク用酸化シリコン膜を所
定のパターンにエツチングして酸化シリコン膜マスクを
形成し、更にこのパターンを通してこの下の多結晶ソリ
コン膜とシリコン酸化膜とをエツチング後、シリコン基
板に素子分離領域用の溝を掘り、前記マスク用酸化シリ
コン膜を除去後に、溝の側面を熱酸化して熱酸化シリコ
ン絶縁層を形成する。この酸化シリコン膜マスクは、シ
リコン基板の素子分離領域の形成を意図する位置に溝を
形成するためのマスクであって、ホトリソグラフィ法に
よって、所定のパターンにエツチングして形成すること
ができる。このパターンは、形成を意図するシリコン基
板の素子分離領域に対応する位置に通常幅０．５〜２．
０μｍの開口部を形成するのが適している。
定のパターンにエツチングして酸化シリコン膜マスクを
形成し、更にこのパターンを通してこの下の多結晶ソリ
コン膜とシリコン酸化膜とをエツチング後、シリコン基
板に素子分離領域用の溝を掘り、前記マスク用酸化シリ
コン膜を除去後に、溝の側面を熱酸化して熱酸化シリコ
ン絶縁層を形成する。この酸化シリコン膜マスクは、シ
リコン基板の素子分離領域の形成を意図する位置に溝を
形成するためのマスクであって、ホトリソグラフィ法に
よって、所定のパターンにエツチングして形成すること
ができる。このパターンは、形成を意図するシリコン基
板の素子分離領域に対応する位置に通常幅０．５〜２．
０μｍの開口部を形成するのが適している。
この溝は、素子分離領域を構成する熱酸化シリコン絶縁
層、ＢＰＳＧ絶縁層及び酸化シリコン絶縁層を積層する
ためのものであって、通常幅０．５〜２．０μ園、深さ
０．４〜ｌ、０４層で所定のパターンを存するものであ
ればよいが、その形状は、開口面よりも底面が小さくな
るような傾斜した側面を有する形状が好ましい。また、
この溝は、前記酸化シリコン膜マスクを用いて、例えば
反応性イオンエツチング法等によって形成することがで
きる。この熱酸化シリコン絶縁層は、形成を意図する素
子分離領域を構成してその絶縁性を高めるためのもので
あって、前記溝の表面に熱酸化法によって通常、３００
〜６００人の膜厚になるように形成することができる。
層、ＢＰＳＧ絶縁層及び酸化シリコン絶縁層を積層する
ためのものであって、通常幅０．５〜２．０μ園、深さ
０．４〜ｌ、０４層で所定のパターンを存するものであ
ればよいが、その形状は、開口面よりも底面が小さくな
るような傾斜した側面を有する形状が好ましい。また、
この溝は、前記酸化シリコン膜マスクを用いて、例えば
反応性イオンエツチング法等によって形成することがで
きる。この熱酸化シリコン絶縁層は、形成を意図する素
子分離領域を構成してその絶縁性を高めるためのもので
あって、前記溝の表面に熱酸化法によって通常、３００
〜６００人の膜厚になるように形成することができる。
この際、通常露出している多結晶シリコン膜の表面も酸
化される。
化される。
この発明においては、前記溝にボロン及びリンを含んだ
珪酸ガラス（ＢＰＳＧ）を埋め込み、表面が平坦化され
たＢＰＳＧ膜を形成した後、このＢＰＳＧ層を溝内に残
すようにエッチバックしてＢＰＳＧ絶練層を形成する。
珪酸ガラス（ＢＰＳＧ）を埋め込み、表面が平坦化され
たＢＰＳＧ膜を形成した後、このＢＰＳＧ層を溝内に残
すようにエッチバックしてＢＰＳＧ絶練層を形成する。
このＢＰＳＧ層は、前記溝内にＢＰＳＧ絶縁層を形成す
るためのらのであって、例えばＣＶＤ法により、溝の内
部を含む領域に通常６０００〜９０００人の膜厚となる
ように堆積し、通常９５０℃以上の高温で流動させるこ
とによって、表面を平坦化して形成することができる。
るためのらのであって、例えばＣＶＤ法により、溝の内
部を含む領域に通常６０００〜９０００人の膜厚となる
ように堆積し、通常９５０℃以上の高温で流動させるこ
とによって、表面を平坦化して形成することができる。
前記エッチバックは、府記ＢＰＳＧ層と熱酸化シリコン
絶縁層とのエツチング速度の選択比の大きなエツチング
液としては、例えばフッ化水素液（希釈ＨＦ）等を用い
て行うことができる。このＢＰＳＧ絶縁層は、形成を意
図する素子分離領域を構成してその絶縁性を高めるため
のものであって、前記溝の中に表面がシリコン基板面に
対して凹状となるように形成するのが適している。
絶縁層とのエツチング速度の選択比の大きなエツチング
液としては、例えばフッ化水素液（希釈ＨＦ）等を用い
て行うことができる。このＢＰＳＧ絶縁層は、形成を意
図する素子分離領域を構成してその絶縁性を高めるため
のものであって、前記溝の中に表面がシリコン基板面に
対して凹状となるように形成するのが適している。
この発明においては、前記ＢＰＳＧ絶縁層上に、ＣＶＤ
法で絶縁用酸化シリコン膜を堆積して溝内を埋め込み、
この絶縁用酸化シリコン膜の上方を平坦化するＢＰＳＧ
膜を再び形成した後、ＢＰＳＧ膜に対するエツチング速
度が絶縁用酸化シリコン膜に対するエツチング速度と同
等か又は遅いエツチング速度を呈するフッ素系エツチン
グ液を用いたウェットエツチング法によりエッチバック
して絶縁用酸化シリコン膜の一部を残すようにして溝の
上部に酸化シリコン絶縁層を形成して前記熱酸化シリコ
ン絶縁層とＢＰＳＧ絶縫層と酸化シリコン絶縁層とから
なる素子分離領域を形成する。
法で絶縁用酸化シリコン膜を堆積して溝内を埋め込み、
この絶縁用酸化シリコン膜の上方を平坦化するＢＰＳＧ
膜を再び形成した後、ＢＰＳＧ膜に対するエツチング速
度が絶縁用酸化シリコン膜に対するエツチング速度と同
等か又は遅いエツチング速度を呈するフッ素系エツチン
グ液を用いたウェットエツチング法によりエッチバック
して絶縁用酸化シリコン膜の一部を残すようにして溝の
上部に酸化シリコン絶縁層を形成して前記熱酸化シリコ
ン絶縁層とＢＰＳＧ絶縫層と酸化シリコン絶縁層とから
なる素子分離領域を形成する。
この絶縁用酸化シリコン膜は、前記ＢＰＳＧＩ！縁層の
上にシリコン基板面に対して凸状で、かつ前記多結晶シ
リコン層の開口幅と同様の幅の酸化シリコン絶縁層を形
成するためのらのであって、前記多結晶シリコン膜及び
ＢＰＳＧ絶縁層上に、例えば低圧ＣＶＤ法によって、Ｈ
Ｔ Ｏ（Ｈｉｇｈ Ｔｅｌ１＋ｐｅｒａｔｕｒｅＯｘｉ
ｄｅ）あるいはＮ Ｓ Ｇ （Ｎｏｎ ｄｏｐｅｄ ５
ｉｌｉｃａｔｅＧｌａｓｓ）を、通常１ｏｏｏ 〜４０
００．−にの膜厚に堆積させて形成することができる。
上にシリコン基板面に対して凸状で、かつ前記多結晶シ
リコン層の開口幅と同様の幅の酸化シリコン絶縁層を形
成するためのらのであって、前記多結晶シリコン膜及び
ＢＰＳＧ絶縁層上に、例えば低圧ＣＶＤ法によって、Ｈ
Ｔ Ｏ（Ｈｉｇｈ Ｔｅｌ１＋ｐｅｒａｔｕｒｅＯｘｉ
ｄｅ）あるいはＮ Ｓ Ｇ （Ｎｏｎ ｄｏｐｅｄ ５
ｉｌｉｃａｔｅＧｌａｓｓ）を、通常１ｏｏｏ 〜４０
００．−にの膜厚に堆積させて形成することができる。
この再び形成するＢＰＳＧ膜は、下方の前記絶縁用酸化
シリコン膜を所定形状にエツチングするためのらのであ
って、例えばＣＶＤ法により絶縁用酸化シリコン膜の凹
部を含む領域に、通常５０００〜８０００人の膜厚とな
るように堆積し、通常９５０℃以上で流動させることに
よって表面を平坦化して形成することができる。前記エ
ツチング液は、最上部のＢＰＳＧ膜の実質的全部とその
下の酸化シリコン膜の一部を所定形状にエツチングする
ためのものであって、ＢＰＳＧ膜に対するエツチング速
度が酸化シリコン膜に対するエツチング速度と同等か又
は遅いエツチング速度を呈するエツチング液を用いるこ
とができ、例えばバッフアートフッ酸（ＢＨＦ）等を挙
げることができる。このエツチングにより、ＢＰＳＧ絶
縁層の上にシリコン基板面に対して凸状でかつ前記多結
晶シリコン層の開口部の幅と同様の幅を有する絶縁用酸
化シリコン膜からなる酸化シリコン絶縁膜を形成し、こ
の酸化シリコン絶縁膜と、この下部のＢＳＰＧ絶縁層と
、これらの絶縁層を包囲する前記熱酸化シリコン絶縁層
とから素子形成領域を形成する。
シリコン膜を所定形状にエツチングするためのらのであ
って、例えばＣＶＤ法により絶縁用酸化シリコン膜の凹
部を含む領域に、通常５０００〜８０００人の膜厚とな
るように堆積し、通常９５０℃以上で流動させることに
よって表面を平坦化して形成することができる。前記エ
ツチング液は、最上部のＢＰＳＧ膜の実質的全部とその
下の酸化シリコン膜の一部を所定形状にエツチングする
ためのものであって、ＢＰＳＧ膜に対するエツチング速
度が酸化シリコン膜に対するエツチング速度と同等か又
は遅いエツチング速度を呈するエツチング液を用いるこ
とができ、例えばバッフアートフッ酸（ＢＨＦ）等を挙
げることができる。このエツチングにより、ＢＰＳＧ絶
縁層の上にシリコン基板面に対して凸状でかつ前記多結
晶シリコン層の開口部の幅と同様の幅を有する絶縁用酸
化シリコン膜からなる酸化シリコン絶縁膜を形成し、こ
の酸化シリコン絶縁膜と、この下部のＢＳＰＧ絶縁層と
、これらの絶縁層を包囲する前記熱酸化シリコン絶縁層
とから素子形成領域を形成する。
この発明においては、前記多結晶シリコン膜とシリコン
酸化膜を除去する。この除去によってシリコン基板上に
素子形成領域が形成され、この領域に素子を形成して半
導体装置を製造することができる。
酸化膜を除去する。この除去によってシリコン基板上に
素子形成領域が形成され、この領域に素子を形成して半
導体装置を製造することができる。
この発明においては素子分離領域は、素子を形成する工
程（例えば、ゲート作製工程等）において、酸化シリコ
ン絶縁膜が下方のＢＰＳＧ絶縁層からのボロンやリンの
拡散を抑え、かつフッ酸系のエツチング液を用いても膜
減り量が少なく、良好な絶縁特性を呈することができる
。
程（例えば、ゲート作製工程等）において、酸化シリコ
ン絶縁膜が下方のＢＰＳＧ絶縁層からのボロンやリンの
拡散を抑え、かつフッ酸系のエツチング液を用いても膜
減り量が少なく、良好な絶縁特性を呈することができる
。
（ホ）作用
多結晶シリコン膜が、バーズビークの発生を抑え、また
、酸化シリコン膜に対するエツチング速度がＢＰＳＧ層
に対するエツチング速度と同等か又は速いエツチング速
度呈するエツチング液が多結晶シリコン膜の開口部に堆
積された酸化シリコン膜をシリコン基板面に対して凸状
となるようにエツチングする。
、酸化シリコン膜に対するエツチング速度がＢＰＳＧ層
に対するエツチング速度と同等か又は速いエツチング速
度呈するエツチング液が多結晶シリコン膜の開口部に堆
積された酸化シリコン膜をシリコン基板面に対して凸状
となるようにエツチングする。
（へ）実施例
以下に、この発明の実施例を図面に基づいて説明する。
最初に第１図（ａ）に示す様に、Ｐ型シリコン基板１０
の表面に熱酸化法により、３００人の熱酸化シリコン膜
１１を形成し、この上に２０００人の多結晶シリコン膜
と２３００人のＣＶＤ法によるマスク用シリコン膜１３
を低圧ＣＶＤ法により順次堆積させる。ただし、マスク
用酸化シリコン膜１３に対する原料としては、テトラエ
チルオルソシリケート（（ｃｔｎｓＯ）ｉｓ＋ ）と酸
素を用いる。
の表面に熱酸化法により、３００人の熱酸化シリコン膜
１１を形成し、この上に２０００人の多結晶シリコン膜
と２３００人のＣＶＤ法によるマスク用シリコン膜１３
を低圧ＣＶＤ法により順次堆積させる。ただし、マスク
用酸化シリコン膜１３に対する原料としては、テトラエ
チルオルソシリケート（（ｃｔｎｓＯ）ｉｓ＋ ）と酸
素を用いる。
次に、ホトマスクを用いた反応性イオンエツチング法に
より、マスク用酸化シリコン膜１３に素子分離領域の形
成を意図する位置に対応するパターンのエツチングを施
し、ホトマスクを除去して酸化シリコン膜のマスク１３
ａを形成する。
より、マスク用酸化シリコン膜１３に素子分離領域の形
成を意図する位置に対応するパターンのエツチングを施
し、ホトマスクを除去して酸化シリコン膜のマスク１３
ａを形成する。
次に、第１図（ｂ）に示すように、酸化シリコン膜のマ
スク１３ａを用いた反応性イオンエツチング法により多
結晶シリコン膜１２、熱酸化シリコン膜１１を所定のパ
ターンにエツチングし、更にシリコン基板に上部幅１０
μｍ、下部幅０．２〜０．４μｍ１深さ０．７μｍの所
定のパターンの溝！４を形成する。
スク１３ａを用いた反応性イオンエツチング法により多
結晶シリコン膜１２、熱酸化シリコン膜１１を所定のパ
ターンにエツチングし、更にシリコン基板に上部幅１０
μｍ、下部幅０．２〜０．４μｍ１深さ０．７μｍの所
定のパターンの溝！４を形成する。
すなわら、溝１４の側壁には、テーバが付くようにエツ
チングする。
チングする。
次に、第１図（ｃ）に示す様に、酸化シリコン膜のマス
ク１３ａを除去し、１ｌｌｌＦ＋４内に再び熱酸化法に
より４５０人の熱酸化シリコン絶締層Ｉ５を形成する。
ク１３ａを除去し、１ｌｌｌＦ＋４内に再び熱酸化法に
より４５０人の熱酸化シリコン絶締層Ｉ５を形成する。
この時、多結晶シリコン膜！２上にも熱酸化シリコン膜
を形成する。その上に７ｓｏｏ、４のＢＰＳＧ膜１６全
１６Ｄ法により堆積させ、窒素雰囲気中で９５０℃以上
の高温でアニールし、平坦化する。
を形成する。その上に７ｓｏｏ、４のＢＰＳＧ膜１６全
１６Ｄ法により堆積させ、窒素雰囲気中で９５０℃以上
の高温でアニールし、平坦化する。
次に、第１図（ｄ）に示す様に、ＢＰＳＧ膜１６全１６
化シリコン膜ＩＩとのエツチング速度の選択比の大きな
エツチング液のフッ化水素液（希釈ＨＦ）を用いて、熱
酸化シリコン膜１１にサイドエッチが入らない様に、Ｂ
ＰＳＧ膜をエツチング処理し、ＢＰＳＧ絶縁層１６’の
表面の高さがシリコン基板ＩＯの表面よりも高くならな
い程度に設定する。
化シリコン膜ＩＩとのエツチング速度の選択比の大きな
エツチング液のフッ化水素液（希釈ＨＦ）を用いて、熱
酸化シリコン膜１１にサイドエッチが入らない様に、Ｂ
ＰＳＧ膜をエツチング処理し、ＢＰＳＧ絶縁層１６’の
表面の高さがシリコン基板ＩＯの表面よりも高くならな
い程度に設定する。
次に、第１図（ｅ）に示す様に、溝内のＢＰＳＧ絶縁層
＋６’の表面を覆う様に、溝内に低圧ＣＶＤ法によって
２５００．−ｘのＨＴＯ（旧ｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄｅ ５ｉＯｚ）膜Ｉ７を堆積させる。その
上に再び６５００人のＢＰＳＧ膜１８を前記と同様の方
法で堆積させ、平坦化する。
＋６’の表面を覆う様に、溝内に低圧ＣＶＤ法によって
２５００．−ｘのＨＴＯ（旧ｇｈ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄｅ ５ｉＯｚ）膜Ｉ７を堆積させる。その
上に再び６５００人のＢＰＳＧ膜１８を前記と同様の方
法で堆積させ、平坦化する。
次に第１図（「）に示す様に、ＢＰＳＧ膜とＨＴＯＩ［
ｌがほぼ等速、或はＢＰＳＧ膜のエツチング速度がやや
遅い様なエツチング液のバッフアートフッ酸（ＢＨＦ）
を用いて多結晶シリコン膜１２の表面が露出するまでエ
ツチング処理を行い、ＢＰＳＧ絶縁１ｍ＋ ６’の上部
にＨＴＯ絶縁層１７°を残すようにする。
ｌがほぼ等速、或はＢＰＳＧ膜のエツチング速度がやや
遅い様なエツチング液のバッフアートフッ酸（ＢＨＦ）
を用いて多結晶シリコン膜１２の表面が露出するまでエ
ツチング処理を行い、ＢＰＳＧ絶縁１ｍ＋ ６’の上部
にＨＴＯ絶縁層１７°を残すようにする。
更に、第１図（ｇ）に示す様に、多結晶シリコン膜Ｉ２
を反応性イオンエツチング法により除去した後、熱酸化
シリコン膜！ｌをフッ酸系エッチグ液により除去し、素
子分離領域を形成する。
を反応性イオンエツチング法により除去した後、熱酸化
シリコン膜！ｌをフッ酸系エッチグ液により除去し、素
子分離領域を形成する。
この素子分離領域は、バーズビークの発生はなかった。
更に、この素子分離領域を育するシリコン基板の上に、
ＰＥＴを形成して半導体装置を作製する。
ＰＥＴを形成して半導体装置を作製する。
得られた半導体装置は、ハング電流や短絡現象がなく、
良好な素子針Ｍ碩域が形成されていることが確認された
。
良好な素子針Ｍ碩域が形成されていることが確認された
。
（ト）発明の効果
この発明によれば、下記の結果が得られる。
（１）素子領域のバーズビークを解消することができる
。
。
（２）素子分離領域以外のシリコン基板表面上にシリコ
ン酸化膜を薄く形成し、その上に多結晶シリコン膜を厚
く堆積することにより、素子分離領域をシリコン基板表
面よりも突出させるように形成しているので、後工程で
のエツチング処理によって絶縁物が多少エツチングされ
てもシリコン基板表面よりも落ち込むことはない。した
がって、ゲートコーナ一部での電界集中を抑制し、ハン
プ電流が流れるのを防止できる。
ン酸化膜を薄く形成し、その上に多結晶シリコン膜を厚
く堆積することにより、素子分離領域をシリコン基板表
面よりも突出させるように形成しているので、後工程で
のエツチング処理によって絶縁物が多少エツチングされ
てもシリコン基板表面よりも落ち込むことはない。した
がって、ゲートコーナ一部での電界集中を抑制し、ハン
プ電流が流れるのを防止できる。
（３）素子分離領域内で、ＢＳＰＧ絶縫層の上部にＨＴ
Ｏ膜を形成している為、ゲート工程等でのオートドーピ
ングを抑制できる。
Ｏ膜を形成している為、ゲート工程等でのオートドーピ
ングを抑制できる。
（４）素子分離領域内で、ＢＳＰＧ絶祿層の上部にＨＴ
Ｑ絶縁層を用いている為、ＨＴＯ絶隷層のフッ酸系のウ
ェットエッチレートはＢＳＰＧ絶縁層に比較して遅く、
熱酸化膜に近い為、工程中での膜減り量を低減できる。
Ｑ絶縁層を用いている為、ＨＴＯ絶隷層のフッ酸系のウ
ェットエッチレートはＢＳＰＧ絶縁層に比較して遅く、
熱酸化膜に近い為、工程中での膜減り量を低減できる。
（５）素子分離領域の埋め込みに多結晶シリコン膜を用
いた場合は、エッチバック後に多結晶シリコン膜の表面
を酸化する必要がある為、シリコン基板への応力の影響
を考慮する必要があるが、ＢＰＳＧ膜を用いた場合は酸
化等の必要がなく、シリコン基板に与える応力を低減す
ることができる。
いた場合は、エッチバック後に多結晶シリコン膜の表面
を酸化する必要がある為、シリコン基板への応力の影響
を考慮する必要があるが、ＢＰＳＧ膜を用いた場合は酸
化等の必要がなく、シリコン基板に与える応力を低減す
ることができる。
第１図（ａ）〜（ｇ）は本発明の実施例において作製し
た半導体装置の製造工程説明図、第２図は従来の半導体
装置の製造方法の説明図である。 １Ｏ・・・・・・Ｐ型シリコン基板、 ！！・・・・・・熱酸化シリコン膜、 １２・・・・・・多結晶シリコン膜、 １３・・・・・・マスク用酸化シリコン膜、３ａ・・・
・・・酸化シリコン膜のマスク、４・・・・・溝、 ・・・・・酸化シリコン絶縁層、 ・・・・・ＢＳＰＣ膜、 ｌ ６゜ ・・・・・・ＢＳＰＧ絶縁層、 ７・・・・ ＨＴＯ膜、 ７°・・・・・ＨＴＯ絶縁層、 ・・・・・ＢＳＰＧ膜。 第 図 （ａ） 第１ａｅ（ｂ） １ム 蛸 図（ａ） 笥 ＷＪ（ｂ） 笥 図 （Ｃ） 第 ｍ（ｅ） 第 Ｗ（ｆ） ＃１１ 助（９） １７′ 第 ２ＷＩ（ｄ） 笥 閃（ｅ）
た半導体装置の製造工程説明図、第２図は従来の半導体
装置の製造方法の説明図である。 １Ｏ・・・・・・Ｐ型シリコン基板、 ！！・・・・・・熱酸化シリコン膜、 １２・・・・・・多結晶シリコン膜、 １３・・・・・・マスク用酸化シリコン膜、３ａ・・・
・・・酸化シリコン膜のマスク、４・・・・・溝、 ・・・・・酸化シリコン絶縁層、 ・・・・・ＢＳＰＣ膜、 ｌ ６゜ ・・・・・・ＢＳＰＧ絶縁層、 ７・・・・ ＨＴＯ膜、 ７°・・・・・ＨＴＯ絶縁層、 ・・・・・ＢＳＰＧ膜。 第 図 （ａ） 第１ａｅ（ｂ） １ム 蛸 図（ａ） 笥 ＷＪ（ｂ） 笥 図 （Ｃ） 第 ｍ（ｅ） 第 Ｗ（ｆ） ＃１１ 助（９） １７′ 第 ２ＷＩ（ｄ） 笥 閃（ｅ）
Claims (1)
- 【特許請求の範囲】 １、（ａ）シリコン基板表面にシリコン酸化膜と多結晶
シリコン膜と有機シリコンを原料とするＣＶＤ法による
マスク用酸化シリコン膜とを順に積層する工程と、 （ｂ）このマスク用酸化シリコン膜を所定のパターンに
エッチングして酸化シリコン膜マスクを形成し、このパ
ターンを通してこの下の多結晶シリコン膜とシリコン酸
化膜とをエッチング後、シリコン基板に素子分離領域用
の溝を掘り、前記マスク用酸化シリコン膜を除去後に、
溝の側面を熱酸化して熱酸化シリコン絶縁層を形成する
工程と、（ｃ）前記溝に、ボロン及びリンを含んだ珪酸
ガラス（ＢＰＳＧ）を埋め込み、表面が平坦化されたＢ
ＰＳＧ層を形成した後、このＢＰＳＧ層を溝内に残すよ
うにエッチバックしてＢＳＰＧ絶縁層を形成する工程と
、（ｄ）前記ＢＰＳＧ絶縁層上に、ＣＶＤ法で絶縁用酸
化シリコン膜を堆積して溝内を埋め込み、この絶縁用酸
化シリコン膜の上方を平坦化するＢＰＳＧ膜を再び形成
した後、ＢＰＳＧ膜に対するエッチング速度が絶縁用酸
化シリコン膜に対するエッチング速度と同等か又は遅い
エッチング速度を呈するフッ素系エッチング液を用いた
ウェットエッチング法によりエッチバックして絶縁用酸
化シリコン膜の一部を残すようにして溝の上部に酸化シ
リコン絶縁層を形成して、前記熱酸化シリコン絶縁層と
ＢＰＳＧ絶縁層と酸化シリコン絶縁層とからなる素子分
離領域を形成する工程と、 （ｅ）前記、多結晶シリコン膜とシリコン酸化膜を除去
する工程と、 からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292663A JP2688090B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292663A JP2688090B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153031A true JPH03153031A (ja) | 1991-07-01 |
| JP2688090B2 JP2688090B2 (ja) | 1997-12-08 |
Family
ID=17784694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292663A Expired - Fee Related JP2688090B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2688090B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098118A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | 半導体装置の製造方法 |
| JPH09252049A (ja) * | 1996-03-15 | 1997-09-22 | Mitsubishi Electric Corp | 多層埋め込みトレンチアイソレーション |
| US6872631B2 (en) | 2000-09-21 | 2005-03-29 | Nec Electronics Corporation | Method of forming a trench isolation |
| JP2009124179A (ja) * | 1997-06-13 | 2009-06-04 | United Microelectronics Corp | 半導体装置の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283141A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体装置の製造方法 |
| JPS62238628A (ja) * | 1986-04-04 | 1987-10-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | シリコン及び酸素を含む層を形成する方法 |
| JPS63228732A (ja) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01204441A (ja) * | 1988-02-09 | 1989-08-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01258439A (ja) * | 1988-04-08 | 1989-10-16 | Nec Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-11-10 JP JP1292663A patent/JP2688090B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283141A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体装置の製造方法 |
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| JPS63228732A (ja) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01204441A (ja) * | 1988-02-09 | 1989-08-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01258439A (ja) * | 1988-04-08 | 1989-10-16 | Nec Corp | 半導体装置およびその製造方法 |
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| JPH09252049A (ja) * | 1996-03-15 | 1997-09-22 | Mitsubishi Electric Corp | 多層埋め込みトレンチアイソレーション |
| JP2009124179A (ja) * | 1997-06-13 | 2009-06-04 | United Microelectronics Corp | 半導体装置の製造方法 |
| US6872631B2 (en) | 2000-09-21 | 2005-03-29 | Nec Electronics Corporation | Method of forming a trench isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2688090B2 (ja) | 1997-12-08 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |