JPS59115538A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPS59115538A
JPS59115538A JP58137952A JP13795283A JPS59115538A JP S59115538 A JPS59115538 A JP S59115538A JP 58137952 A JP58137952 A JP 58137952A JP 13795283 A JP13795283 A JP 13795283A JP S59115538 A JPS59115538 A JP S59115538A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はモノリシック集積回路（ｒｃ）の製造方法に係
る。更に具体的には本発明は単結晶シリコンの領域を他
の単結晶シリコンの領域から誘電的に分離するための方
法に係る。
［背景技術］ デバイスを相互に分離し、配線チャネル・キャパシタン
スを減じるために埋設酸化物分離（ｒｅｃｅｓｓｅｄ　
ｏｘｉｄｅ　１ｓｏｌａｔｉｏｎ＝ＲＯＸ分離）を用い
る。
ＲＯＸ分離には２つのタイプがあって、１つは半埋設酸
化物分離（ｓｅｍｉ−ＲＯＸ分１ｆｌｌｔ）と称し、他
の１つは全埋設酸化物分離（ｆｕｌｌ−ＲＯＸ分離）と
称する。
半ＲＯＸ分離法は単結晶シリコン本体の表面上にマスク
・パターンを形成するプロセスを用い、デバイス領域と
して用いる本体の領域が被覆され、ＲＯＸ分離領域とし
て用いる領域が被覆されない。
次に構造体を酸化雰囲気にさらして、単結晶本体のマス
クしてない領域を酸化する。形成された半ＲＯＸ分離の
上部表面は分離領域において単結晶シリコンの上部表面
の領域より高い。全ＲＯＭ分離は、単結晶シリコン本体
の上部表面とほぼ同じ平面の分離パターンの上部表面を
有することが必要である場合に用いる。これは酸化すべ
き領域において単結晶シリコンの一部をエツチング除去
することによって達成しうる。単結晶シリコンにこの溝
部を形成する間に、保護マスク・パターンで保護した単
結晶シリコン表面の残部は溝部の形成に用いたシリコン
・エツチング剤によって実質上影響を受けない。次にシ
リコン本体を酸化処理し、溝部領域のシリコンを酸化さ
せ、二酸化シリコンが溝部を満たすとともにシリコン内
部へ更に酸化が進み、分離領域を形成する。分離領域の
上部表面は単結晶シリコン本体の上部表面とほぼ同表面
となる。
通常用いる保護マスク層は窒化シリコン、二酸化シリコ
ン積層構造体である。窒化シリコンはマスクの最上層で
あって、下方のデバイス領域として指定した単結晶シリ
コンの酸化を防止する様に働らく。二酸化シリコン層は
窒化シリコン層及び単結晶シリコン層の間に配置され、
窒化シリコンのひっばり応力がシリコンに欠陥を生ぜし
ぬない様に応力緩衝層として作用する。しかしながら。
この二酸化シリコン層は、ＲＯＸ分離プロセスにおいて
酸素が該層に沿って横方向に拡散し、いわゆるパバーズ
・ビーク″を形成するので有害である。
″バーズ・ビーク″によってデバイス密度が低下し、誘
電ＲＯＸ分離領域に対する接合部の隣接を妨げる。
米国特許第３９００３５０号明細書は″バーズ・ビーク
″の問題を克服する方法を開示している。
これは多結晶シリコン層を窒化シリコン・マスク層及び
単結晶シリコン本体の間の二酸化シリコンの代りに用い
ることを提示している。しかしながら、マスクの下方の
単結晶表面に欠陥が生じることがａ察されたので、上記
米国特許明細書の発明はこれまで利用されなかった。
［発明の目的］ 本発明の目的は単結晶シリコン本体におけるマスク層下
方の欠陥を生じることなくバーズ・ビークの形成を減じ
る方法を提供することにある。
本発明の他の目的は、酸化工程においてＲＯＸ分離の形
成に用いるマスクが単結晶の上に二酸化シリコン、多結
晶シリコン及び窒化シリコンをこの順に積層した構造体
である、ＲＯＸ分離を形成するための、バーズ・ビーク
の生成を実質的に減じ、マスク層下方の欠陥生成を増加
させない方法を提供することにある。
［発明の概要コ 単結晶シリコン本体の上に順に二酸化シリコン、多結晶
シリコン及び窒化シリコンの積層構造体を形成する。単
結晶シリコン本体内に酸化物の分離パターンを形成すべ
き領域において上記構造体内に開孔を形成するパターン
を描く。もしも半ＲＯＸ分離を形成させたいならば、そ
の間孔内における単結晶本体のエツチングは実施しない
。もしも全ＲＯＸ分離を形成したいならば、ＲＯＸ分離
と単結晶との上部表面をほぼ同じ平面にするために、所
定の深さまで単結晶シリコンをエツチングする次にシリ
コン本体を、所望の酸化物分離パターンが本体内の所望
の深さに達するまで酸化する。
積層構造体は厚さ約２ないし１０ナノメータの二酸化シ
リコン、約５ないし５００ナノメータの多結晶シリコン
及び約１０ないし５００ナノメータの窒化シリコンから
なるのが好ましい。二酸化シリコン層は約７００℃ない
し９００℃の温度のドライ酸素雰囲気において形成する
のが好ましい。
多結晶シリコン及び窒化シリコンは低圧ＣＶＤによって
形成するのが好ましい。望ましい酸化物分離パターンは
厚さ約３００ないし３０００ナノメータである。
［実施例］ 第１図ないし第３図に本発明の方法に従ってＮＰＮバイ
ポーラ・トランジスタをうるための製造工程を示す。第
１図は非常に高密度のバイポーラＩＣを形成するために
用いるシリコン本体の拡大部を示す。単結晶シリコンの
Ｐ−型基板１０はその内部に形成したサブコレクタＮ＋
拡散部１２及びＰ十分離拡散部１４を有する。エピタキ
シャルＮ層２０を基板１０上に成長させる。これらのプ
ロセスは、例えばＮＰＮバイポーラ・トランジスタの製
造における標準的プロセスである。基板は典型例として
１ないし２０Ω−ｃｍのオーダーの抵抗をもつ＜ｉｏｏ
＞の結晶方位のシリコン・ウェハである。サブコレクタ
９敗部は典型例として表面濃度約１０２１原子／　ｃｒ
ｌのヒ素を用いて形成する。Ｐ拡散部はたとえば１０２
０原子／　ｃＩＩＩのオーダーの表面濃度のホウ素を用
いて形成する。層２０を形成するエピタキシャル成長プ
ロセスは約１０００℃ないし１２００℃の温度でＳｉＣ
ｆｌ　４　／Ｈ２もしくは５ｉｌ１４ガスを用いる通常
の技法によって行なわれてよい。エピタキシャル成長の
間、Ｎ十層におけるドーパントはエピタキシャル層内へ
移動する。高密度ＩＣをうるためのエピタキシャル層の
厚さは３マイクロメータ以下のオーダーである。
次の一連の工程によって、埋設誘電分離のパターンを形
成する酸化処理のためのマスク・パターンを形成する。
単結晶シリコン本体１０．２０上に順に二酸化シリコン
２２、多結晶シリコン２４及び窒化シリコン２６を積層
することによってマスク構造体を形成する。二酸化シリ
コン層２２は厚さ約２ないし１０ナノメータ（３ないし
５ナノメータが好ましい）の二酸化シリコン層であるの
が好ましい。この二酸化シリコン層２２は例えばドライ
酸素雰囲気において、約７００℃ないし９００℃の温度
で成長させる。この酸化に適した温度は８００℃である
。多結晶シリコン層は約５ないし５００ナノメータ（約
３０ないし１００ナノメータが好ましい）の厚さが有効
である。多結晶シリコンは６５０℃でのＣＶＤもしくは
低圧ＣｖＤによって付着する。この付着のための反応物
質はＣＶＤにおいては水素もしくは窒素の様なキャリヤ
・ガスにおけるシランであり、低圧ＣＶＤにおいてはシ
ランのみである。代替として、７５０℃のジクロルシラ
ンもしくは１０００℃のシラン・テトラクロリドの様な
より高温の塩化シランを用いつる。幾種かのシラン（Ｓ
ｉＨ４）プロセスの１つを用いるのが好ましい。
窒化シリコン［２６の典型的な厚さは約１０ないし５０
０ナノメータであって、約３０ないし１００ナノメータ
が好ましい。これは例えば約７００℃ないし１２００℃
の温度範囲においでＣＶＤもしくは低圧ＣＶＤによって
付着する。この付着のための反応物質はＣＶＤにおいて
は水素もしくは窒素の様なキャリヤ・ガスにおけるシリ
コン・テトラクロリド及びアンモニアであり、低圧Ｃｖ
Ｄにおいては窒素の様なキャリヤ・ガスを用いあるいは
用いない状態でのジクロルシラン及びアンモニアである
。代替として、いずれの反応においても用いられるシリ
コン含有種の代りに、付着温度を適当に調節してＳｉＨ
４，５ｉＣｆｉＨ３、５１ＣＱ　２Ｈ２，５ｉＣＱ３Ｈ
もしくは５ｉＣＱ４を用いることができる。
次にＲＯＸ分離の形成のためのマスク・パターンを作る
ために層２２．２４及び２６にパターンを描く事が必要
である。このパターン形成は通常のリングラフィ及びエ
ツチング技法を用いて行なう。積層構造体の最上の窒素
シリコン層の上にレジスト層２８を付着する６通常のり
ソグラブイ技法を用いてレジストを露光し、レジスト中
に所望パターンの開孔ができる様に現像する。まず窒化
シリコン層をエツチングし、次に多結晶層２４を、最後
に二酸化シリコン層２２を単結晶シリコン。
エピタキシャル層２０までエツチングするためにレジス
ト・マスクを用いる。化学エツチング、プラズマ・エツ
チングもしくは反応性イオン・エツチング等を含むこの
エツチング工程のために種々のエツチング材料及びプロ
セスを用いることができる。しかしながら、ＣＦ４の様
な弗化ガスにおける反応性イオン・エツチングを用いる
のが好ましい。装置は４０ナノメータの室内圧力、０．
２５ワツト／Ｃ♂のカソードにおける電力密度で動作さ
せる事が好ましい。
第１図ないし第３図の第１の実施例においては、半ＲＯ
Ｘ分離構造体を形成するため、単結晶シリコン層２０は
このプロセスでは実質的にはエツチングしない。
このエツチング工程の結果を第１図に示す。次に、硫酸
／硝酸の様な適当なレジスト剥離溶液もしくはプラズマ
反応室内での酸素アッシングを用いて表面からレジスト
層２８を除去する。このできた構造体を、例えば蒸気の
雰囲気を用いて傾斜炉内で約１０００℃まで本体を加熱
することによって酸化処理する。結果物を第２図に示す
。半ＲＯＸ　パターン３０が形成されている。この二酸
化シリコンのパターン３ｏはこの半ＲＯＸ分離構造体に
おいては単結晶シリコン・エピタキシャル層２０の上部
表面より上まで伸びている事に注目されたい。３２にお
けるバーズ・ピーク構造は、従来技術のマスク構造体が
用いられる場合よりも更にずっと制限されている。バー
ズ・ピークはマスク窒化シリコン層及び単結晶シリコン
の間の二酸化シリコン層を介して生じる横方向酸化の結
果である。本発明の方法においては、酸化シリコンの層
厚を減じ、応力緩衝のために多結晶シリコン層を加える
ことによって酸素の横方向拡散を制限する。ＲＯＸ分離
の厚さは３００ないし３０００ナノメータが典型例であ
る。
次に、例えば熱いリン酸浸漬エツチング溶液を用いて窒
化シリコン層２６を除去する。次に化学エツチング、プ
ラズマ・エツチングあるいは反応性イオン・エツチング
技法を用いて多結晶シリコン層２４を除去しうるが第３
図に示す様にそれを二酸化シリコン層３４を形成するよ
うに熱酸化処理することも可能である。代替案として、
多結晶シリコンをエツチングでもって部分的に除去し、
次に層３４よりも幾分薄い層を形成すべく残りの多結晶
シリコンの熱酸化を行なってもよい。続いて、誘電分離
３０のパターンによって包囲した単結晶シリコン・エピ
タキシャル層２ｏ内に通常の技法でもってバイボーラエ
Ｃを作る工程が行なわれる。
第２の実施例を第４図ないし第６図に関して示す。この
場合は、全ＲＯＸ分離構造体を作る。単結晶シリコン［
２０までのマスクパターンのエツチングについては第１
実施例と同じ工程を行なう。
この例において、単結晶層２０内に溝部をエツチングす
ることが必要である。溝部４ｏの深さは、成長させるべ
き所望の二酸化シリコン分離の厚さ及び隣接するシリコ
ン構造体との所望の平坦性によって決定する。１マイク
ロメータの二酸化シリコン分離が隣接するシリコン層と
共面状態を呈するには、単結晶シリコンにおける溝部の
エツチング深さは５５０ナノメータである。二酸化シリ
コン分離の体積膨張は典型例として二酸化シリコンの全
体の５５％である。残りの４５％は酸化によって消費し
た単結晶シリコンの量である。溝部を形成するために化
学エツチング、プラズマ・エツチングもしくは反応性イ
オン・エツチング技法を用いて単結晶シリコンをエツチ
ングすることができる。好ましい方法は、窒化シリコン
層２６、多結晶シリコン層２４及び二酸化シリコン層２
２のエツチングに用いる四弗化炭素ＣＦ４の様な弗化ガ
ス内で反応性イオン・エツチングを継続させることであ
る。
典型例として溝部４０はＰ十領域１４まで完全に達して
いない。これは、次の酸化プロセスにおいてＰ十領域１
４に達するまで二酸化シリコン誘電領域を形成する際に
溝部の底部においてシリコンが消費されるからである。
第１図ないし第３図のプロセスに関連して述べた酸化プ
ロセスによってこの全ＲＯＸ分離の実施例の第５図に示
す構造体をうる。誘電分離領域４２は分離構造体を完成
すべくＰ十領域１４まで伸びている。
第５図において、バーズ・ヘッド（鳥の頭状部）及びバ
ーズ・ピークを呈する構造体を容易に見出す事ができる
。バーズ・ヘッドの高さを４４で示し、バーズ・ピーク
の長さを４６で示す。バーズ・ヘッドはシリコンの酸化
の間に生じる体積膨張の結果である。この体積膨張はシ
リコン内への成長中の酸化物界面の移動と全く反対であ
る。底部からの体積膨張は上方向であり、側部からの体
積膨張は横方向である。両者の体積膨張は酸化の端部に
おいては同じ空間内へと進み、酸化物分離領域の周辺に
おいて酸化物の盛り上がりを生じる。
ピークの長さ４６はこの構造体においては従来技術の構
造体の場合よりも相当短く、多結晶シリコンの下のエピ
タキシャル層２０に問題となる欠陥を生じないことに注
目されたい。
［例１コ 上記のプロセスを用いて８個のＰ−基板にＲＯＸ分離構
造体を形成した。そのうち４個の基板は１１００ｎの窒
化シリコン、１１００ｎの多結晶シリコン及び１０ｎｍ
の二酸化シリコンの積層マスクを用いた。残りの４個の
基板は１１００ｎの窒化シリコン及び１１００ｎの多結
晶シリコン（下層の二酸化シリコン層は用いず）のマス
ク積層体を用いた。
ＲＯＸ分離は、厚さ１．０μｍに形成し、単結晶シリコ
ンと同平面であった。窒化シリコン層の除去後、化学エ
ツチング及び熱酸化の組合せを用いて多結晶シリコン層
を除去した。これら８個のウェハについて、緩衝弗化水
素液にて二酸化シリコン層を全て除去し、酢酸−硝酸−
弗化水素酸−三酸化クロム−硝酸カリウムの水溶液から
なる欠陥描画エツチング液で処理することによって欠陥
密度のテストを行なった。３層全部を有するマスク層を
用いた４個のウェハの場合、ｌＸｌ０−５欠陥／ｍｉ１
２（ｍｉｎ”は６４５μ２以下同じ）のオーダーの低い
欠陥密度であったが、多結晶シリコンと単結晶のシリコ
ンの間に薄い二酸化シリコンを用いない４個のウェハの
場合、単結晶シリコン領域に平均２欠陥／ｍ１１２の高
欠陥密度であった。これは全く不満足な値といわねばな
らない。
［例２］ ＲＯＸ分離−金属半導体ダイオード・テスト構造体を、
窒化シリコン／多結晶シリコン／二酸化シリコン・マス
ク構造体の考察のために使用した。
この簡単な２レベル・テスト構造体は１００＋ｎｉｌ”
のデバイス面積を有するダイオードを画成するＲＯＸ分
離を有した。＜１００＞結晶方位及び１０−２０Ω／　
ｃｍのＰ−材の単結晶シリコン・ウェハ上に３ないし６
ナノメータの二酸化シリコン、５０ないし１５０ナノメ
ータの多結晶シリコン及び５０ないし１５０ナノメータ
の窒化シリコンを付着した。ダイオードのパターンが形
成され、四弗化炭素の反応性イオン・エツチングによっ
てシリコンに凹部を設けた。蒸気＋０２の雰囲気を用い
る傾斜酸化炉において１０００℃で１ミクロンの厚さの
全ＲＯＸ分離フィルムを成長させた。二酸化シリコン層
をドライ０２雰囲気にして８００℃で形成し、６５０℃
において反応物質としてシランを用いて低圧化学蒸着（
ＬＰＧＶＤ）多結晶シリコン層を形成し、９００　’Ｃ
において反応物質としテ５ｉｌｌＣＱ　２　及びＮ１（
３を用いてＬＰＧｖＤによッテ窒化シリコンを付着した
。
次に熱い一リン酸を用いて窒化シリコン層を除去した。
多結晶シリコン層を完全に酸化するために１６０ナノメ
ータの熱酸化が行なわれた。　８０ＫｅＶで８Ｘ１０”
ｃｍ−２のヒ素イオンを注入することによって及び１０
００℃、１２０分間の窒素アニールを行なう事によって
、０．５ミクロンの接合深さのＮ領域ができた。ダイオ
ードのための接点を画成するためにアルミニウムの蒸着
及びサブ・エツチングを行なった。
バーズ・ピーク測定の結果を走査顕微鏡でとったマイク
ログラフによって得た。第５図に示す様に窒化シリコン
の端部からピークの先端までのピーク長さを測定した。
バーズ・ヘッド部の高さは第５図に示す様にヘッドの上
部からマスク−基板インターフェースまでを測定した。
第７図はいくつかの多結晶シリコン（Ｐ　ＯＬ　Ｙ　　
Ｓｉ）厚さについて、二酸化シリコン（Ｓｉ０２　）層
の厚さの関数としてピークの長さを示す。示されるデー
タは１００ナノメータの窒化シリコンを用いたウェハに
ついて得たものである。２００ナノメータの窒化シリコ
ンを用いたウェハの場合の結果は実質的に異ならないの
で、示さなかった。バーズ・ピーク長は３ないし５ナノ
メータの領域においては二酸化シリコンの厚さに相対的
に敏感でない事が分かる。
これらの測定値は窒化シリコン／多結晶シリコン／二酸
化シリコンのマスクが、マスクとして二酸化シリコンの
上に窒化シリコンを設けたものを用いる従来のプロセス
の場合と比べて相当ハース・ピークを減じることを示し
ている。５ナノメータもしくはこれ以下の二酸化シリコ
ン・フィルムを用いる場合、バーズ・ピークはおよそ０
．５マイクロメータ長である。比較のため、１００ナノ
メータの窒化シリコン／１６０ナノメータの二酸化シリ
コンからなるマスクを用いたウェハにおいては、１．４
マイクロメータ長もの長いバーズ・ピークが呈せられた
。このピーク寸法の縮小によって、分離領域の寸法を約
１．８マイクロメータ減じることが可能となり、よって
デバイス密度を相当改良することが可能となる。
第８図及び第９図に示す様にＲＯＸ分離逆バイアス・ダ
イオードのリーク測定の結果、３ないし１８ボルトの範
囲（３ボルトの間隔で測定）で低いレベルのリーク電流
が呈せられた。３０個の１００ｍ１１２の面積のダイオ
ードを各ウェハについてテストした。その結果を、各電
圧について特定の範囲のリーク電流（ＩＸＩＯ−’アン
ペアより小）におさまるテストしたタイオードの百分率
値に変換するためにコンピュータ・プログラムを用いた
。第８図及び第９図は窒化シリコン（Ｓｉ　３　Ｎａ）
／多結晶シリコン／二酸化シリコン（ＳｉＯ２）を用い
たもの及び窒化シリコン／二酸化シリコンのマスクを用
いた制御用ウェハについての上記の百分率値対電圧のプ
ロットを示す。第８図において、窒化シリコン／多結晶
シリコン／二酸化シリコンを用いるウェハは５０ナノメ
ータ（ｎｍ）の窒化シリコン、５０ナノメータの多結晶
シリコン並びに３．４及び５ナノメータの二酸化シリコ
ンを有するＲＯＸ分離マスクを有した。破線のグラフは
制御用ウェハ（ＲＯＸ分離マスクのために１００ナノメ
ータの窒化シリコン（Ｓｉ３Ｎａ）及び１６０ナノメー
タの二酸化シリコンを有する）の場合である。３ナノメ
ータの二酸化シリコンを用いるサンプルでは百分率値に
おける減少がみられるが多分これは薄い二酸化シリコン
が多結晶シリコン層のエピタキシャル再成長を完全には
阻止できないことによるものであろう。第９図は１００
ナノメータの窒化シリコン層を用いた同様の窒化シリコ
ン／多結晶シリコン／二酸化シリコンを用いたウェハに
ついての結果を示す。１００ｆ）：１．−タの厚さの窒
化シリコンを用いるウェハについて百分率値が低いのは
多分５０ナノメータの多結晶シリコン層が増大した窒化
シリコンの応力を緩衝しえないからであろう。結果とし
て示されることは制御用マスクを用いたウェハ及び５０
ナノメータの窒化シリコン１５０ナノメータの多結晶シ
リコン／４もしくは５ナノメータの二酸化シリコン・マ
スクを用いたウェハに見られるリークの量の差が少ない
かあるいは全くない事である。
本明細書において特定のバイポーラ・１−ランジスタに
ついて説明したが、その様な特定のタイプにとられれる
ことなく、例えば電界効果トランジスタについても本発
明を適当しうろことはいうまでもないことである。
【図面の簡単な説明】
第１図ないし第３図は本発明の第１実施例を示す図、第
４図ないし第６図は本発明の第２の実施例を示す図、第
７図はバーズ・ピークの長さ対二酸化シリコン層の厚さ
を示すグラフ図、第８図及び第９図はいくつかの電圧に
おいてｌＸｌ０−’アンペアより低いリークを呈するシ
リコン・ダイオードの数／ウェハの百分率を示すグラフ
である。 ＩＯ・・・・Ｐ−型基板、１２・・・・サブコレクタＮ
十拡散部、１４・・・・Ｐ十分離拡散部、２０・・・・
エピタキシャルＮ層、２２・・・・二酸化シリコン層、
２４・・・・多結晶シリコン層、２６・・・・窒化シリ
コン層、２８・・・・レジスト層、３ｏ・・・・半ＲＯ
Ｘパターン、３２・・・・バーズ・ピーク。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　　　岡　　１）　次　　生（外１名） ＦＩＧ、７ 電■ ＦＩＧ、８ ０ム 電迂 ＦＩＧ、　９

Claims (2)

    【特許請求の範囲】
  1. （１）　　下記工程を含む集積回路の製造方法。 （イ）　単結晶シリコン半導体本体上に二酸化シリコン
    、多結晶シリコン及び窒化シリコンをこの順に設けて積
    層体を形成する工程。 （ロ）　上記半導体本体の酸化物分離パターンを形成す
    べき領域に対応する位置において上記積層体に開孔パタ
    ーンを形成する工程。 （ハ）　酸化物分離パターンが上記半導体本体内の所定
    の深さに達するまで、上記開孔において上記半導体本体
    を酸化する工程。
  2. （２）二酸化シリコン層が２ないし１０ナノメータの厚
    さを有する特許請求の範囲第（１）項記載の集積回路の
    製造方法。
JP58137952A 1982-12-20 1983-07-29 集積回路の製造方法 Granted JPS59115538A (ja)

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