JPS5992547A - アイソレ−シヨン方法 - Google Patents
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- JPS5992547A JPS5992547A JP20196882A JP20196882A JPS5992547A JP S5992547 A JPS5992547 A JP S5992547A JP 20196882 A JP20196882 A JP 20196882A JP 20196882 A JP20196882 A JP 20196882A JP S5992547 A JPS5992547 A JP S5992547A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体領域を他の半導体領域から電気的に
分離するためのアイソレーション方法、より具体的には
選択的に酸化した部分を素子間分離領域とするアイソレ
ーション方法の改良技術に関する。
分離するためのアイソレーション方法、より具体的には
選択的に酸化した部分を素子間分離領域とするアイソレ
ーション方法の改良技術に関する。
半導体集積回路（以下ＩＣという）においては、一つの
チップ内に多数の素子を作り込み回路を構３− 成するため、各々の素子を電気的に絶縁分離することが
必要である。現在ＩＣの製造工程で一般的に行なわれて
いる素子間分離法はＬ ＯＣＯＳ （Ｌｏ−ｃａｌ ０
ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）と呼ばれる
ものでシリコン窒化膜の耐酸化作用が大きいことを利用
し、シリコン窒化膜を酸化のマスクとして選択酸化する
方法である。
チップ内に多数の素子を作り込み回路を構３− 成するため、各々の素子を電気的に絶縁分離することが
必要である。現在ＩＣの製造工程で一般的に行なわれて
いる素子間分離法はＬ ＯＣＯＳ （Ｌｏ−ｃａｌ ０
ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）と呼ばれる
ものでシリコン窒化膜の耐酸化作用が大きいことを利用
し、シリコン窒化膜を酸化のマスクとして選択酸化する
方法である。
この選択酸化による方法の場合、シリコン窒化膜を直接
シリコン基板に被着させ選択酸化を行なうと、膜の応力
のためにシリコン基板に欠陥が発生する。そのため、従
来一般に、パッド酸化膜と呼ばれている熱酸化膜をシリ
コン窒化膜とシリコン基板との間に挿入し応力を緩和す
る方法が採られている。
シリコン基板に被着させ選択酸化を行なうと、膜の応力
のためにシリコン基板に欠陥が発生する。そのため、従
来一般に、パッド酸化膜と呼ばれている熱酸化膜をシリ
コン窒化膜とシリコン基板との間に挿入し応力を緩和す
る方法が採られている。
ところが、パッド酸化膜を用いるがために、選択酸化に
よって酸化膜が素子領域にくい込むという現象、いわゆ
るバーズビークが発生し、素子領域の有効面積を減少さ
せるため、集積度向上の障害となっている。このバーズ
ビークの影響はパターンの微細化が進むにつれて大きく
なることばい４− うまでもない。たとえば、標準的なダイナミックＲＡ
Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
おいて、素子領域、素子分離領域の最小線幅（マスク設
計値）を２μｍとした場合、集積度はバーズビークの発
生が無い時で１．３Ｘ１０’セル／ｄであるのに対し、
０．５μｍのバーズビークが発生すると９ＸＩＯ’セル
／ｃＴＩまで低下する。
よって酸化膜が素子領域にくい込むという現象、いわゆ
るバーズビークが発生し、素子領域の有効面積を減少さ
せるため、集積度向上の障害となっている。このバーズ
ビークの影響はパターンの微細化が進むにつれて大きく
なることばい４− うまでもない。たとえば、標準的なダイナミックＲＡ
Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
おいて、素子領域、素子分離領域の最小線幅（マスク設
計値）を２μｍとした場合、集積度はバーズビークの発
生が無い時で１．３Ｘ１０’セル／ｄであるのに対し、
０．５μｍのバーズビークが発生すると９ＸＩＯ’セル
／ｃＴＩまで低下する。
そこで、ＬＯＣＯ８法でのバーズビークの発生を防止す
るため、いくつかの方法が提案されている。
るため、いくつかの方法が提案されている。
その一つは、Ｓ Ｅ ＣＯＭ （Ｓｅｌｆａｌｉｇｎｅ
ｄ ＥｄｇｅＣｏａｔｉｎｇ Ｍｅｔｈｏｄ、第４２回
応用物理学会予稿集、第５４１頁、１９８１年秋）であ
る。第１図にＳＥＣ０Ｍ工程の実施例を説明する。まず
、第１図（ａ）のようにシリコン半導体基板１を酸化し
第１パツドシリコン酸化膜２を形成した後、その上に第
１図（ｂ）のようにＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｕｒ Ｄｅｐｏｓｉｏｎ ；化学的気相成長法）で
第１のシリコン窒化膜３を被着する。ついで第１図（ｅ
）に示すように第１のシリコン窒化膜３と第１パツドシ
リコン酸化膜２、さらにはシリコン半導体基板１をホト
エツチングで素子分離領域用の溝４をパターニングする
。この時、エツチングはＲＩ Ｅ （Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉ−ｎｇ；反応性イオンエツチング
）法のようにエツチングの指向性の強い方法を用い、サ
イドエツチング量が少なく、ホトレジスト膜５と溝４と
の変換差を小さくする。溝４部分におけるシリコン半導
体基板１のエツチング深さは、シリコンが酸化すること
によってその厚さが約２．２倍になることから、フィー
ルド酸化膜厚の半分程度の値にすることが素子表面の平
坦化のために望ましい。
ｄ ＥｄｇｅＣｏａｔｉｎｇ Ｍｅｔｈｏｄ、第４２回
応用物理学会予稿集、第５４１頁、１９８１年秋）であ
る。第１図にＳＥＣ０Ｍ工程の実施例を説明する。まず
、第１図（ａ）のようにシリコン半導体基板１を酸化し
第１パツドシリコン酸化膜２を形成した後、その上に第
１図（ｂ）のようにＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｕｒ Ｄｅｐｏｓｉｏｎ ；化学的気相成長法）で
第１のシリコン窒化膜３を被着する。ついで第１図（ｅ
）に示すように第１のシリコン窒化膜３と第１パツドシ
リコン酸化膜２、さらにはシリコン半導体基板１をホト
エツチングで素子分離領域用の溝４をパターニングする
。この時、エツチングはＲＩ Ｅ （Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉ−ｎｇ；反応性イオンエツチング
）法のようにエツチングの指向性の強い方法を用い、サ
イドエツチング量が少なく、ホトレジスト膜５と溝４と
の変換差を小さくする。溝４部分におけるシリコン半導
体基板１のエツチング深さは、シリコンが酸化すること
によってその厚さが約２．２倍になることから、フィー
ルド酸化膜厚の半分程度の値にすることが素子表面の平
坦化のために望ましい。
次に、第１図（ｄ）に示すように、第２パツドシリコン
酸化膜６を形成し、第１図（ｅ）のようにＣＶＤ法で第
２のシリコン窒化膜７を被着した後、ＲＩＥ法によって
第２のシリコン窒化膜７をエツチングする。この時、Ｒ
ＩＥ法は指向性の強いエツチング法であるため溝４の側
壁の第２のシリコン窒化膜７はそのまま残り、かつ素子
領域８上の第１のシリコン窒化膜３も残る。したがって
、溝４の底だけがシリコン窒化膜がない構造となる。
酸化膜６を形成し、第１図（ｅ）のようにＣＶＤ法で第
２のシリコン窒化膜７を被着した後、ＲＩＥ法によって
第２のシリコン窒化膜７をエツチングする。この時、Ｒ
ＩＥ法は指向性の強いエツチング法であるため溝４の側
壁の第２のシリコン窒化膜７はそのまま残り、かつ素子
領域８上の第１のシリコン窒化膜３も残る。したがって
、溝４の底だけがシリコン窒化膜がない構造となる。
その後第１８図（ｇ）のように、シリコン窒化膜３およ
び７をマスクとして選択酸化することによって、フィー
ルド酸化膜９を生成する。そして、第１−図（ｈ）のよ
うに表面のシリコン窒化膜３および７の一部、並びにパ
ッドシリコン酸化膜２をエツチングすることにより、素
子領域８のシリコン面を露出させアイソレーションを完
了する。
び７をマスクとして選択酸化することによって、フィー
ルド酸化膜９を生成する。そして、第１−図（ｈ）のよ
うに表面のシリコン窒化膜３および７の一部、並びにパ
ッドシリコン酸化膜２をエツチングすることにより、素
子領域８のシリコン面を露出させアイソレーションを完
了する。
このようにＳＥＣ０Ｍ工程によれば、溝４の側壁部分を
も耐酸化性のシリコン窒化膜７によってマスクしている
ので、前述したバーズビーク防止の効果が得られる。し
かし、ＳＥＣ０Ｍにあっても、溝４の深さが通常０．５
μｍ程度と深いだけに、それを埋める酸化膜９の形成時
にかなりのストレスがかかることは否めない。しかも、
酸化膜９と側壁部分のシリコン窒化膜７とのぬれが必ず
しも良くないことなどから、両者の境界部分にへこみ１
．０が生じる問題がある。なお、フィールド酸化膜の生
成時の温度を１１００℃とすることによって、酸化膜に
発生する転位を防止することが可能であると報告されて
いるが、そうした場合。
も耐酸化性のシリコン窒化膜７によってマスクしている
ので、前述したバーズビーク防止の効果が得られる。し
かし、ＳＥＣ０Ｍにあっても、溝４の深さが通常０．５
μｍ程度と深いだけに、それを埋める酸化膜９の形成時
にかなりのストレスがかかることは否めない。しかも、
酸化膜９と側壁部分のシリコン窒化膜７とのぬれが必ず
しも良くないことなどから、両者の境界部分にへこみ１
．０が生じる問題がある。なお、フィールド酸化膜の生
成時の温度を１１００℃とすることによって、酸化膜に
発生する転位を防止することが可能であると報告されて
いるが、そうした場合。
７−
酸化温度を任意に選べないという別の問題が生じること
になる。
になる。
また、ＳＥＣ０Ｍと同様の別の報告例〔Ｊ、 Ｅｌｅ−
ｃｔｒｏｃｈｅｍ、 Ｓｏｃ、、１２７（１１）、２４
６８（１９８１））がある。その工程は第１図とほとん
ど同じであるが、第１図（ｃ）のシリコン半導体基板１
のエツチング時に第１パツドシリコン酸化膜２を用いて
アンダーカットし、第２図（ａ）に示すようにパッドシ
リコン酸化膜２をオーバハング構造にすることと、第１
図（ｄ）の第２パツドシリコン酸化膜６を生成しないこ
と以外は同じ工程を経て、第２図（ａ）の構造となる。
ｃｔｒｏｃｈｅｍ、 Ｓｏｃ、、１２７（１１）、２４
６８（１９８１））がある。その工程は第１図とほとん
ど同じであるが、第１図（ｃ）のシリコン半導体基板１
のエツチング時に第１パツドシリコン酸化膜２を用いて
アンダーカットし、第２図（ａ）に示すようにパッドシ
リコン酸化膜２をオーバハング構造にすることと、第１
図（ｄ）の第２パツドシリコン酸化膜６を生成しないこ
と以外は同じ工程を経て、第２図（ａ）の構造となる。
その後、フィールド酸化膜９を生成するが、その酸化膜
９は、第１パツドシリコン酸化膜２の膜厚によって形状
が異なることになってしまう。たとえば、第１パツドシ
リコン酸化膜２が３０ｎｍの場合、第２図（ｂ）のよう
になり、Ｏｎｍの場合には、第２図（ｃ）のようになる
。いずれの場合にも、第２のシリコン窒化膜７の裏側に
酸化膜が生成され、第１のシリコン窒化膜３を変形させ
る。
９は、第１パツドシリコン酸化膜２の膜厚によって形状
が異なることになってしまう。たとえば、第１パツドシ
リコン酸化膜２が３０ｎｍの場合、第２図（ｂ）のよう
になり、Ｏｎｍの場合には、第２図（ｃ）のようになる
。いずれの場合にも、第２のシリコン窒化膜７の裏側に
酸化膜が生成され、第１のシリコン窒化膜３を変形させ
る。
８−
そのため、フィールド酸化膜９が横方向に拡がり、ＬＯ
ＧＯ８のバーズビークと同様に集積度向上の妨げとなる
。また、第２図（ｂ）のようにパッドシリコン酸化膜２
があると、明らかにバーズビーク１−１の発生が認めら
れる。
ＧＯ８のバーズビークと同様に集積度向上の妨げとなる
。また、第２図（ｂ）のようにパッドシリコン酸化膜２
があると、明らかにバーズビーク１−１の発生が認めら
れる。
したがって、この発明の目的は、バーズビークの発生を
防止しうろことは勿論のこと、ＳＥＣ０Ｍおよびそれに
類似した方法における問題をも解消しうる改良技術を提
供することにある。
防止しうろことは勿論のこと、ＳＥＣ０Ｍおよびそれに
類似した方法における問題をも解消しうる改良技術を提
供することにある。
この発明の特徴点は次の二点にある。一つは、選択酸化
に際し、半導体基板の一面全体に多結晶シリコン膜ある
いはシリコン酸化膜のいずれか一方の薄い膜を堆積する
ようにしたこと、もう−っは、その薄い膜の堆積前に、
溝の底部部分にのみ選択的にシリコン、つまり単結晶シ
リコン、多結晶シリコンあるいは無定形シリコンを形成
するようにしたこと、である。
に際し、半導体基板の一面全体に多結晶シリコン膜ある
いはシリコン酸化膜のいずれか一方の薄い膜を堆積する
ようにしたこと、もう−っは、その薄い膜の堆積前に、
溝の底部部分にのみ選択的にシリコン、つまり単結晶シ
リコン、多結晶シリコンあるいは無定形シリコンを形成
するようにしたこと、である。
以下、この発明を第３図に示す実施例に沿って説明する
。その実施例は、この発明をＮチャネルＭＯ８ＴＣの製
造に適用した場合である。第３図（ａ）は第１図（ｅ）
における第２のシリコン窒化膜７を被着した状態を示し
たもので、そのところまではＳＥＣ０Ｍ工程と同じであ
る。その後、第３図（ｂ）に示すように、ＲＩＥ法で第
２のシリコン窒化膜７と第２パツドシリコン酸化膜６を
エツチングすることによって、溝４の側壁部を第２のシ
リコン窒化膜７で、素子領域８の上を第１のシリコン窒
化膜３でそれぞれ覆い、溝４の底面においてのみシリコ
ン半導体基板１が露出するようにする。そして、寄生チ
ャネル防止のために、第１のシリコン窒化膜３と第１パ
ツドシリコン酸化膜２をマスクにして矢印のようにボロ
ンイオンを打込み、高濃度領域１２を形成する。
。その実施例は、この発明をＮチャネルＭＯ８ＴＣの製
造に適用した場合である。第３図（ａ）は第１図（ｅ）
における第２のシリコン窒化膜７を被着した状態を示し
たもので、そのところまではＳＥＣ０Ｍ工程と同じであ
る。その後、第３図（ｂ）に示すように、ＲＩＥ法で第
２のシリコン窒化膜７と第２パツドシリコン酸化膜６を
エツチングすることによって、溝４の側壁部を第２のシ
リコン窒化膜７で、素子領域８の上を第１のシリコン窒
化膜３でそれぞれ覆い、溝４の底面においてのみシリコ
ン半導体基板１が露出するようにする。そして、寄生チ
ャネル防止のために、第１のシリコン窒化膜３と第１パ
ツドシリコン酸化膜２をマスクにして矢印のようにボロ
ンイオンを打込み、高濃度領域１２を形成する。
その後、第３図（ｃ）のように、全面に多結晶シリコン
膜１３を形成した後、第３図（ｄ）のようにフィールド
酸化膜９１を生成する。この時、多結晶シリコン膜１３
が酸化されると、シリコン半導体基板１の一面のうち、
シリコン窒化膜３および７で覆われている領域はそれ以
上酸化されず、溝４の底部のシリコン半導体面だけが酸
化されフィールド酸化膜９１が生成される。その後は従
来と同様で、第３図（、）に示すように第１のシリコン
窒化膜３」二の酸化膜９１および第１のシリコン窒化膜
３並びに第１パツドシリコン酸化膜２を除去し、素子領
域８のシリコン面を露出させアイソレーションを完了す
る。
膜１３を形成した後、第３図（ｄ）のようにフィールド
酸化膜９１を生成する。この時、多結晶シリコン膜１３
が酸化されると、シリコン半導体基板１の一面のうち、
シリコン窒化膜３および７で覆われている領域はそれ以
上酸化されず、溝４の底部のシリコン半導体面だけが酸
化されフィールド酸化膜９１が生成される。その後は従
来と同様で、第３図（、）に示すように第１のシリコン
窒化膜３」二の酸化膜９１および第１のシリコン窒化膜
３並びに第１パツドシリコン酸化膜２を除去し、素子領
域８のシリコン面を露出させアイソレーションを完了す
る。
この発明においても、フィールド酸化膜９１は側面をシ
リコン窒化膜７で覆われた溝４の底面のシリコン面を酸
化することによる体積膨張を利用してその溝４を埋める
ように形成されるが、それと同時に側面に形成した多結
晶シリコン膜１３も酸化されるため、溝４の底面から膨
張してきた酸化膜と溝４の側面から膨張してきた酸化膜
同志がくっつき合うこととなり、それら接触面での特性
が改善されるという利点がある。また、シリコン窒化膜
上に形成した多結晶シリコン膜１３が酸化されるため、
耐酸化マスクとしてのシリコン窒化膜とフィールド酸化
膜９１との密着性が改善される。その」二、シリコン窒
化膜７とフィールド酸化膜９１との境界面のへこみを多
結晶シリコン膜１１− １３の酸化膜によって埋めることができることから、素
子領域８のシリコン表面と分離領域の酸化膜９１の表面
とが同一平面上にある。すなわち、完全に平坦化された
構造を持つこととなり、ゲート電極形成、配線形成など
における断線を防止することができるという利点をも持
っている。
リコン窒化膜７で覆われた溝４の底面のシリコン面を酸
化することによる体積膨張を利用してその溝４を埋める
ように形成されるが、それと同時に側面に形成した多結
晶シリコン膜１３も酸化されるため、溝４の底面から膨
張してきた酸化膜と溝４の側面から膨張してきた酸化膜
同志がくっつき合うこととなり、それら接触面での特性
が改善されるという利点がある。また、シリコン窒化膜
上に形成した多結晶シリコン膜１３が酸化されるため、
耐酸化マスクとしてのシリコン窒化膜とフィールド酸化
膜９１との密着性が改善される。その」二、シリコン窒
化膜７とフィールド酸化膜９１との境界面のへこみを多
結晶シリコン膜１１− １３の酸化膜によって埋めることができることから、素
子領域８のシリコン表面と分離領域の酸化膜９１の表面
とが同一平面上にある。すなわち、完全に平坦化された
構造を持つこととなり、ゲート電極形成、配線形成など
における断線を防止することができるという利点をも持
っている。
次に、この発明の別の実施例を第４図を用いて説明する
。第４図（ａ）、（ｂ）は第３図（ａ）、（ｂ）と全く
同じ工程である。その後、第４図（ｃ）に示すようにシ
リコン半導体基板１が露出している溝４の底面のみに選
択的にシリコン膜１４を成長させる。シリコンを選択的
に成長させる方法としては、一般にいわれているＨＣＩ
ガスを添加した選択エピタキシャル法や選択ＣＶＤ法を
用いると良Ｖ）Ｉｌ その後、多結晶シリコン膜１３を全面に薄く形成して、
第３図（ｄ）、（ｅ）と同様フィールド酸化膜９１を生
成後、酸化膜９１の一部および第１のシリコン窒化膜３
、並びに第１パツドシリコン酸化膜２をエツチングして
素子領域８のシリコン面１２− を露出させアイソレーションを完了する。
。第４図（ａ）、（ｂ）は第３図（ａ）、（ｂ）と全く
同じ工程である。その後、第４図（ｃ）に示すようにシ
リコン半導体基板１が露出している溝４の底面のみに選
択的にシリコン膜１４を成長させる。シリコンを選択的
に成長させる方法としては、一般にいわれているＨＣＩ
ガスを添加した選択エピタキシャル法や選択ＣＶＤ法を
用いると良Ｖ）Ｉｌ その後、多結晶シリコン膜１３を全面に薄く形成して、
第３図（ｄ）、（ｅ）と同様フィールド酸化膜９１を生
成後、酸化膜９１の一部および第１のシリコン窒化膜３
、並びに第１パツドシリコン酸化膜２をエツチングして
素子領域８のシリコン面１２− を露出させアイソレーションを完了する。
このように、多結晶シリコン膜１３の堆積前に、溝４の
底部部分のみに選択的にシリコン膜１４を形成した場合
には、前記第３図のものにおける利点に加えて次のよう
な利点をも得ることができる。
底部部分のみに選択的にシリコン膜１４を形成した場合
には、前記第３図のものにおける利点に加えて次のよう
な利点をも得ることができる。
゛ すなわち、溝４の中に成長させたシリコン１４を酸
化させるため、シリコン半導体基板１に対するストレス
を小さくすることができ、その結果、基板１に発生する
欠陥を防ぐことができ、かつ酸化温度をある程度任意に
選ぶことができるという利点である。
化させるため、シリコン半導体基板１に対するストレス
を小さくすることができ、その結果、基板１に発生する
欠陥を防ぐことができ、かつ酸化温度をある程度任意に
選ぶことができるという利点である。
なお、第３図および第４図の実施例は、ＮチャネルＭＯ
３ＩＣについて述べたが、この発明はＰチャネルＭＯ８
ＩＣ１相補型ＭＯ３ＴＣ１さらにはバイポーラＩＣにも
適用可能であることはいうまでもない。また、多結晶シ
リコン膜１３に代えて、ＣＶＤ法によるシリコン酸化膜
を用いることもできる。
３ＩＣについて述べたが、この発明はＰチャネルＭＯ８
ＩＣ１相補型ＭＯ３ＴＣ１さらにはバイポーラＩＣにも
適用可能であることはいうまでもない。また、多結晶シ
リコン膜１３に代えて、ＣＶＤ法によるシリコン酸化膜
を用いることもできる。
第１図（ａ）〜（ｈ）は既に提案されている従来の素子
間分離法の改良法（ＳＥＣＯＭ）の製造工程を示す断面
図、 第２図（ａ）〜（ｃ）は別の改良法の断面図、（東）〜
（ｅｌ 第オ「ホキの発明の実施例によるＭＯＳＦＥＴす断面図
である。 １・・・シリコン半導体基板、２・・・第１パツドシリ
コン酸化膜（第１の薄い絶縁膜）、３・・・第１のシリ
コン窒化膜（第１の耐酸化膜）、４・・・溝、６・・・
第２のシリコン窒化膜（第２の耐酸化膜）、８・・・素
子領域、９，９１・・・フィールド酸化膜、１５− 第 ４ＩＯ 第 ３ 図 Δ ／Ｚ
間分離法の改良法（ＳＥＣＯＭ）の製造工程を示す断面
図、 第２図（ａ）〜（ｃ）は別の改良法の断面図、（東）〜
（ｅｌ 第オ「ホキの発明の実施例によるＭＯＳＦＥＴす断面図
である。 １・・・シリコン半導体基板、２・・・第１パツドシリ
コン酸化膜（第１の薄い絶縁膜）、３・・・第１のシリ
コン窒化膜（第１の耐酸化膜）、４・・・溝、６・・・
第２のシリコン窒化膜（第２の耐酸化膜）、８・・・素
子領域、９，９１・・・フィールド酸化膜、１５− 第 ４ＩＯ 第 ３ 図 Δ ／Ｚ
Claims (1)
- 【特許請求の範囲】 １−０半導体基板の一生面の、選択的に酸化した部分を
素子間分離領域とするアイソレーション方法であって、
次の（Ａ）〜（Ｅ）の各工程からなることを特徴とする
アイソレージ目ン方法。 （Ａ）半導体基板の一生面に、第１の薄い絶縁膜および
その上に第１の耐酸化膜を形成した後、これら膜に所定
のパターニングを行ない上記半導体基板までエツチング
することによって、上記半導体基板の一生面に溝を形成
する工程。 （Ｂ）上記溝内の半導体基板表面に第２の薄い絶縁膜を
形成した後、その溝を含む半導体基板の一生面全体に第
２の耐酸化膜を形成し、ついで指向性の強いエツチング
法を用いて溝底面のみの耐酸化膜とその下の絶縁膜を除
去することによって、その部分の半導体面を露出させる
とともに、上記溝側面に第２の耐酸化膜を、上記半導体
基板の一生面に第１の耐酸化膜をそれぞれ部分的に残す
工程。 （Ｃ）上記第１および第２の耐酸化膜を含む上記半導体
基板の一生面に、多結晶シリコンあるいはシリコン酸化
膜のいずれか一方を全面に薄く堆積する工程。 （Ｄ）上記第１および第２の耐酸化膜をマスクとして、
上記（Ｃ）工程において堆積した膜および／またはその
下の上記半導体基板の半導体面を選択的に酸化すること
によって、溝部分を酸化膜によって埋める工程。 （Ｅ）上記半導体基板−主面の第１の耐酸化膜と上記第
１の薄い絶縁膜を除去することによって、半導体紙板の
一生面を平坦にする工程。 ２、半導体基板の一生面上、選択的に酸化した部分を素
子間分離領域とするアイソレーション方法であって、次
の（Ａ）〜（Ｆ）の各工程からなることを特徴とするア
イソレーション方法。 （Ａ）半導体基板の一生面に、第１の薄い絶縁膜および
その上に第１の耐酸化膜を形成した後、これら膜に所定
のパターニングを行ない上記半導体基板までエツチング
することによって、上記半導体基板の一生面に急峻な立
上がりを持った溝を形成する工程。 （Ｂ）上記溝内の半導体基板表面に第２の薄い絶縁膜を
形成した後、その溝を含む半導体基板の一生面全体に第
２の耐酸化膜を形成し、ついで指向性の強いエツチング
法を用いて溝底面のみの耐酸化膜とその下の絶縁膜を除
去することによって、その部分の半導体面を露出させる
一方、上記溝側面に第２の耐酸化膜を、上記半導体基板
の一生面に第１の耐酸化膜をそれぞれ部分的に残す工程
。 （Ｃ）上記部分的に残った第１および第２の耐酸化膜を
含む半導体基板の一生面に、多結晶シリコンあるいはシ
リコン酸化膜のいずれか一方を全面に薄く堆積する工程
。 （Ｄ）上記部分的に残った第１および第２の耐酸化膜を
マスクとして、上記（Ｃ）工程において堆積した膜およ
び／またはその下の上記半導体基板の半導体面を選択的
に酸化することによって、溝部分を酸化膜によって埋め
る工程。 （Ｅ）上記半導体基板−主面の第１の耐酸化膜と上記第
１の薄い絶縁膜を除去することによって、半導体基板の
一生面を平坦にする工程。 ＣＦ）上記（Ｂ）工程と（Ｃ）工程との間において、半
導体面が露出した溝底部にのみシリコンを選択的に成長
させる工程。 ３、上記（Ｆ）工程におけるシリコンの成長は、選択的
エピタキシャル法によることを特徴とする特許請求の範
囲第２項記載のアイソレーション方法。 ４、上記（Ｆ）工程におけるシリコンの成長は、ＣＶＤ
法によることを特徴とする特許請求の範囲第２項記載の
アイソレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20196882A JPS5992547A (ja) | 1982-11-19 | 1982-11-19 | アイソレ−シヨン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20196882A JPS5992547A (ja) | 1982-11-19 | 1982-11-19 | アイソレ−シヨン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992547A true JPS5992547A (ja) | 1984-05-28 |
Family
ID=16449745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20196882A Pending JPS5992547A (ja) | 1982-11-19 | 1982-11-19 | アイソレ−シヨン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992547A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682408A (en) * | 1985-04-01 | 1987-07-28 | Matsushita Electronics Corporation | Method for making field oxide region with self-aligned channel stop implantation |
| US4859615A (en) * | 1985-09-19 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell capacitor and method for making the same |
| US4921815A (en) * | 1984-07-04 | 1990-05-01 | Hitachi, Ltd. | Method of producing a semiconductor memory device having trench capacitors |
| US5512509A (en) * | 1993-11-23 | 1996-04-30 | Hyundai Electronics Industries Co., Ltd. | Method for forming an isolation layer in a semiconductor device |
| US5612248A (en) * | 1995-10-11 | 1997-03-18 | Micron Technology, Inc. | Method for forming field oxide or other insulators during the formation of a semiconductor device |
-
1982
- 1982-11-19 JP JP20196882A patent/JPS5992547A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4921815A (en) * | 1984-07-04 | 1990-05-01 | Hitachi, Ltd. | Method of producing a semiconductor memory device having trench capacitors |
| US4682408A (en) * | 1985-04-01 | 1987-07-28 | Matsushita Electronics Corporation | Method for making field oxide region with self-aligned channel stop implantation |
| US4859615A (en) * | 1985-09-19 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell capacitor and method for making the same |
| US5512509A (en) * | 1993-11-23 | 1996-04-30 | Hyundai Electronics Industries Co., Ltd. | Method for forming an isolation layer in a semiconductor device |
| US5612248A (en) * | 1995-10-11 | 1997-03-18 | Micron Technology, Inc. | Method for forming field oxide or other insulators during the formation of a semiconductor device |
| US5963820A (en) * | 1995-10-11 | 1999-10-05 | Micron Technology, Inc. | Method for forming field oxide or other insulators during the formation of a semiconductor device |
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