JPS5994843A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5994843A JPS5994843A JP20567582A JP20567582A JPS5994843A JP S5994843 A JPS5994843 A JP S5994843A JP 20567582 A JP20567582 A JP 20567582A JP 20567582 A JP20567582 A JP 20567582A JP S5994843 A JPS5994843 A JP S5994843A
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- silicon
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に素子分離領
域の形成方法に係る。
域の形成方法に係る。
半導体装置の製造工程において素子分離領域の形成は重
要な工程であり、例えば半導体基板上にバッファ酸化膜
パターン及びシリコン窒化膜パターンを形成し、このシ
リコン窒化膜ノぐターンを耐暖化性マスクとして熱酸化
を行なって分離酸化膜を形成する、いわゆる選択酸化法
が知られている。
要な工程であり、例えば半導体基板上にバッファ酸化膜
パターン及びシリコン窒化膜パターンを形成し、このシ
リコン窒化膜ノぐターンを耐暖化性マスクとして熱酸化
を行なって分離酸化膜を形成する、いわゆる選択酸化法
が知られている。
しかし、上述した方法では分離酸化膜がシリコン窒化膜
パターンの下の領域にまで拡がるため、パターン変換差
が大きく、緻細化が困難であるという欠点がある。
パターンの下の領域にまで拡がるため、パターン変換差
が大きく、緻細化が困難であるという欠点がある。
そこで、上記欠点を解消するために第１図（ａ）〜（ｄ
）に示すような方法が知られている。
）に示すような方法が知られている。
まず、シリコン基板１上にバッファ酸化膜を成長させ、
第１のシリコン菫化膜を堆積した後、これらを順次ツク
ターニングしてバッファ酸「ヒ膜パターン２及びシリコ
ン窒化膜パターン３を形成する（第１図（ａ）図示）。
第１のシリコン菫化膜を堆積した後、これらを順次ツク
ターニングしてバッファ酸「ヒ膜パターン２及びシリコ
ン窒化膜パターン３を形成する（第１図（ａ）図示）。
次に、全面に第２のシリコン窒化膜４を堆積する（同図
（ｂ）図示）。つづいて、反応性イオンエツチングによ
り前記第２のシリコン窒（ヒ膜４をエツチングし、前記
バッファ酸化１摸・ヤターン２及びシリコン窒化膜パタ
ーン３の側面にのみ残存シリコン窒化膜４゛を形成する
（同図（Ｃ）図示）。
（ｂ）図示）。つづいて、反応性イオンエツチングによ
り前記第２のシリコン窒（ヒ膜４をエツチングし、前記
バッファ酸化１摸・ヤターン２及びシリコン窒化膜パタ
ーン３の側面にのみ残存シリコン窒化膜４゛を形成する
（同図（Ｃ）図示）。
つづいて、前記シリコン窒化膜パターン３及び残存シリ
コン窒化膜４１を耐酸ｒヒ性マスクとして選択酸１ヒを
行ない分離酸化膜５を形成する（同図（ｄ）図示）。
コン窒化膜４１を耐酸ｒヒ性マスクとして選択酸１ヒを
行ない分離酸化膜５を形成する（同図（ｄ）図示）。
上記方法によれば、残存シリコン窒化膜４°の存在によ
り分離酸化膜５の横方向の拡がりが抑制されるので、歌
細な分離酸化膜５を形成できるという侵れた特長を有す
る。
り分離酸化膜５の横方向の拡がりが抑制されるので、歌
細な分離酸化膜５を形成できるという侵れた特長を有す
る。
しかし、第１図ｔｄ）に示すように形成された分離酸化
膜５はその端部がほぼ垂直に立ち上がっているので、後
の工程で形成される配線等が切断されやすいという欠点
がある。
膜５はその端部がほぼ垂直に立ち上がっているので、後
の工程で形成される配線等が切断されやすいという欠点
がある。
本発明は上記事情に鑑みてなされたものであり、分離酸
１ヒ膜の横方向の拡がりを補償し、パターン変換差をな
くするとともに分離酸化膜の端部をなだらかな形状にし
て配線等の切断を防止し得る半導体装置の製造方法を提
供しようとするものである。
１ヒ膜の横方向の拡がりを補償し、パターン変換差をな
くするとともに分離酸化膜の端部をなだらかな形状にし
て配線等の切断を防止し得る半導体装置の製造方法を提
供しようとするものである。
本発明の半導体装置の製造方法は、まず、−導電型の半
導体基板表面に酸化膜を形成し、該酸化膜上（二窒化膜
な堆積し、更に該窒１ヒ膜上に第１の被膜（例えば多結
晶シリコン膜）を被着した後、異方性エツチングにより
該第１の被膜の端部が垂直となるようにノ臂ターニング
する。
導体基板表面に酸化膜を形成し、該酸化膜上（二窒化膜
な堆積し、更に該窒１ヒ膜上に第１の被膜（例えば多結
晶シリコン膜）を被着した後、異方性エツチングにより
該第１の被膜の端部が垂直となるようにノ臂ターニング
する。
次に、全面に第２の被膜（例えば多結晶シリコン膜）を
被着した後、異方性エツチングにより前記第１の被膜パ
ターンの側面にのみ第２の被膜を残存させ、更に露出し
た前記窒１ヒｊ漠を除去する。つづいて前記第１の被膜
パターン及び残存した第２の被膜を除去した後、残存し
た窒化膜を耐酸化性マスクとして選択酸化を行ない、分
離酸化膜を形成し、最後に残存した窒１ヒ膜を除去する
ものである。
被着した後、異方性エツチングにより前記第１の被膜パ
ターンの側面にのみ第２の被膜を残存させ、更に露出し
た前記窒１ヒｊ漠を除去する。つづいて前記第１の被膜
パターン及び残存した第２の被膜を除去した後、残存し
た窒化膜を耐酸化性マスクとして選択酸化を行ない、分
離酸化膜を形成し、最後に残存した窒１ヒ膜を除去する
ものである。
本発明方法によれば、形成される分離酸化膜の横方向の
拡がりを第１の被ＩＭノやターンの側面に残存させた第
２の被膜の幅によって補償することができるのでｉ＋タ
ーン変換差をなくシ、分＋ｑｙ ｅ化膜の幅を現状の写
真蝕刻法の限界まで畝細化することができる。また、分
離酸化膜の端部の形状をなだらかにすることができるの
で、後の工程で形成される配線等の切断を防止すること
ができる。
拡がりを第１の被ＩＭノやターンの側面に残存させた第
２の被膜の幅によって補償することができるのでｉ＋タ
ーン変換差をなくシ、分＋ｑｙ ｅ化膜の幅を現状の写
真蝕刻法の限界まで畝細化することができる。また、分
離酸化膜の端部の形状をなだらかにすることができるの
で、後の工程で形成される配線等の切断を防止すること
ができる。
〔発明の実施例」
以下、本発明の実施例を第２図（ａ）〜（ｉ）を参照し
て説明する。
て説明する。
まず、シリコン基板１１を熱酸化して厚さ９００Ａの熱
酸化膜１２を成長させ、その上にＣＶＤ法により厚さ５
００Ａの多結晶シリコンｊ四１３、厚さ２５０ＯＡのシ
リコン窒化膜１４、厚さ４０００Ａの第１の多結晶シリ
コン膜（第１の被１漠）１５を順次堆積した（第２図（
ａ）図示）。
酸化膜１２を成長させ、その上にＣＶＤ法により厚さ５
００Ａの多結晶シリコンｊ四１３、厚さ２５０ＯＡのシ
リコン窒化膜１４、厚さ４０００Ａの第１の多結晶シリ
コン膜（第１の被１漠）１５を順次堆積した（第２図（
ａ）図示）。
次に、該第１の多結晶シリコン１摸１５上に図示しない
ホトレジストパターンを形成した後、Ｃ，４２−１−Ｈ
２ガスを用いた反応性イオンエツチングにより前記第１
の多結晶シリコン膜１５をその端部が垂直になるように
パターニングして多結晶シリコン・母ターン１５１を形
成した。これら多結晶シリコンパターン１５１・・・間
の間隔は現状の技術レベルでは最小で１．５μ雇１呈度
である（同図ｔｂ１図示）。
ホトレジストパターンを形成した後、Ｃ，４２−１−Ｈ
２ガスを用いた反応性イオンエツチングにより前記第１
の多結晶シリコン膜１５をその端部が垂直になるように
パターニングして多結晶シリコン・母ターン１５１を形
成した。これら多結晶シリコンパターン１５１・・・間
の間隔は現状の技術レベルでは最小で１．５μ雇１呈度
である（同図ｔｂ１図示）。
次に、全面に厚さ０．５μｍの第２の多結晶シリコン膜
（第２の被膜）１６を堆積した（同図（Ｃ）図示）。つ
づいて、全面をＣＡ、＋Ｈ，ガスを用いた反応性イオン
エツチングの雰囲気に曝した（同図（ｄ）図示）。この
工程により前記多結晶シリコンパターン１５’の側面に
のみ残存％結晶シリコン膜１６’を形成した。この残存
多結晶シリコン膜１６’の幅は前記第２の多結晶シリコ
ン膜１６の膜厚と略同−の０．５μ乳程度となり、残存
多結晶シリコン膜１６１間の間隔は１μ乳程度挟まり０
．５μ乳程度となる（同図（ｅ）図示）。
（第２の被膜）１６を堆積した（同図（Ｃ）図示）。つ
づいて、全面をＣＡ、＋Ｈ，ガスを用いた反応性イオン
エツチングの雰囲気に曝した（同図（ｄ）図示）。この
工程により前記多結晶シリコンパターン１５’の側面に
のみ残存％結晶シリコン膜１６’を形成した。この残存
多結晶シリコン膜１６’の幅は前記第２の多結晶シリコ
ン膜１６の膜厚と略同−の０．５μ乳程度となり、残存
多結晶シリコン膜１６１間の間隔は１μ乳程度挟まり０
．５μ乳程度となる（同図（ｅ）図示）。
次いで、前記多結晶シリコンノ４ターン１５゛伎び残存
多結晶シリコン膜１６’をマスクとしてＣＦ４＋Ｈ，ガ
スを用いた反応性イオンエツチング（ＲＩＰ）により露
出した前記シリコン窒化膜１４をエツチングしてシリコ
ン窒化ｎｔｐターン１４１を形成した。これらシリコン
窒化膜パターン１４’・・・間の間隔はｏ、５．μ那程
朋となる。この際シリコン蟹化膜１４下の多結晶シリコ
ン層１３は基板１１を保護する役目をする。すなわち、
この多結晶シリコン膜１３が存在すれば、その下の熱酸
化膜１２が反応性イオンエツチングによりエツチングさ
れないため、その損傷が基板１１に及ばない（同図（ｆ
）図示）。
多結晶シリコン膜１６’をマスクとしてＣＦ４＋Ｈ，ガ
スを用いた反応性イオンエツチング（ＲＩＰ）により露
出した前記シリコン窒化膜１４をエツチングしてシリコ
ン窒化ｎｔｐターン１４１を形成した。これらシリコン
窒化膜パターン１４’・・・間の間隔はｏ、５．μ那程
朋となる。この際シリコン蟹化膜１４下の多結晶シリコ
ン層１３は基板１１を保護する役目をする。すなわち、
この多結晶シリコン膜１３が存在すれば、その下の熱酸
化膜１２が反応性イオンエツチングによりエツチングさ
れないため、その損傷が基板１１に及ばない（同図（ｆ
）図示）。
次いで、全面なＣ，７，＋Ｈ，ガスを用いた反応性イオ
ンエツチングの雰囲気に曝し、前記多結晶シリコンノセ
ター７１ ｓ’、残存多結晶シリコン膜１７’及び露出
した多結晶シリコン１換１３を除去した。この際、多結
晶シリコン層１３の下には熱酸化膜１２が存在するため
、反応性イオンエツチングによる損傷は基板１１に及ば
ない（同図（ｇ１図示）。
ンエツチングの雰囲気に曝し、前記多結晶シリコンノセ
ター７１ ｓ’、残存多結晶シリコン膜１７’及び露出
した多結晶シリコン１換１３を除去した。この際、多結
晶シリコン層１３の下には熱酸化膜１２が存在するため
、反応性イオンエツチングによる損傷は基板１１に及ば
ない（同図（ｇ１図示）。
次いで、前記シリコン窒化膜パターン１４“を耐酸化性
マスクとして選択酸化を行ない、厚さ０．８５μ雇の分
離酸化膜１７を形成した。この際、分離酸化膜１７の横
方向の拡がりは約０．５μｍとなるため、分離酸化膜１
７の幅は約１．５μ乳となり、現状の写真蝕刻法の限界
である前記多結晶シリコンパターン１５１・・・間の間
隔１．５μｍと略同−とすることができ、ノ臂ターン変
換差はＯとなる（同図（ｈ）図示）。次いで、等方性の
プラズマエツチングにより前記シリコン窒化膜パターン
１４’及び残存した多結晶シリコン層１３を除去し、素
子分離のための最終的な構造を得た（同図（ｉ）図示）
。次いで、通常の工程に従い分離酸化膜１７で分離され
た素子領域にＭＯ８半導体装置を製造した。
マスクとして選択酸化を行ない、厚さ０．８５μ雇の分
離酸化膜１７を形成した。この際、分離酸化膜１７の横
方向の拡がりは約０．５μｍとなるため、分離酸化膜１
７の幅は約１．５μ乳となり、現状の写真蝕刻法の限界
である前記多結晶シリコンパターン１５１・・・間の間
隔１．５μｍと略同−とすることができ、ノ臂ターン変
換差はＯとなる（同図（ｈ）図示）。次いで、等方性の
プラズマエツチングにより前記シリコン窒化膜パターン
１４’及び残存した多結晶シリコン層１３を除去し、素
子分離のための最終的な構造を得た（同図（ｉ）図示）
。次いで、通常の工程に従い分離酸化膜１７で分離され
た素子領域にＭＯ８半導体装置を製造した。
しかして、上記方法によれば選択酸化時の分離酸化膜１
７の横方向の拡がりを多結晶シリコンハターン１５°の
側面の残存多結晶シリコン膜１６′の幅によって補償す
ることができる。すなわち、選択酸化時の分離酸化膜１
７の横方向の拡がり０．５μｍに合わせて、第２の多結
晶シリコン膜１６の膜厚を０．５μｍに規定すれば、第
２図（ｅ）図示の工程で多結晶シリコンパターン１５’
の側面に形成される残存多結晶シリコン膜１６゜の幅も
約０．５μｍとなる。このため、第２図（ｆ）図示の工
程でこれらをマスクとしてシリコン窒化膜１４をエツチ
ングすれば、シリコン窒化膜パターン１４°・・・間の
間隔を最初の多結晶シリコン膜ノぐターン１５１・・・
間の間隔１．５μｍよりも０．５μ？ＦＬ Ｘ ２ ：
１μ乳だけ狭めることができ、第２図（ｈ）図示の工
程で形成される分離酸化膜１７の横方向の拡がり０．５
μｆｉＸ２＝’１μｍを補償することができる。したが
って、パターン変換差をなくし、分離酸化膜１７の幅を
現状の写真蝕刻法の限界まで微細化することができる。
７の横方向の拡がりを多結晶シリコンハターン１５°の
側面の残存多結晶シリコン膜１６′の幅によって補償す
ることができる。すなわち、選択酸化時の分離酸化膜１
７の横方向の拡がり０．５μｍに合わせて、第２の多結
晶シリコン膜１６の膜厚を０．５μｍに規定すれば、第
２図（ｅ）図示の工程で多結晶シリコンパターン１５’
の側面に形成される残存多結晶シリコン膜１６゜の幅も
約０．５μｍとなる。このため、第２図（ｆ）図示の工
程でこれらをマスクとしてシリコン窒化膜１４をエツチ
ングすれば、シリコン窒化膜パターン１４°・・・間の
間隔を最初の多結晶シリコン膜ノぐターン１５１・・・
間の間隔１．５μｍよりも０．５μ？ＦＬ Ｘ ２ ：
１μ乳だけ狭めることができ、第２図（ｈ）図示の工
程で形成される分離酸化膜１７の横方向の拡がり０．５
μｆｉＸ２＝’１μｍを補償することができる。したが
って、パターン変換差をなくし、分離酸化膜１７の幅を
現状の写真蝕刻法の限界まで微細化することができる。
しかも、分離酸化膜１１の幅を第２の多結晶シリコン膜
１６の膜厚によって制御することができるので制御性が
よい。
１６の膜厚によって制御することができるので制御性が
よい。
また、分離酸化１摸１７の端部の形状はなだらかである
ので、後の工程で形成される配線等の切断を有効に防止
することができる。
ので、後の工程で形成される配線等の切断を有効に防止
することができる。
−に、上記実施例のように酸化膜１２とシリコン窒化膜
１４との間に多結晶シリコン層１３を介在させておけば
、第２図（ｆ）図示の工程でシリコン窒化膜１４をＲＩ
Ｅによりエツチングする際に、ＲＩＤによる損傷等の悪
影響が基板１１に及ばないので、素子分離領域において
結晶欠陥が発生するのを防止することができる。また、
この多結晶シリコン層１３は第２図（ｈ）図示の工程で
選択酸化を行なう際にいわゆるホワイトリボンの発生を
防止する効果も有する。なお、この多結晶シリコン層は
非晶質シリコン層でもよい。
１４との間に多結晶シリコン層１３を介在させておけば
、第２図（ｆ）図示の工程でシリコン窒化膜１４をＲＩ
Ｅによりエツチングする際に、ＲＩＤによる損傷等の悪
影響が基板１１に及ばないので、素子分離領域において
結晶欠陥が発生するのを防止することができる。また、
この多結晶シリコン層１３は第２図（ｈ）図示の工程で
選択酸化を行なう際にいわゆるホワイトリボンの発生を
防止する効果も有する。なお、この多結晶シリコン層は
非晶質シリコン層でもよい。
第１図（ａｔ〜（ｄ）は従来の素子分離領域の形成工程
を示す断面図、第２図（ａｌ〜（ｉ）は本発明の実施例
におけるＭＯ８半導体装置の素子分離領域の形成工程を
示す断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜、１３・
・・多結晶シリコン層、１４・・・シリコン蛋１ヒ膜、
１５・・・第１の多結晶シリコン膜（第１の被膜）、１
５１・・・多″結晶シリコンパターン、１６・・・第２
の多結晶シリコン膜（第２の被膜）、１６”・・・残存
多結晶シリコン膜、１７・・・分離酸化膜。 出願人代理人 弁理士 鈴 江 武 彦Ｘ２図 ５
を示す断面図、第２図（ａｌ〜（ｉ）は本発明の実施例
におけるＭＯ８半導体装置の素子分離領域の形成工程を
示す断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜、１３・
・・多結晶シリコン層、１４・・・シリコン蛋１ヒ膜、
１５・・・第１の多結晶シリコン膜（第１の被膜）、１
５１・・・多″結晶シリコンパターン、１６・・・第２
の多結晶シリコン膜（第２の被膜）、１６”・・・残存
多結晶シリコン膜、１７・・・分離酸化膜。 出願人代理人 弁理士 鈴 江 武 彦Ｘ２図 ５
Claims (1)
- 【特許請求の範囲】 （１） −導電型の半導体基板表面に酸化膜を形成し
、該酸化膜上に窒化膜を堆積する工程と、該窒化膜上に
第１の被膜を被着した後、異方性エツチングにより該第
１の被膜をパターニングする工程と、全面に第２の被膜
を被着した後、異方性エツチングにより前記第１の被膜
パターンの側面にのみ第２の被膜を残ダさせる工程と、
露出した前記窒化膜を選択的に除去す″る工程と、前記
第１の被膜・ぐターン及び残存した第２の被膜を除去す
る工程と、残存した窒化膜をマスクとして選択酸化を行
ない、分離酸化膜を形成する工程と、残存した窒化膜を
除去する工程とを具備したことを特徴とする半導体装置
の製造方法。 （２） 酸化膜と窒化膜との間に非単結晶シリコン膜
を介在させることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 （３１［１，第２の被膜が多結晶シリコン膜であること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 （４） 第２の被膜の膜厚が選択酸化時の分１ｉｉｌ
峻化膜の横方向の拡がりと略同−であることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20567582A JPS5994843A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20567582A JPS5994843A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994843A true JPS5994843A (ja) | 1984-05-31 |
Family
ID=16510829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20567582A Pending JPS5994843A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994843A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115538A (ja) * | 1982-12-20 | 1984-07-04 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 集積回路の製造方法 |
| FR2579828A1 (fr) * | 1985-03-29 | 1986-10-03 | Thomson Csf | Procede d'oxydation localisee pour l'obtention d'oxyde epais |
| US4758530A (en) * | 1986-12-08 | 1988-07-19 | Delco Electronics Corporation | Doubly-self-aligned hole-within-a-hole structure in semiconductor fabrication involving a double LOCOS process aligned with sidewall spacers |
-
1982
- 1982-11-24 JP JP20567582A patent/JPS5994843A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115538A (ja) * | 1982-12-20 | 1984-07-04 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 集積回路の製造方法 |
| JPS6323656B2 (ja) * | 1982-12-20 | 1988-05-17 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| FR2579828A1 (fr) * | 1985-03-29 | 1986-10-03 | Thomson Csf | Procede d'oxydation localisee pour l'obtention d'oxyde epais |
| US4758530A (en) * | 1986-12-08 | 1988-07-19 | Delco Electronics Corporation | Doubly-self-aligned hole-within-a-hole structure in semiconductor fabrication involving a double LOCOS process aligned with sidewall spacers |
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