JPS61244041A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61244041A JPS61244041A JP8443285A JP8443285A JPS61244041A JP S61244041 A JPS61244041 A JP S61244041A JP 8443285 A JP8443285 A JP 8443285A JP 8443285 A JP8443285 A JP 8443285A JP S61244041 A JPS61244041 A JP S61244041A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxidation
- films
- nitride
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は，半導体装置の製造方法に関し、特に隣接素子
間を絶縁分離する技術に関するものである。
間を絶縁分離する技術に関するものである。
現在，選択酸化法（ＬＯＣＯＳ法）ｔ−用い九素子分離
技術が広く用いられているがバーズビーク（鳥の口ばし
）と呼ばれる酸化膜の領域が素子領域に入）込むため、
サブミクロンの素子分離領域を形成するには、この方法
は適していない。
技術が広く用いられているがバーズビーク（鳥の口ばし
）と呼ばれる酸化膜の領域が素子領域に入）込むため、
サブミクロンの素子分離領域を形成するには、この方法
は適していない。
本発明はバーズビークを最小限に押え、しかも酸化時の
ストレスにより生ずる結晶欠陥をなくし九素子分離を有
する半導体装置の製造方法を提供することを目的とする
。
ストレスにより生ずる結晶欠陥をなくし九素子分離を有
する半導体装置の製造方法を提供することを目的とする
。
本発ＥＩＩＪＫおいて．フィールド酸化（素子分離を行
う酸化）前においてマスク材である素子領域の窒化膜の
外側にフレーム状の耐酸化薄膜が形成される。
う酸化）前においてマスク材である素子領域の窒化膜の
外側にフレーム状の耐酸化薄膜が形成される。
本発明において付加されたフレーム状の耐酸化薄膜によ
って、バーズビークは素子領域から退行し高集積化が達
成される。しかも、このフレーム状の耐酸化膜は薄いの
でフィールド醸化時に生ずる基板とのストレスが緩和さ
れ、結晶欠陥を小さくできる。
って、バーズビークは素子領域から退行し高集積化が達
成される。しかも、このフレーム状の耐酸化膜は薄いの
でフィールド醸化時に生ずる基板とのストレスが緩和さ
れ、結晶欠陥を小さくできる。
本発明の一実施例を第１図〜第６図を用いて説明する。
まず初めＫＳｉ基板（１）例えばＰ型の面方位１００の
基板を用意し熱酸化膜（２）を例えば５００Ａ糧度形成
した後、窒化膜（３）ｔ″１５００Ａ程度デボすする９
次にポリシリコン（４）ｔ４０００Ａ程度デポし九後、
リン拡散を例えば９５０℃ＰｏｃＢ中で３０分行う０次
に写真蝕刻工程によシレジストをパターニングし選択的
にレジメ）ｔ−残置させる（第２図）次にレジスト（５
）ヲマスクにホリシリコン（４）ヲエッチングしさらに
窒化膜（３）も少なくともエツチングする。
基板を用意し熱酸化膜（２）を例えば５００Ａ糧度形成
した後、窒化膜（３）ｔ″１５００Ａ程度デボすする９
次にポリシリコン（４）ｔ４０００Ａ程度デポし九後、
リン拡散を例えば９５０℃ＰｏｃＢ中で３０分行う０次
に写真蝕刻工程によシレジストをパターニングし選択的
にレジメ）ｔ−残置させる（第２図）次にレジスト（５
）ヲマスクにホリシリコン（４）ヲエッチングしさらに
窒化膜（３）も少なくともエツチングする。
次にレジス） （５） を除去した後酸化例えばｗｅｔ
酸化で７５０℃１００分行えばＰｏ１ｙＳｆ上に２００
０Ａ程度の酸化膜（６）が形成される（Ｗ、３図）０次
に８ｉ基板上の酸化膜をウェットエツチングで除去した
後窒化膜（７）を例えば減圧気相成長で３００Ａ程度デ
ポする（第４図）９次ＫＲＴＥ法（リアクライブ、イオ
ンエツチング）によシ窒化膜（７）全異方的にエツチン
グするとオーバーハング下の窒化膜（３）の側壁にうす
いクレーム状の窒化膜（７）が形成される（第１図）、
その後酸化膜（６）とＰＯ亘ｙ−８１膜（４）１に除去
すると第５図のような窒化膜形状を得る。
酸化で７５０℃１００分行えばＰｏ１ｙＳｆ上に２００
０Ａ程度の酸化膜（６）が形成される（Ｗ、３図）０次
に８ｉ基板上の酸化膜をウェットエツチングで除去した
後窒化膜（７）を例えば減圧気相成長で３００Ａ程度デ
ポする（第４図）９次ＫＲＴＥ法（リアクライブ、イオ
ンエツチング）によシ窒化膜（７）全異方的にエツチン
グするとオーバーハング下の窒化膜（３）の側壁にうす
いクレーム状の窒化膜（７）が形成される（第１図）、
その後酸化膜（６）とＰＯ亘ｙ−８１膜（４）１に除去
すると第５図のような窒化膜形状を得る。
次に窒化膜をマスクに酸化を行えば第６図のような形状
を得、フィールド酸化膜（８）も形成される。
を得、フィールド酸化膜（８）も形成される。
この時酸化膜（８）はあまり横方向へは延びず、かつ十
分な膜厚の酸化膜を得る事が出来る１本実施例はＰｏ１
ｙ−８３（４）をエツチングする以外はすべてセルファ
２インで行えるため工程が楽で微細化にも有利である。
分な膜厚の酸化膜を得る事が出来る１本実施例はＰｏ１
ｙ−８３（４）をエツチングする以外はすべてセルファ
２インで行えるため工程が楽で微細化にも有利である。
第Ｘ［、第２図、！ａｍ第４第４第、第５び第６図は本
発明の一実施例によるＤＲＡＭ製造工程を示す断面図で
ある。 図において。 １・・・Ｓｔ基板 ６・・・酸化膜２・・・熱酸
化膜 ７・・・薄い窒化膜３・・・窒化Ｉｌｌ
８・・・フィールド酸化膜４・・・ポリシリ
コン ５・・・レジスト 代理人 弁理士 則近憲佑（ほか１名）第８Ｂ！１ 第 ４ 図
発明の一実施例によるＤＲＡＭ製造工程を示す断面図で
ある。 図において。 １・・・Ｓｔ基板 ６・・・酸化膜２・・・熱酸
化膜 ７・・・薄い窒化膜３・・・窒化Ｉｌｌ
８・・・フィールド酸化膜４・・・ポリシリ
コン ５・・・レジスト 代理人 弁理士 則近憲佑（ほか１名）第８Ｂ！１ 第 ４ 図
Claims (2)
- （１）半導体基板表面に絶縁薄膜を介して耐酸化膜、酸
化され易い膜をこの順に形成する工程と、この酸化され
易い膜を素子領域に対応して残すようにパターニングす
る工程と、更にこれをマスクに少なくとも耐酸化膜をパ
ターニングする工程と、この全体を酸化してオーバーハ
ング形状を形成する工程と、この表面全面に耐酸化薄膜
を形成した後、全体を異方性エッチングする事により前
記素子領域の耐酸化膜に隣接するフレーム状の耐酸化薄
膜を形成する工程と、この両者をマスクにして半導体基
板のフィールド酸化を行なう工程とを備えた事を特徴と
する半導体装置の製造方法。 - （２）前記酸化され易い膜を酸化した後、等方性エッチ
ングによりフィールド領域の基板を露出させ、しかるの
ち前記耐酸化薄膜を形成する事を特徴とする前記特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8443285A JPS61244041A (ja) | 1985-04-22 | 1985-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8443285A JPS61244041A (ja) | 1985-04-22 | 1985-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61244041A true JPS61244041A (ja) | 1986-10-30 |
Family
ID=13830423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8443285A Pending JPS61244041A (ja) | 1985-04-22 | 1985-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61244041A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294563A (en) * | 1991-04-30 | 1994-03-15 | Texas Instruments Incorporated | Sidewall-sealed and sandwiched poly-buffered locos isolation methods |
| US5397732A (en) * | 1993-07-22 | 1995-03-14 | Industrial Technology Research Institute | PBLOCOS with sandwiched thin silicon nitride layer |
| KR100226779B1 (ko) * | 1996-12-11 | 1999-10-15 | 김영환 | 반도체 소자의 격리영역 형성방법 |
| US6174792B1 (en) | 1997-07-16 | 2001-01-16 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device |
| US6297130B1 (en) * | 1991-04-30 | 2001-10-02 | Texas Instruments Incorporated | Recessed, sidewall-sealed and sandwiched poly-buffered LOCOS isolation methods |
| KR100587594B1 (ko) * | 2002-07-12 | 2006-06-08 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
-
1985
- 1985-04-22 JP JP8443285A patent/JPS61244041A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294563A (en) * | 1991-04-30 | 1994-03-15 | Texas Instruments Incorporated | Sidewall-sealed and sandwiched poly-buffered locos isolation methods |
| US6297130B1 (en) * | 1991-04-30 | 2001-10-02 | Texas Instruments Incorporated | Recessed, sidewall-sealed and sandwiched poly-buffered LOCOS isolation methods |
| US5397732A (en) * | 1993-07-22 | 1995-03-14 | Industrial Technology Research Institute | PBLOCOS with sandwiched thin silicon nitride layer |
| KR100226779B1 (ko) * | 1996-12-11 | 1999-10-15 | 김영환 | 반도체 소자의 격리영역 형성방법 |
| US6174792B1 (en) | 1997-07-16 | 2001-01-16 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device |
| KR100587594B1 (ko) * | 2002-07-12 | 2006-06-08 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
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