JP2703905B2 - 半導体装置のアイソレーション形成方法 - Google Patents
半導体装置のアイソレーション形成方法Info
- Publication number
- JP2703905B2 JP2703905B2 JP62224732A JP22473287A JP2703905B2 JP 2703905 B2 JP2703905 B2 JP 2703905B2 JP 62224732 A JP62224732 A JP 62224732A JP 22473287 A JP22473287 A JP 22473287A JP 2703905 B2 JP2703905 B2 JP 2703905B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- sio
- isolation
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置のアイソレーション形成方法に
関する。 ［従来の技術］ 従来、半導体装置の素子間のアイソレーション（分離
構造）を形成する方法としては、ロコス（LOCOS）法に
より形成したSiO2膜による選択酸化分離法がある。第３
図（ａ）乃至（ｄ）はこの従来の２回酸化によるアイソ
レーション形成方法を工程順に示す断面図である。 第３図（ａ）に示すように、シリコン半導体基板11上
にパッド酸化膜として熱酸化によりSiO2膜12を約450Å
の厚さで形成し、SiO2膜12の上に減圧CVDによりSi3N4膜
13を約1100Åの厚さに成長させる。次いで、フォトレジ
スト14をSi3N4膜13上にパターン形成した後、このフォ
トレジスト14をマスクにしてSi3N4膜13をドライエッチ
ングし、フォトレジスト14に被覆されていない領域のSi
3N4膜13を選択的に除去する。 次に、第３図（ｂ）に示すように、Si3N4膜13をマス
クにして、高圧酸化により約１μｍの厚さの厚いLOCOS
SiO2膜15を形成する。この場合に、LOCOS SiO2膜15のエ
ッジ部16には、バーズビーク（Bird's Beak）が形成さ
れ、SiO2膜15がパッド酸化膜のSiO2膜12の面に沿う方向
に横広がりを起こす。 次に、第３図（ｃ）に示すように、LOCOS SiO2膜15を
ウエットエッチングにより除去する。 その後、第３図（ｄ）に示すように、再度、高圧酸化
によりLOCOS SiO2膜17を形成する。 ［発明が解決しようとする問題点］ しかしながら、上述した従来方法により形成されたア
イソレーション領域は、バーズビーク、つまりLOCOS Si
O2膜15,17の基板表面に沿う方法の広がりが著しいた
め、素子を形成すべき領域の面積を減少させてしまうと
いう欠点を有する。特に、従来はLOCOS SiO2膜を２回形
成しているため、Si3N4窒化膜13の下方の領域にてバー
ズビークが広がる。そして、このバーズビークが広がる
エッジ部16は、膜厚が薄いため、ストレス等により不純
物の侵入を受けやすい状態にあると共に、結晶欠陥が発
生しやすいため、リーク電流の発生要因となるという問
題点がある。 本発明はかかる問題点に鑑みてなされたものであっ
て、バーズビークの形成が抑制され、アイソレーション
領域のエッジ部の不純物の侵入及び結晶欠陥の発生が防
止された半導体装置のアイソレーション形成方法を提供
することを目的とする。 ［問題点を解決するための手段］ 本発明に係る半導体装置のアイソレーション形成方法
は、選択酸化法により半導体基板のアイソレーション形
成領域に酸化膜を形成する工程と、この酸化膜をエッチ
ングする工程と、前記酸化膜が除去された領域に窒化膜
を形成する工程と、この窒化膜上にレジストを塗布する
工程と、レジストをエッチングバックして前記窒化膜を
平坦化させる工程とを有することを特徴とする。 ［作用］ 本発明においては、半導体基板のアイソレーションを
形成すべき領域に先ず選択酸化法により酸化膜を形成
し、次いで、この酸化膜を全部又は所定深さだけエッチ
ングして除去する。その後、この酸化膜が除去された領
域に厚い窒化膜を形成し、これにより、アイソレーショ
ンを形成する。このアイソレーションは、酸化膜と窒化
膜とにより構成されるから、その形成過程でバーズビー
クが広がることが抑制され、エッジ部の不純物の侵入及
び欠陥の発生が防止される。 ［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。第１図（ａ）乃至（ｇ）は本発明の第１の実
施例に係る半導体装置のアイソレーション形成方法を工
程順に示す断面図である。第１図（ａ）に示すように、
シリコン半導体基板１上にパッド酸化膜として熱酸化に
よりSiO2膜２を約450Åの厚さに形成し、SiO2膜２の上
に減圧CVD（プラズマCVD）によりSi3N4膜３を約1100Å
の厚さに成長させる。そして、Si3N4膜３上にフォトレ
ジスト４をパターン形成し、このフォトレジスト４をマ
スクにしてSi3N4膜３をドライエッチングし、フォトレ
ジスト４に被覆されていないSi3N4膜３の領域を選択的
に除去する。 次いで、第１図（ｂ）に示すように、Si3N4膜３をマ
スクにして、高圧酸化により、LOCOS SiO2膜５を約１μ
ｍの厚さに形成する。 その後、第１図（ｃ）に示すように、Si3N4膜３をマ
スクにしてウエットエッチンすることにより、LOCOS Si
O2膜５を除去する。ここまでの工程は、第３図（ｃ）に
示すように、従来方法と同様である。次いで、Si3N4膜
３をウエットエッチングにより除去する。 その後、第１図（ｄ）に示すように、再度、熱酸化に
より、パッド酸化膜として、LOCOS SiO2膜５が除去され
た後の基板１の凹所面上にSiO2膜６を形成し、更に、Si
O2膜2,6上に減圧CVDによりSi3N4膜７を約１μｍの厚さ
で成長させる。次いで、Si3N4膜７上にレジスト８を塗
布する。 その後、第１図（ｅ）に示すように、レジスト８のエ
ッチバックにより、Si3N4膜７の表面を平坦にする。 次いで、第１図（ｆ）に示すように、レジスト９をア
イソレーション領域に選択的に塗布し、このレジスト９
をマスクにして素子形成領域のSi3N4膜７及びパッドの
熱SiO2膜２を除去する。 その後、第１図（ｇ）に示すように、レジスト９を除
去すると、SiO2膜６及びSi3N4膜７によるアイソレーシ
ョン（分離構造）が形成される。 このように構成されるアイソレーション形成方法にお
いては、先ず、SiO2膜５を形成した後、このSiO2膜５を
除去してSi3N4膜７を形成し、SiO2膜６及びSi3N4膜７に
よりアイソレーションを構成している。 従来は、アイソレーションを構成するLOCOS SiO2膜の
エッジ部において、２回目の高圧酸化によりバーズビー
クの広がりが更に一層大きくなった。しかしながら、本
発明においては、LOCOS SiO2膜の替りにSi3N4膜を形成
するため、エッジ部のシリコン面が酸化されず、バーズ
ビークの広がりが生じない。また、Si3N4膜のパッシベ
ーション性により、エッジ部における不純物の侵入が防
止される。 次に、本発明の第２の実施例について説明する。第２
図（ａ）乃至（ｈ）は本発明の第２の実施例を工程順に
示す断面図であり、第２図（ａ）乃至（ｈ）において、
第１図（ａ）乃至（ｇ）と同一物には同一符号を付して
ある。先ず、第２図（ａ），（ｂ）に示すように、第１
図（ａ），（ｂ）と同様に、半導体基板１上にパッドの
熱SiO2膜２を形成し、その上に減圧CVDによりSi3N4膜３
を成長させ、フォトレジスト４をマスクにしてSi3N4膜
３をドライエッチングで除去し、高圧酸化によりLOCOS
SiO2膜５を約１μｍの厚さに形成する。 次いで、第２図（ｃ）に示すように、LOCOS SiO2膜５
を約5000Åだけウエットエッチングにより除去する。 その後、第２図（ｄ）に示すように、Si3N4膜３にウ
エットエッチングにより除去する。 次に、第２図（ｅ）に示すように、再びSi3N4膜７を
約5000Åの厚さで成長させ、Si3N4膜７の上にレジスト
８を塗布する。 そして、第２図（ｆ）に示すように、第１の実施例と
同様に、レジスト８をエッチングバックしてSi3N4膜７
の表面を平坦化する。 その後、第２図（ｇ）に示すように、アイソレーショ
ン領域をレジスト９により被覆して保護し、このレジス
ト９をマスクにしてウエットエッチングにより素子形成
領域のSiO2膜２及びSi3N4膜７を除去する。 この第２の実施例においては、第２図（ｃ）に示すよ
うに、LOCOS SiO2膜５を全面除去することはなく、半分
の約5000Åの厚さのSiO2膜５を残存させるため、次工程
でパッドの熱SiO2膜［第１図（ｄ）のSiO2膜６］を形成
する必要がない。従って、シリコン面を更に酸化させる
必要がないので、バーズビーク広がりを更に一層抑制す
ることができるという利点がある。 ［発明の効果］ 以上説明したように、本発明は、アイソレーション領
域を酸化膜（SiO2膜）及び酸化膜（Si3N4膜）により形
成するから、従来のように２回酸化処理する場合と異な
り、バーズビークの広がりを抑制することができると共
に、エッジ部の不純物の侵入及び結晶欠陥発生を防止す
ることができるという効果を奏する。
関する。 ［従来の技術］ 従来、半導体装置の素子間のアイソレーション（分離
構造）を形成する方法としては、ロコス（LOCOS）法に
より形成したSiO2膜による選択酸化分離法がある。第３
図（ａ）乃至（ｄ）はこの従来の２回酸化によるアイソ
レーション形成方法を工程順に示す断面図である。 第３図（ａ）に示すように、シリコン半導体基板11上
にパッド酸化膜として熱酸化によりSiO2膜12を約450Å
の厚さで形成し、SiO2膜12の上に減圧CVDによりSi3N4膜
13を約1100Åの厚さに成長させる。次いで、フォトレジ
スト14をSi3N4膜13上にパターン形成した後、このフォ
トレジスト14をマスクにしてSi3N4膜13をドライエッチ
ングし、フォトレジスト14に被覆されていない領域のSi
3N4膜13を選択的に除去する。 次に、第３図（ｂ）に示すように、Si3N4膜13をマス
クにして、高圧酸化により約１μｍの厚さの厚いLOCOS
SiO2膜15を形成する。この場合に、LOCOS SiO2膜15のエ
ッジ部16には、バーズビーク（Bird's Beak）が形成さ
れ、SiO2膜15がパッド酸化膜のSiO2膜12の面に沿う方向
に横広がりを起こす。 次に、第３図（ｃ）に示すように、LOCOS SiO2膜15を
ウエットエッチングにより除去する。 その後、第３図（ｄ）に示すように、再度、高圧酸化
によりLOCOS SiO2膜17を形成する。 ［発明が解決しようとする問題点］ しかしながら、上述した従来方法により形成されたア
イソレーション領域は、バーズビーク、つまりLOCOS Si
O2膜15,17の基板表面に沿う方法の広がりが著しいた
め、素子を形成すべき領域の面積を減少させてしまうと
いう欠点を有する。特に、従来はLOCOS SiO2膜を２回形
成しているため、Si3N4窒化膜13の下方の領域にてバー
ズビークが広がる。そして、このバーズビークが広がる
エッジ部16は、膜厚が薄いため、ストレス等により不純
物の侵入を受けやすい状態にあると共に、結晶欠陥が発
生しやすいため、リーク電流の発生要因となるという問
題点がある。 本発明はかかる問題点に鑑みてなされたものであっ
て、バーズビークの形成が抑制され、アイソレーション
領域のエッジ部の不純物の侵入及び結晶欠陥の発生が防
止された半導体装置のアイソレーション形成方法を提供
することを目的とする。 ［問題点を解決するための手段］ 本発明に係る半導体装置のアイソレーション形成方法
は、選択酸化法により半導体基板のアイソレーション形
成領域に酸化膜を形成する工程と、この酸化膜をエッチ
ングする工程と、前記酸化膜が除去された領域に窒化膜
を形成する工程と、この窒化膜上にレジストを塗布する
工程と、レジストをエッチングバックして前記窒化膜を
平坦化させる工程とを有することを特徴とする。 ［作用］ 本発明においては、半導体基板のアイソレーションを
形成すべき領域に先ず選択酸化法により酸化膜を形成
し、次いで、この酸化膜を全部又は所定深さだけエッチ
ングして除去する。その後、この酸化膜が除去された領
域に厚い窒化膜を形成し、これにより、アイソレーショ
ンを形成する。このアイソレーションは、酸化膜と窒化
膜とにより構成されるから、その形成過程でバーズビー
クが広がることが抑制され、エッジ部の不純物の侵入及
び欠陥の発生が防止される。 ［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。第１図（ａ）乃至（ｇ）は本発明の第１の実
施例に係る半導体装置のアイソレーション形成方法を工
程順に示す断面図である。第１図（ａ）に示すように、
シリコン半導体基板１上にパッド酸化膜として熱酸化に
よりSiO2膜２を約450Åの厚さに形成し、SiO2膜２の上
に減圧CVD（プラズマCVD）によりSi3N4膜３を約1100Å
の厚さに成長させる。そして、Si3N4膜３上にフォトレ
ジスト４をパターン形成し、このフォトレジスト４をマ
スクにしてSi3N4膜３をドライエッチングし、フォトレ
ジスト４に被覆されていないSi3N4膜３の領域を選択的
に除去する。 次いで、第１図（ｂ）に示すように、Si3N4膜３をマ
スクにして、高圧酸化により、LOCOS SiO2膜５を約１μ
ｍの厚さに形成する。 その後、第１図（ｃ）に示すように、Si3N4膜３をマ
スクにしてウエットエッチンすることにより、LOCOS Si
O2膜５を除去する。ここまでの工程は、第３図（ｃ）に
示すように、従来方法と同様である。次いで、Si3N4膜
３をウエットエッチングにより除去する。 その後、第１図（ｄ）に示すように、再度、熱酸化に
より、パッド酸化膜として、LOCOS SiO2膜５が除去され
た後の基板１の凹所面上にSiO2膜６を形成し、更に、Si
O2膜2,6上に減圧CVDによりSi3N4膜７を約１μｍの厚さ
で成長させる。次いで、Si3N4膜７上にレジスト８を塗
布する。 その後、第１図（ｅ）に示すように、レジスト８のエ
ッチバックにより、Si3N4膜７の表面を平坦にする。 次いで、第１図（ｆ）に示すように、レジスト９をア
イソレーション領域に選択的に塗布し、このレジスト９
をマスクにして素子形成領域のSi3N4膜７及びパッドの
熱SiO2膜２を除去する。 その後、第１図（ｇ）に示すように、レジスト９を除
去すると、SiO2膜６及びSi3N4膜７によるアイソレーシ
ョン（分離構造）が形成される。 このように構成されるアイソレーション形成方法にお
いては、先ず、SiO2膜５を形成した後、このSiO2膜５を
除去してSi3N4膜７を形成し、SiO2膜６及びSi3N4膜７に
よりアイソレーションを構成している。 従来は、アイソレーションを構成するLOCOS SiO2膜の
エッジ部において、２回目の高圧酸化によりバーズビー
クの広がりが更に一層大きくなった。しかしながら、本
発明においては、LOCOS SiO2膜の替りにSi3N4膜を形成
するため、エッジ部のシリコン面が酸化されず、バーズ
ビークの広がりが生じない。また、Si3N4膜のパッシベ
ーション性により、エッジ部における不純物の侵入が防
止される。 次に、本発明の第２の実施例について説明する。第２
図（ａ）乃至（ｈ）は本発明の第２の実施例を工程順に
示す断面図であり、第２図（ａ）乃至（ｈ）において、
第１図（ａ）乃至（ｇ）と同一物には同一符号を付して
ある。先ず、第２図（ａ），（ｂ）に示すように、第１
図（ａ），（ｂ）と同様に、半導体基板１上にパッドの
熱SiO2膜２を形成し、その上に減圧CVDによりSi3N4膜３
を成長させ、フォトレジスト４をマスクにしてSi3N4膜
３をドライエッチングで除去し、高圧酸化によりLOCOS
SiO2膜５を約１μｍの厚さに形成する。 次いで、第２図（ｃ）に示すように、LOCOS SiO2膜５
を約5000Åだけウエットエッチングにより除去する。 その後、第２図（ｄ）に示すように、Si3N4膜３にウ
エットエッチングにより除去する。 次に、第２図（ｅ）に示すように、再びSi3N4膜７を
約5000Åの厚さで成長させ、Si3N4膜７の上にレジスト
８を塗布する。 そして、第２図（ｆ）に示すように、第１の実施例と
同様に、レジスト８をエッチングバックしてSi3N4膜７
の表面を平坦化する。 その後、第２図（ｇ）に示すように、アイソレーショ
ン領域をレジスト９により被覆して保護し、このレジス
ト９をマスクにしてウエットエッチングにより素子形成
領域のSiO2膜２及びSi3N4膜７を除去する。 この第２の実施例においては、第２図（ｃ）に示すよ
うに、LOCOS SiO2膜５を全面除去することはなく、半分
の約5000Åの厚さのSiO2膜５を残存させるため、次工程
でパッドの熱SiO2膜［第１図（ｄ）のSiO2膜６］を形成
する必要がない。従って、シリコン面を更に酸化させる
必要がないので、バーズビーク広がりを更に一層抑制す
ることができるという利点がある。 ［発明の効果］ 以上説明したように、本発明は、アイソレーション領
域を酸化膜（SiO2膜）及び酸化膜（Si3N4膜）により形
成するから、従来のように２回酸化処理する場合と異な
り、バーズビークの広がりを抑制することができると共
に、エッジ部の不純物の侵入及び結晶欠陥発生を防止す
ることができるという効果を奏する。
【図面の簡単な説明】
第１図（ａ）乃至（ｇ）は本発明の第１の実施例を工程
順に示す断面図、第２図（ａ）乃至（ｈ）は本発明の第
２の実施例を工程順に示す断面図、第３図（ａ）乃至
（ｄ）は従来方法を工程順に示す断面図である。 1;半導体基板、2,5,6;SiO2膜、3,7;Si3N4膜、4,8,9;レ
ジスト
順に示す断面図、第２図（ａ）乃至（ｈ）は本発明の第
２の実施例を工程順に示す断面図、第３図（ａ）乃至
（ｄ）は従来方法を工程順に示す断面図である。 1;半導体基板、2,5,6;SiO2膜、3,7;Si3N4膜、4,8,9;レ
ジスト
Claims (1)
- (57)【特許請求の範囲】 １．選択酸化法により半導体基板のアイソレーション形
成領域に酸化膜を形成する工程と、この酸化膜をエッチ
ングする工程と、前記酸化膜が除去された領域に窒化膜
を形成する工程と、この窒化膜上にレジストを塗布する
工程と、レジストをエッチングバックして前記窒化膜を
平坦化させる工程とを有することを特徴とする半導体装
置のアイソレーション形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224732A JP2703905B2 (ja) | 1987-09-08 | 1987-09-08 | 半導体装置のアイソレーション形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224732A JP2703905B2 (ja) | 1987-09-08 | 1987-09-08 | 半導体装置のアイソレーション形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6467939A JPS6467939A (en) | 1989-03-14 |
| JP2703905B2 true JP2703905B2 (ja) | 1998-01-26 |
Family
ID=16818376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62224732A Expired - Lifetime JP2703905B2 (ja) | 1987-09-08 | 1987-09-08 | 半導体装置のアイソレーション形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703905B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986263A (ja) * | 1982-11-09 | 1984-05-18 | Nec Corp | 半導体装置の製造方法 |
| JPS58218172A (ja) * | 1983-05-02 | 1983-12-19 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置の製造方法 |
| JPS59208746A (ja) * | 1983-05-12 | 1984-11-27 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-09-08 JP JP62224732A patent/JP2703905B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6467939A (en) | 1989-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03145730A (ja) | 集積回路半導体デバイスの製造方法 | |
| US5397732A (en) | PBLOCOS with sandwiched thin silicon nitride layer | |
| JP2703905B2 (ja) | 半導体装置のアイソレーション形成方法 | |
| KR100289660B1 (ko) | 반도체 소자의 트렌치 형성방법 | |
| JP2722518B2 (ja) | 半導体装置の製造方法 | |
| JPH06163528A (ja) | 半導体装置の製造方法 | |
| JPS60133739A (ja) | 半導体装置の製造方法 | |
| JPS63136548A (ja) | 半導体装置の製造方法 | |
| KR0168148B1 (ko) | 반도체 소자의 필드 산화막 형성방법 | |
| KR100439107B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| JPS5994844A (ja) | 半導体装置の製造方法 | |
| KR0141106B1 (ko) | 반도체소자의제조방법 | |
| JPH02142117A (ja) | 半導体集積回路の製造方法 | |
| JPS5940291B2 (ja) | 半導体装置の製造方法 | |
| JPS5976443A (ja) | 半導体装置の製造方法 | |
| KR100256269B1 (ko) | 반도체소자의 필드산화막 형성방법 | |
| JPH01162351A (ja) | 半導体装置の製造方法 | |
| JPH0982699A (ja) | 半導体装置の製造方法 | |
| JPH0431176B2 (ja) | ||
| JPH04267335A (ja) | 半導体装置の製造方法 | |
| JPH0472625A (ja) | 半導体装置の製造方法 | |
| JPH02132830A (ja) | 選択酸化方法 | |
| JPH0521423A (ja) | 半導体装置の製造方法 | |
| JPH04275428A (ja) | 半導体装置の製造方法 | |
| JPH07201839A (ja) | 半導体装置の製造方法 |