JPS5976443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5976443A JPS5976443A JP18784982A JP18784982A JPS5976443A JP S5976443 A JPS5976443 A JP S5976443A JP 18784982 A JP18784982 A JP 18784982A JP 18784982 A JP18784982 A JP 18784982A JP S5976443 A JPS5976443 A JP S5976443A
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- field oxide
- forming
- oxide film
- oxidation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、配線等の断切れを改善した半導体装置の製造
方法に関する。
方法に関する。
従来、ＭＯ８型半導体装置は、例え頃第１図（ａ）〜（
ｅ）に示す如く製造されていた。
ｅ）に示す如く製造されていた。
まず、ｐ型の８１基板１上に熱酸化処理によシ５ＩＯ２
膜２を形成した後、このｓｉｏ、膜２上に第１・の５１
３Ｎ４膜３を形成する。つづいて、このＳ ｉ ３Ｎ４
膜３の素子形成予定部に対応する部分に写真蝕刻法によ
りレジスト・矛ターン４を形成する（第１図（ａ）図示
）。次いで、このレジストノターン４をマスクとして前
記５１６Ｎ４膜３．５ｉｎ２膜２を除去してＳｌ、Ｎ４
パターン５．５ＩＯ２ノやターン６を夫々形成し、レジ
スｌ−ノｊターン４を除去した後、全面に第２の５１５
Ｎ４膜７を形成する（第１図（ｂ）図示）。次に、ＲＩ
Ｅ法によシ前記第２の８１５Ｎ４膜７を異方性エツチン
グし、前記ＳｉＮ ノやターン５、ＳｉＯ２パターン６
の周囲側４ 面に第２の８１３Ｎ４膜からなる絶縁壁８を形成した後
、前記Ｓｉ３Ｎ４ ”ターン５、絶縁壁８をマスクとし
て熱酸化処理を施し、フィールド酸化膜９を形成する（
第１図（Ｃ）図示）。ひきつづき、前記８１ Ｎ ノ
やターン５．５ＩＯ２パターン６を絶縁４ 壁８を除去する（第１図（ｄ）図示）。以下、熱酸化処
理によ多素子領域の基板１上にケ゛−ト絶縁膜８を形成
した後、該ダート絶縁膜８上にｆ −ト電極１０を形成
し、素子領域の基板１表面にｎ＋型のソース、ドレイン
領域１１．１２を形成して所定のＭＯ８型半導体装置を
製造する（第１図（ｅ）図示）。
膜２を形成した後、このｓｉｏ、膜２上に第１・の５１
３Ｎ４膜３を形成する。つづいて、このＳ ｉ ３Ｎ４
膜３の素子形成予定部に対応する部分に写真蝕刻法によ
りレジスト・矛ターン４を形成する（第１図（ａ）図示
）。次いで、このレジストノターン４をマスクとして前
記５１６Ｎ４膜３．５ｉｎ２膜２を除去してＳｌ、Ｎ４
パターン５．５ＩＯ２ノやターン６を夫々形成し、レジ
スｌ−ノｊターン４を除去した後、全面に第２の５１５
Ｎ４膜７を形成する（第１図（ｂ）図示）。次に、ＲＩ
Ｅ法によシ前記第２の８１５Ｎ４膜７を異方性エツチン
グし、前記ＳｉＮ ノやターン５、ＳｉＯ２パターン６
の周囲側４ 面に第２の８１３Ｎ４膜からなる絶縁壁８を形成した後
、前記Ｓｉ３Ｎ４ ”ターン５、絶縁壁８をマスクとし
て熱酸化処理を施し、フィールド酸化膜９を形成する（
第１図（Ｃ）図示）。ひきつづき、前記８１ Ｎ ノ
やターン５．５ＩＯ２パターン６を絶縁４ 壁８を除去する（第１図（ｄ）図示）。以下、熱酸化処
理によ多素子領域の基板１上にケ゛−ト絶縁膜８を形成
した後、該ダート絶縁膜８上にｆ −ト電極１０を形成
し、素子領域の基板１表面にｎ＋型のソース、ドレイン
領域１１．１２を形成して所定のＭＯ８型半導体装置を
製造する（第１図（ｅ）図示）。
前述した製造方法によれば、５ＩＯ２ハターン６、Ｓｉ
、Ｎ４パターン５の周囲側面に第２のＳｉ３Ｎ４膜から
なる絶縁壁８を設けた状態で熱酸化処理を施してフィー
ルド酸化膜９を形成するため、前記５ｉｏ２・ぐターン
６下の基板１部分に酸化膜が形成される（バーズビーク
）のを最小に押さえ、微細な素子分離領域を形成できる
。しかしながら、前述した如く絶縁壁８を設けた状態で
熱酸化処理を行なうため、素子形成予定部方向への酸化
が阻止され、絶縁壁８に近接したフィールド酸化膜９の
端部が、第１図（Ｃ）の如く、垂直に近い形状となる。
、Ｎ４パターン５の周囲側面に第２のＳｉ３Ｎ４膜から
なる絶縁壁８を設けた状態で熱酸化処理を施してフィー
ルド酸化膜９を形成するため、前記５ｉｏ２・ぐターン
６下の基板１部分に酸化膜が形成される（バーズビーク
）のを最小に押さえ、微細な素子分離領域を形成できる
。しかしながら、前述した如く絶縁壁８を設けた状態で
熱酸化処理を行なうため、素子形成予定部方向への酸化
が阻止され、絶縁壁８に近接したフィールド酸化膜９の
端部が、第１図（Ｃ）の如く、垂直に近い形状となる。
したがって、後工程で前記フィールド酸化膜９の端部上
に配線等を形成した場合、断切れが起こυ易いという欠
点がある。
に配線等を形成した場合、断切れが起こυ易いという欠
点がある。
本発明は上記事情に鑑みてなされたもので、微細な素子
分離領域を形成するとともに、この素子分離領域での配
線等の断切れを防止した半導体装置の製造方法を提供す
ることを目的とするものである。
分離領域を形成するとともに、この素子分離領域での配
線等の断切れを防止した半導体装置の製造方法を提供す
ることを目的とするものである。
本発明は、半導体基板上に絶縁膜を形成した後、この絶
縁膜上に素子分離領域形成予定部に対応する部分が開孔
した第１の耐酸化性膜からなるパターンを形成し、全面
に第２の耐酸化性膜を形成し、更に異方性エツチングに
よυこの第２の耐酸化性膜をエツチングして前記７４′
ターンの側面に第２の耐酸化性膜を残存させ、しかる後
熱酸化処理を施してフィールド酸化膜を形成することに
よって、微細な素子分離領域を形成するとともに、この
素子形成予定部に近接した素子分離領域の端部の傾斜を
従来と比べて緩やかにして前記端部での配線等の断切れ
を阻止することを図ったものである。
縁膜上に素子分離領域形成予定部に対応する部分が開孔
した第１の耐酸化性膜からなるパターンを形成し、全面
に第２の耐酸化性膜を形成し、更に異方性エツチングに
よυこの第２の耐酸化性膜をエツチングして前記７４′
ターンの側面に第２の耐酸化性膜を残存させ、しかる後
熱酸化処理を施してフィールド酸化膜を形成することに
よって、微細な素子分離領域を形成するとともに、この
素子形成予定部に近接した素子分離領域の端部の傾斜を
従来と比べて緩やかにして前記端部での配線等の断切れ
を阻止することを図ったものである。
以下、本発明をＭＯ８壓半導体装置に適用した場合につ
いて、第２図（ａ）〜（ｇ）を参照して説明する。
いて、第２図（ａ）〜（ｇ）を参照して説明する。
〔１〕丑ず、例えばｐ型のＳｔ基板２Ｉ上に熱酸化処理
によシ厚さ９００Ｘの熱酸化膜（絶縁膜）２２を形成し
た。つづいて、ＣＶＤ法によシ前記熱酸化膜２２上に非
単結晶シリコン層として厚さ５００Ｘの多結晶シリコン
層２３、厚さ２５００１の第１の５１３Ｎ４膜（第１の
耐酸化性膜）２４を順次形成した（第２図（、）図示）
。次いで、前記第１のＳ １３Ｎ４膜２４上の素子形成
予定部に対応する部分に、写真蝕刻法によシ間隙部の距
離が約１．５μｍのレジスト・クターン２５を形成した
（第２図（ｂ）図示）。更に、ＣＦ４＋Ｈ２系統のガス
雰囲気下で、前記レジストパターン２５をマスクとして
前記第１のＳｔ、Ｎ４膜２４を、異方性エツチングした
。この結果、得られたＳｉ３Ｎ４／＃ターン２６の除去
面は基板２１に対して垂直となった（第２図（ｃ）図示
）。なお、前記多結晶シリコン層２３は、エツチングの
際、熱酸化膜２２も除去されて基板２１に損傷を与えた
シ、ガスが露出する基板２１に悪影響を及ぼすのを阻止
する働きをする。
によシ厚さ９００Ｘの熱酸化膜（絶縁膜）２２を形成し
た。つづいて、ＣＶＤ法によシ前記熱酸化膜２２上に非
単結晶シリコン層として厚さ５００Ｘの多結晶シリコン
層２３、厚さ２５００１の第１の５１３Ｎ４膜（第１の
耐酸化性膜）２４を順次形成した（第２図（、）図示）
。次いで、前記第１のＳ １３Ｎ４膜２４上の素子形成
予定部に対応する部分に、写真蝕刻法によシ間隙部の距
離が約１．５μｍのレジスト・クターン２５を形成した
（第２図（ｂ）図示）。更に、ＣＦ４＋Ｈ２系統のガス
雰囲気下で、前記レジストパターン２５をマスクとして
前記第１のＳｔ、Ｎ４膜２４を、異方性エツチングした
。この結果、得られたＳｉ３Ｎ４／＃ターン２６の除去
面は基板２１に対して垂直となった（第２図（ｃ）図示
）。なお、前記多結晶シリコン層２３は、エツチングの
際、熱酸化膜２２も除去されて基板２１に損傷を与えた
シ、ガスが露出する基板２１に悪影響を及ぼすのを阻止
する働きをする。
〔１１〕次に、レジストパターン２５を剥離した後、Ｃ
ＶＤ法によシ全面に例えば厚さ５０００Ｘの第２の８１
３Ｎ４膜（第２の耐酸化性膜）２７を形成した（第２図
（ｄ）図示）。この際、第２の５ｔ５Ｎ４１１良２７の
膜厚は任意に選ぶことができるが、大体７０００Ｘ未満
とすることが好ましい。
ＶＤ法によシ全面に例えば厚さ５０００Ｘの第２の８１
３Ｎ４膜（第２の耐酸化性膜）２７を形成した（第２図
（ｄ）図示）。この際、第２の５ｔ５Ｎ４１１良２７の
膜厚は任意に選ぶことができるが、大体７０００Ｘ未満
とすることが好ましい。
その理由は、膜厚を厚くするほど、後記絶縁壁間の距離
が小さくなって微細な素子分離領域を形成できるが、７
０００１以上となると異方性エツチング時に絶縁壁にク
ラックが入シ易く、所定の素子分離領域を形成できない
からである。
が小さくなって微細な素子分離領域を形成できるが、７
０００１以上となると異方性エツチング時に絶縁壁にク
ラックが入シ易く、所定の素子分離領域を形成できない
からである。
つづいて、前記第２の５１３Ｎ４膜２７をＲＩＥ法によ
り異方性エツチングした。その結果、前記５１３Ｎ４パ
ターン２６の側面にのみ第２の８１３Ｎ４膜からなる絶
縁壁２８が形成され、絶＠壁２８間の距離は１．５−０
．５Ｘ ２＝０．５（μｍ）となった（第２図（、）図
示）。
り異方性エツチングした。その結果、前記５１３Ｎ４パ
ターン２６の側面にのみ第２の８１３Ｎ４膜からなる絶
縁壁２８が形成され、絶＠壁２８間の距離は１．５−０
．５Ｘ ２＝０．５（μｍ）となった（第２図（、）図
示）。
［ｉｉｉ ］次に、Ｓｔ、Ｎ４２’？ ター ン２６と
第２ノ５１５Ｎ４膜からなる絶縁壁２８をマスクとして
熱酸化処理を施し、厚さ８５００Ｘで端部が緩やかな傾
斜をもつフィールド酸化膜２９を形成した（第２図（ｆ
）図示）。なお、この際、フィールド酸化膜２９の横方
向の拡がりは、約０．５Ｘ２＝１．０μｍであり、前記
レジストパターン２５の間隙部の間隔（１，５μｍ）と
ほぼ同じ寸法でフィールド酸化膜２９を形成でき、・マ
ターン変換差は零となった。つづいて、等方性のプラズ
マエツチングにより、残存する５１３Ｎ４・千ターン２
６、絶縁壁２８及び多結晶シリコン層２３を除去した。
第２ノ５１５Ｎ４膜からなる絶縁壁２８をマスクとして
熱酸化処理を施し、厚さ８５００Ｘで端部が緩やかな傾
斜をもつフィールド酸化膜２９を形成した（第２図（ｆ
）図示）。なお、この際、フィールド酸化膜２９の横方
向の拡がりは、約０．５Ｘ２＝１．０μｍであり、前記
レジストパターン２５の間隙部の間隔（１，５μｍ）と
ほぼ同じ寸法でフィールド酸化膜２９を形成でき、・マ
ターン変換差は零となった。つづいて、等方性のプラズ
マエツチングにより、残存する５１３Ｎ４・千ターン２
６、絶縁壁２８及び多結晶シリコン層２３を除去した。
以下、常法により素子領域の基板ＩＩ上にダート絶縁膜
３０、ダート電極３１を形成し、更に該基板１１表面に
ｎ型のソース、Ｐレイン領域３２．３３を形成してＭＯ
８型半導体装置を製造した（第２図（ｇ）図示）。
３０、ダート電極３１を形成し、更に該基板１１表面に
ｎ型のソース、Ｐレイン領域３２．３３を形成してＭＯ
８型半導体装置を製造した（第２図（ｇ）図示）。
しかして、前述した製造方法によれば、以下に示す利点
を有する。即ち、現在、リソグラフィ技術による最小寸
法は約１．５μｍである。したがって、リソグラフィ技
術を用いた５Ｉ５Ｎ４／＃ターン２６の間隙部の最小距
離は約１．５μｍである。
を有する。即ち、現在、リソグラフィ技術による最小寸
法は約１．５μｍである。したがって、リソグラフィ技
術を用いた５Ｉ５Ｎ４／＃ターン２６の間隙部の最小距
離は約１．５μｍである。
しかして、全面に厚さ５０００１の第２の５１３Ｎ４膜
２７を形成し、しかる後この５１３Ｎ４膜２７を異方性
エツチングすることによｊ９５１３Ｎ４／’？ターン２
６の内側面に第２のＳ ｉ ３Ｎ４膜２７からなる絶縁
壁２８を設けるため、マスク間隔を１．５μｍから絶縁
壁２８の厚み（０，５μｍ）Ｘ２＝１．０μｍ狭ばめて
０．５７２ｍとすることができる。その結果、前記８１
３Ｎ４パターン２６と絶縁壁２８をマスクとして熱酸化
処理を行った場合、単位素子当りのフィールド酸化膜２
９が横方向に０．５ Ｘ ２ ＝ １．０ｍ拡がるが、
絶縁壁２８てその拡がり分を補償でき、フィールド酸化
膜２９を最終的に前記レジストパターン２５の間隙部の
最小距離（約１．５μｍ）とし、微細な素子分離領域を
形成できる。
２７を形成し、しかる後この５１３Ｎ４膜２７を異方性
エツチングすることによｊ９５１３Ｎ４／’？ターン２
６の内側面に第２のＳ ｉ ３Ｎ４膜２７からなる絶縁
壁２８を設けるため、マスク間隔を１．５μｍから絶縁
壁２８の厚み（０，５μｍ）Ｘ２＝１．０μｍ狭ばめて
０．５７２ｍとすることができる。その結果、前記８１
３Ｎ４パターン２６と絶縁壁２８をマスクとして熱酸化
処理を行った場合、単位素子当りのフィールド酸化膜２
９が横方向に０．５ Ｘ ２ ＝ １．０ｍ拡がるが、
絶縁壁２８てその拡がり分を補償でき、フィールド酸化
膜２９を最終的に前記レジストパターン２５の間隙部の
最小距離（約１．５μｍ）とし、微細な素子分離領域を
形成できる。
凍た、基板２１上に５ＩＯ２膜２２、多結晶シリコン層
２３を順次積層し、かつ前記多結晶シリコン層２３上の
５１３Ｎ４パターン２６と絶縁壁２８をマスクとして熱
酸化処理を行うため、フィールド酸化膜２９が基板２Ｉ
の素子形成予定部の方向にも拡がって形成される。した
がって、素子形成予定部近辺のフィールド酸化膜２９の
端部の傾斜は従来と比べて緩やかとなり、フィールド酸
化膜２９の端部上に配線等を形成した場合、従来の如く
断切れが生ずるのを阻止できる。
２３を順次積層し、かつ前記多結晶シリコン層２３上の
５１３Ｎ４パターン２６と絶縁壁２８をマスクとして熱
酸化処理を行うため、フィールド酸化膜２９が基板２Ｉ
の素子形成予定部の方向にも拡がって形成される。した
がって、素子形成予定部近辺のフィールド酸化膜２９の
端部の傾斜は従来と比べて緩やかとなり、フィールド酸
化膜２９の端部上に配線等を形成した場合、従来の如く
断切れが生ずるのを阻止できる。
更に、上記実施例の如く、５ＩＯ２膜２２上に多結晶シ
リコン層２３を形成し、この上に８１３Ｎ４ノ′？ター
ン２６及び第２のＳ １３Ｎ４膜からなる絶縁壁２８を
形成した後、熱酸化処理すれば、前記多結晶シリコン層
２３によシ半導体基板２１への熱的、機械的なストレス
を回避できると共に、５ＩＯ２膜２２へのオキシナイト
ライドの生成を防止できるため、フィールド酸化膜２９
形成後素子領域の８１０２膜２２を剥離することなく、
そのままダート絶縁膜として利用することができる。
リコン層２３を形成し、この上に８１３Ｎ４ノ′？ター
ン２６及び第２のＳ １３Ｎ４膜からなる絶縁壁２８を
形成した後、熱酸化処理すれば、前記多結晶シリコン層
２３によシ半導体基板２１への熱的、機械的なストレス
を回避できると共に、５ＩＯ２膜２２へのオキシナイト
ライドの生成を防止できるため、フィールド酸化膜２９
形成後素子領域の８１０２膜２２を剥離することなく、
そのままダート絶縁膜として利用することができる。
なお、上記実施例では非単結晶シリコン層として多結晶
シリコン層を用いたが、これに限らず、例えば非晶質シ
リコン層を用いても同様な効果を期待できる。
シリコン層を用いたが、これに限らず、例えば非晶質シ
リコン層を用いても同様な効果を期待できる。
以上詳述した如く本発明によれば、微細な素子分離領域
を形成し得るとともに、素子分離領域での配線等の断切
れを防止できる半導体装置の製造方法を提供できるもの
である。
を形成し得るとともに、素子分離領域での配線等の断切
れを防止できる半導体装置の製造方法を提供できるもの
である。
第１図（、）〜（、）は従来のＭＯ８型半導体装置の製
造方法を製造工程順に示す断面図、第２図（ａ）〜（ｇ
）は本発明によるＭＯ８型半導体装置の製造方法を製造
工程順に示す断面図である。 ２１・・・ｐ型のｓｉ基板、２２・・・＃酸化膜（絶縁
膜）、２３・・・多結晶シリコン層（非学結晶層ン２４
・・・第１の８１３Ｎ４膜（第１の耐酸化性膜）、２６
・・・５１３Ｎ４ノやターン、２７・・・第２の５１３
Ｎ４膜（第２の耐酸化性膜）、２８・・・絶縁壁、２９
・・・フィールド酸化膜、３０・・・ダート絶縁膜、３
１・・・ダート電極、３２・・・ｎ型のソース領域、３
３・・・ｎ型のドレイン・１１口域。
造方法を製造工程順に示す断面図、第２図（ａ）〜（ｇ
）は本発明によるＭＯ８型半導体装置の製造方法を製造
工程順に示す断面図である。 ２１・・・ｐ型のｓｉ基板、２２・・・＃酸化膜（絶縁
膜）、２３・・・多結晶シリコン層（非学結晶層ン２４
・・・第１の８１３Ｎ４膜（第１の耐酸化性膜）、２６
・・・５１３Ｎ４ノやターン、２７・・・第２の５１３
Ｎ４膜（第２の耐酸化性膜）、２８・・・絶縁壁、２９
・・・フィールド酸化膜、３０・・・ダート絶縁膜、３
１・・・ダート電極、３２・・・ｎ型のソース領域、３
３・・・ｎ型のドレイン・１１口域。
Claims (3)
- （１）半導体基板上に絶縁膜を形成する工程と、この絶
縁膜上に素子分離領域形成予定部に対応する部分が開孔
した第１の耐酸化性膜からなるパターンを形成する工程
と、全面に第２の耐酸化性膜を形成する工程と、異方性
エツチングによυこの第２の耐酸化性膜をエツチングし
て前記・やターンの側面に第２の耐酸化性膜を残存させ
る工程と、熱酸化処理を施してフィールド酸化膜を形成
する工程とを具備することを特徴とする半導体装置の製
造方法。 - （２）半導体基板上に絶縁膜を形成した後、この絶縁膜
上に非単結晶シリコン層を形成し、しかる後この非単結
晶層上に素子分離領域形成予定部に対応する部分が開孔
した第１の耐酸化性膜からなるパターンを形成すること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）第２の耐酸化性膜の厚みが、熱酸化処理時の単位
素子当υのフィールド酸化膜の横方向の拡がシの１／２
であることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784982A JPS5976443A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784982A JPS5976443A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5976443A true JPS5976443A (ja) | 1984-05-01 |
Family
ID=16213290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18784982A Pending JPS5976443A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976443A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135533A (ja) * | 1984-07-27 | 1986-02-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0712676U (ja) * | 1993-08-03 | 1995-03-03 | 株式会社京浜精機製作所 | 電磁弁 |
| TWI588918B (zh) * | 2014-04-01 | 2017-06-21 | 亞太優勢微系統股份有限公司 | 具精確間隙機電晶圓結構與及其製作方法 |
-
1982
- 1982-10-26 JP JP18784982A patent/JPS5976443A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135533A (ja) * | 1984-07-27 | 1986-02-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0712676U (ja) * | 1993-08-03 | 1995-03-03 | 株式会社京浜精機製作所 | 電磁弁 |
| TWI588918B (zh) * | 2014-04-01 | 2017-06-21 | 亞太優勢微系統股份有限公司 | 具精確間隙機電晶圓結構與及其製作方法 |
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