JP3059749B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3059749B2 JP3059749B2 JP2223671A JP22367190A JP3059749B2 JP 3059749 B2 JP3059749 B2 JP 3059749B2 JP 2223671 A JP2223671 A JP 2223671A JP 22367190 A JP22367190 A JP 22367190A JP 3059749 B2 JP3059749 B2 JP 3059749B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- substrate
- soi
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本方法は、半導体基板への素子作製の際に低温での素
子間分離技術を提供するものである。
子間分離技術を提供するものである。
＜従来技術及び発明が解決しようとする課題＞ 第２図に示すSOI（Silicon On Insulator）基板若し
くは、TFT（Thin Film Transistor）基板の素子間分離
の断面模式図を用いて説明する。シリコン基板１の上に
絶縁膜２を形成し、更にSOI膜若しくは多結晶シリコン
膜３を積層しその上にCVD法によってシリコン酸化膜４
を積層する。この積層膜の上に素子領域の形状にレジス
トマスク７を形成し、RIEでシリコン酸化膜４をエッチ
ングする（（第２図（ａ））。次に、絶縁膜８を積層し
て、それをRIEでエッチングすることにより第２図
（ｂ）の絶縁膜８´を形成する。この絶縁膜８´とシリ
コン酸化膜４をマスクにRIEでSOI膜若しくは多結晶シリ
コン膜３をエッチングする。次に、絶縁膜８´をフッ酸
の水溶液で除去する。このとき、絶縁膜２とシリコン酸
化膜４に比べて絶縁膜８´にはエッチング速度が非常に
速いもの、例えばPSG膜を用いることで、選択的に絶縁
膜８´のみの除去が行える。この後、シリコン酸化膜４
をマスクにSOI基板若しくは多結晶シリコン膜３エッジ
部と側壁部のみにイオン注入10を施し不純物拡散層11を
形成する。次に、全面に絶縁膜12を積層し、更にその上
に有機膜13を回転塗布し表面を平坦にする（（第２図
（ｅ））。この後、シリコン酸化膜12と有機膜13をエッ
チング速度の等しい条件でエッチングしSOI膜若しくは
多結晶シリコン膜３の表面を露出させ素子領域以外にシ
リコン酸化膜12を埋め込む（（第２図（ｆ））。あるい
は、エッチングを途中で止めてSOI膜もしくは多結晶シ
リコン膜３の上にシリコン酸化膜４を残した形とし、こ
れをフッ酸で除去する（（第２図（fa））。ここで、前
記の方法を用いた場合、SOI膜若しくは多結晶シリコン
膜表面３がエッチング時のプラズマにさらされることに
なってしまい膜に損傷を与えてしまう。この損傷を回復
させるには膜３の表面を酸化して、その酸化膜を湿式で
除去する方法があるが、この除去の際にフィ−ルド部に
埋め込んだシリコン酸化膜12もエッチングされてしまい
SOI膜若しくは多結晶シリコン膜３のエッジ部が露出し
てしまい第２図（ｇ）のようになってしまう。
くは、TFT（Thin Film Transistor）基板の素子間分離
の断面模式図を用いて説明する。シリコン基板１の上に
絶縁膜２を形成し、更にSOI膜若しくは多結晶シリコン
膜３を積層しその上にCVD法によってシリコン酸化膜４
を積層する。この積層膜の上に素子領域の形状にレジス
トマスク７を形成し、RIEでシリコン酸化膜４をエッチ
ングする（（第２図（ａ））。次に、絶縁膜８を積層し
て、それをRIEでエッチングすることにより第２図
（ｂ）の絶縁膜８´を形成する。この絶縁膜８´とシリ
コン酸化膜４をマスクにRIEでSOI膜若しくは多結晶シリ
コン膜３をエッチングする。次に、絶縁膜８´をフッ酸
の水溶液で除去する。このとき、絶縁膜２とシリコン酸
化膜４に比べて絶縁膜８´にはエッチング速度が非常に
速いもの、例えばPSG膜を用いることで、選択的に絶縁
膜８´のみの除去が行える。この後、シリコン酸化膜４
をマスクにSOI基板若しくは多結晶シリコン膜３エッジ
部と側壁部のみにイオン注入10を施し不純物拡散層11を
形成する。次に、全面に絶縁膜12を積層し、更にその上
に有機膜13を回転塗布し表面を平坦にする（（第２図
（ｅ））。この後、シリコン酸化膜12と有機膜13をエッ
チング速度の等しい条件でエッチングしSOI膜若しくは
多結晶シリコン膜３の表面を露出させ素子領域以外にシ
リコン酸化膜12を埋め込む（（第２図（ｆ））。あるい
は、エッチングを途中で止めてSOI膜もしくは多結晶シ
リコン膜３の上にシリコン酸化膜４を残した形とし、こ
れをフッ酸で除去する（（第２図（fa））。ここで、前
記の方法を用いた場合、SOI膜若しくは多結晶シリコン
膜表面３がエッチング時のプラズマにさらされることに
なってしまい膜に損傷を与えてしまう。この損傷を回復
させるには膜３の表面を酸化して、その酸化膜を湿式で
除去する方法があるが、この除去の際にフィ−ルド部に
埋め込んだシリコン酸化膜12もエッチングされてしまい
SOI膜若しくは多結晶シリコン膜３のエッジ部が露出し
てしまい第２図（ｇ）のようになってしまう。
後記の方法を用いた場合、膜３の損傷は避けられるも
のの、湿式でシリコン酸化膜４を取り除く際にフィ−ル
ド部のシリコン酸化膜12もエッチングが進んでしまいSO
I膜若しくは多結晶シリコン膜３のエッジが露出してし
まう。このような状態の膜を基板として用い素子を形成
した場合に、サイドチャネル効果やゲ−ト絶縁膜（シリ
コン酸化膜）の耐圧劣化などの悪影響が生じてしまい素
子の性能を低下させてしまう問題が生じる。
のの、湿式でシリコン酸化膜４を取り除く際にフィ−ル
ド部のシリコン酸化膜12もエッチングが進んでしまいSO
I膜若しくは多結晶シリコン膜３のエッジが露出してし
まう。このような状態の膜を基板として用い素子を形成
した場合に、サイドチャネル効果やゲ−ト絶縁膜（シリ
コン酸化膜）の耐圧劣化などの悪影響が生じてしまい素
子の性能を低下させてしまう問題が生じる。
＜課題を解決するための手段＞ 素子間分離エッチングのマスクとなる絶縁膜を多層膜
にしてそれぞれにエッチングに対する選択比が十分に取
れる膜種を用いる。
にしてそれぞれにエッチングに対する選択比が十分に取
れる膜種を用いる。
＜作用効果＞ 本方法を用いることにより、低温プロセスでSOI基板
表面へのプラズマによるダメ−ジの入らない、フィ−ル
ドへの絶縁膜埋め込み状態も改善されSOI基板のエッジ
部へ厚い絶縁膜を被覆できサイドチャネル効果やゲ−ト
絶縁膜の耐圧不良といった問題が解決され、素子特性が
改善され信頼性の向上が図れる。
表面へのプラズマによるダメ−ジの入らない、フィ−ル
ドへの絶縁膜埋め込み状態も改善されSOI基板のエッジ
部へ厚い絶縁膜を被覆できサイドチャネル効果やゲ−ト
絶縁膜の耐圧不良といった問題が解決され、素子特性が
改善され信頼性の向上が図れる。
＜実施例＞ 第１図に示すSOI（Silicon On Insulator）基板若し
くは、TFT（Thin Film Transistor）基板の素子間分離
の断面模式図を用いて説明する。
くは、TFT（Thin Film Transistor）基板の素子間分離
の断面模式図を用いて説明する。
シリコン基板１の上に化学反応気相成長法（CVD）な
どにより層間絶縁膜２を形成しそれにSOI膜若しくは多
結晶シリコン膜３を積層する。この上にCVD法などによ
り250nm程度のシリコン酸化膜４を形成する。そのうえ
に窒化シリコン膜５をCVD法などにより厚さ250nm程度積
層する。更に、その上にシリコン酸化膜６をCVD法など
により厚さ250nm程度積層する。つづいて、素子領域の
形状に通常のフォトリソグラフィ−の方法を用いてフォ
トレジストパタ−ン７を形成しこれをマスクに、シリコ
ン酸化膜６、窒化シリコン膜５とシリコン酸化膜４の３
層積層絶縁膜をRIEでエッチングする（（第１図
（ａ））。次に、CVD法でPSG膜８を700nm厚程度積層
し、RIEで全面エッチングすることで３層積層絶縁膜の
側壁部にのみPSG膜８´を残す（第１図（ｂ））。ここ
で形成された４層の絶縁膜をマスクにSOI膜若しくは多
結晶シリコン膜３をRIEでエッチング分離しSOI若しくは
多結晶シリコン基板９を形成し第１図（ｃ）として、そ
の上から不純物イオン注入10を施して不純物拡散層11を
形成する。
どにより層間絶縁膜２を形成しそれにSOI膜若しくは多
結晶シリコン膜３を積層する。この上にCVD法などによ
り250nm程度のシリコン酸化膜４を形成する。そのうえ
に窒化シリコン膜５をCVD法などにより厚さ250nm程度積
層する。更に、その上にシリコン酸化膜６をCVD法など
により厚さ250nm程度積層する。つづいて、素子領域の
形状に通常のフォトリソグラフィ−の方法を用いてフォ
トレジストパタ−ン７を形成しこれをマスクに、シリコ
ン酸化膜６、窒化シリコン膜５とシリコン酸化膜４の３
層積層絶縁膜をRIEでエッチングする（（第１図
（ａ））。次に、CVD法でPSG膜８を700nm厚程度積層
し、RIEで全面エッチングすることで３層積層絶縁膜の
側壁部にのみPSG膜８´を残す（第１図（ｂ））。ここ
で形成された４層の絶縁膜をマスクにSOI膜若しくは多
結晶シリコン膜３をRIEでエッチング分離しSOI若しくは
多結晶シリコン基板９を形成し第１図（ｃ）として、そ
の上から不純物イオン注入10を施して不純物拡散層11を
形成する。
次に、シリコン酸化膜12をCVD法で1000nm厚程度積層
して、その上に有機膜13を回転塗布することにより平坦
な表面状態（（第１図（ｅ））とし、シリコン酸化膜12
と有機膜13が同じエッチング速度であり、しかも窒化シ
リコン膜５とはエッチングの選択性のあるRIE条件でエ
ッチングを進め、シリコン酸化膜６までを除去し窒化シ
リコン膜５の表面が露出した時点でエッチングを終了す
ることで第１図（ｆ）の形状とする。この後、RIEで窒
化シリコン膜５をエッチング除去して第１図（ｇ）と
し、次にフッ酸でシリコン酸化膜４を除去する。この
時、フィ−ルド部に埋め込んだシリコン酸化膜12もエッ
チングされ膜減りが生じてしまうが厚差が十分にあるの
でSOI若しくは多結晶シリコン基板９のエッジ部が露出
することなく第１図（ｈ）の形状が得られる。
して、その上に有機膜13を回転塗布することにより平坦
な表面状態（（第１図（ｅ））とし、シリコン酸化膜12
と有機膜13が同じエッチング速度であり、しかも窒化シ
リコン膜５とはエッチングの選択性のあるRIE条件でエ
ッチングを進め、シリコン酸化膜６までを除去し窒化シ
リコン膜５の表面が露出した時点でエッチングを終了す
ることで第１図（ｆ）の形状とする。この後、RIEで窒
化シリコン膜５をエッチング除去して第１図（ｇ）と
し、次にフッ酸でシリコン酸化膜４を除去する。この
時、フィ−ルド部に埋め込んだシリコン酸化膜12もエッ
チングされ膜減りが生じてしまうが厚差が十分にあるの
でSOI若しくは多結晶シリコン基板９のエッジ部が露出
することなく第１図（ｈ）の形状が得られる。
素子間分離が終了した後は、通常のMOSFET形成方法な
どを用いて、素子形成を行う。
どを用いて、素子形成を行う。
本実施例では、SOI膜若しくは多結晶シリコン膜単層
素子について説明したが、積層素子及び通常の半導体基
板においても同様に適用できる。
素子について説明したが、積層素子及び通常の半導体基
板においても同様に適用できる。
第１図（ａ）乃至（ｈ）は、本発明の実施例の工程断面
略図を、第２図（ａ）乃至（ｇ）は従来技術の工程断面
略図をそれぞれ示す。 １……シリコン基板、２、４、６、12……シリコン酸化
膜、３……SOI膜若しくは多結晶シリコン膜、５……窒
化シリコン膜、７……フォトレジスト、８……PSG膜、
９……SOI若しくは多結晶シリコン基板、10……イオン
注入、11……不純物拡散層、13……有機塗布膜
略図を、第２図（ａ）乃至（ｇ）は従来技術の工程断面
略図をそれぞれ示す。 １……シリコン基板、２、４、６、12……シリコン酸化
膜、３……SOI膜若しくは多結晶シリコン膜、５……窒
化シリコン膜、７……フォトレジスト、８……PSG膜、
９……SOI若しくは多結晶シリコン基板、10……イオン
注入、11……不純物拡散層、13……有機塗布膜
Claims (1)
- 【請求項１】SOI膜を有するSOI基板或いは多結晶シリコ
ン膜を有するTFT基板上に第1,第2,および第３の絶縁膜
を順次積層し、素子形成領域上に前記第1,第2,及び第３
の絶縁膜を残置させる工程と、 前記第1,第2,及び第３の絶縁膜パターンの形成されたSO
I基板或いはTFT基板上に第４の絶縁膜を積層し、エッチ
ングを行って前記第1,第2,及び第３の絶縁膜パターンの
側面に、前記第４の絶縁膜を残置させる工程と、 前記第1,第2,第3,及び第４の絶縁膜の絶縁膜パターンを
マスクとして前記SOI膜或いは多結晶シリコン膜をエッ
チング分離した後、前記第４の絶縁膜パターンを除去
し、前記SOI膜或いは多結晶シリコン膜のエッジ部及び
側壁部にイオン注入する工程と、 前記第1,第2,及び第３の絶縁膜パターンが形成された基
板全面に第５の絶縁膜を積層した後、エッチングを行っ
て、第２の絶縁膜表面を露出させ、同時に第２の絶縁膜
表面と前記第５の絶縁膜上面とをほぼ面一にする工程
と、前記第２の絶縁膜及び第１の絶縁膜を除去する工程
からなり、 前記第２の絶縁膜は前記第３の絶縁膜及び前記第５の絶
縁膜に対し、エッチング選択性を有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223671A JP3059749B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223671A JP3059749B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04105345A JPH04105345A (ja) | 1992-04-07 |
| JP3059749B2 true JP3059749B2 (ja) | 2000-07-04 |
Family
ID=16801827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223671A Expired - Fee Related JP3059749B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3059749B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100595319B1 (ko) * | 2004-12-27 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 다층 금속배선 및 그 제조방법 |
-
1990
- 1990-08-23 JP JP2223671A patent/JP3059749B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04105345A (ja) | 1992-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0782185B1 (en) | Process of fabricating semiconductor device having isolating oxide rising out of groove | |
| US7211517B2 (en) | Semiconductor device and method that includes reverse tapering multiple layers | |
| KR100268894B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JPS61247051A (ja) | 半導体装置の製造方法 | |
| JP3059749B2 (ja) | 半導体装置の製造方法 | |
| JP2001284581A (ja) | 半導体装置とその製造方法 | |
| KR100214534B1 (ko) | 반도체소자의 소자격리구조 형성방법 | |
| JP3483090B2 (ja) | 半導体装置の製造方法 | |
| JPH0555361A (ja) | 半導体装置及びその製造方法 | |
| KR100997789B1 (ko) | 반도체 소자의 제조방법 | |
| JP2707536B2 (ja) | 半導体装置の製造方法 | |
| JP3209209B2 (ja) | 容量コンタクトホールを有する半導体装置の製造方法 | |
| KR0161727B1 (ko) | 반도체 소자의 소자분리방법 | |
| KR100223825B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| JPS6312381B2 (ja) | ||
| KR960005554B1 (ko) | 반도체 소자의 분리막 형성방법 | |
| JPH0230160A (ja) | 半導体装置 | |
| KR100304967B1 (ko) | 반도체소자의 배선 및 그의 형성방법 | |
| JP3175307B2 (ja) | 半導体装置の製造方法 | |
| KR100291417B1 (ko) | 반도체 소자의 아이솔레이션 제조방법 | |
| JPH07135308A (ja) | 半導体装置の製造方法 | |
| JPH11354787A (ja) | 半導体装置の製造方法 | |
| JPS60200569A (ja) | 半導体装置の製造方法 | |
| JPH11224896A (ja) | 半導体装置およびその製造方法 | |
| KR20000003342A (ko) | 반도체 장치의 자기정렬 콘택홀 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |