KR100595319B1 - 반도체 소자의 다층 금속배선 및 그 제조방법 - Google Patents

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Abstract

본 발명 반도체 소자의 다층 금속배선 및 그 제조방법에 관한 것으로, WEE 및 EBR 처리된 웨이퍼의 최외곽 가장자리에 스핀-온-글래스 방식으로 절연막을 형성하여 웨이퍼 표면을 1차적으로 평탄화시킴에 따라 웨이퍼 상에 재차 층간절연막을 형성하더라도 웨이퍼 가장자리의 단차가 낮아지지 않으며, 그 층간절연막을 화학기계적 연마를 통해 평탄화하더라도 웨이퍼 가장자리의 단차 낮아짐을 최소화할 수 있고, 나아가 층간절연막이 완전히 연마되는 것을 방지할 수 있게 된다..
WEE, EBR, 웨이퍼엣지, SOG, 스핀 온 글래스, CMP, 화학기계적연마, 다층배선

Description

반도체 소자의 다층 금속배선 및 그 제조방법{metal line for Multi Layer of Semiconductor Device and Fabricating Method thereof}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 다층 금속배선 제조방법을 순차적으로 보인 예시도.
도 2는 종래 기술에 따른 반도체 소자의 다층 금속배선 제조방법에 의해 제조된 웨이퍼의 불량 발생을 보인 예시도.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 다층 금속배선 제조방법을 순차적으로 보인 예시도.
***도면의 주요부분에 대한 부호의 설명***
31:기판 32:제1절연막
33:콘택 34:하부배선
35:제1층간절연막 36:제2층간절연막
41:제2절연막
본 발명은 반도체 소자의 다층 금속배선 및 그 제조방법에 관한 것으로, 보 다 상세하게는 웨이퍼(Wafer) 상에 형성되어 다층 금속배선들을 선택적으로 연결시키는 층간절연막(Inter-Metal Dielectric : IMD)의 두께를 웨이퍼의 전면에서 균일하게 함으로써, 반도체 소자의 오동작을 방지하기에 적당하도록 한 반도체 소자의 다층 금속배선 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자 제조에서 기판 상에 1층의 배선을 2차원적으로 설계하는 경우에는 설계 자유도가 작기 때문에 배선의 길이가 증가하게 되고, 또한 반도체 소자의 레이아웃에 큰 제약을 가할 뿐만 아니라 반도체 소자의 소형화를 방해하게 된다.
한편, 기판 상에 배선을 다층화하여 3차원적으로 설계하는 경우에는 설계 자유도가 매우 커지기 때문에 배선이 차지하는 공간이 대폭 축소되고, 또한 반도체 소자의 레이아웃에 제약이 줄어들 뿐만 아니라 반도체 소자의 소형화를 가능하게 한다. 이와 같이 배선의 설계 자유도가 증가하고, 차지하는 공간이 대폭 축소되면, 배선 저항이나 전류 용량 등의 설정을 여유 있게 할 수 있게 된다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 다층 금속배선 제조방법을 순차적으로 보인 예시도로서, 웨이퍼의 가장자리 프로파일(Profile)을 도시하고 있다.
먼저, 도 1a에 도시된 바와같이, 기판(11) 상에 게이트 및 소스/드레인으로 구성되는 트랜지스터(미도시)를 형성하고, 기판(11)의 표면을 평탄화시키기 위한 비피에스지(BPSG)나 피에스지(PSG)와 같은 유동성 재질의 제1절연막(12)을 형성한 다음 상기 트랜지스터의 게이트나 소스/드레인이 선택적으로 노출되도록 식각하여 콘택홀(Contact Hole)을 형성한다.
그리고, 상기 콘택홀에 도전성 물질을 채워 넣어 상기 트랜지스터의 게이트나 소스/드레인과 전기적으로 접촉되는 콘택(13)을 형성한 다음 상부전면에 도전성 물질을 증착하고 패터닝하여 콘택(13)과 전기적으로 접촉되는 하부배선(14)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 하부배선(14)이 형성된 결과물의 상부전면에 제1층간절연막(15)을 형성한다. 이때, 웨이퍼의 최외곽 가장자리는 제1층간절연막(15)이 형성되지 않도록 처리하는데, 이와 같은 처리를 WEE(Wafer Edge Exclusion) 및 EBR(Edge Bead Removal)이라 한다.
그리고, 도 1c에 도시된 바와 같이, 상기 제1층간절연막(15)이 형성된 결과물의 상부전면에 제2층간절연막(16)을 형성한다.
그리고, 도 1d에 도시된 바와 같이, 상기 제2층간절연막(16)을 화학기계적 연마(Chemical Mechanical Polishing : CMP)를 통해 평탄화한다.
이후, 도면상에 도시되지는 않았지만, 상기 제2층간절연막(16)을 선택적으로 식각하여 하부배선(14)이 노출되도록 콘택홀을 형성하고, 콘택홀에 도전성 물질을 채워 넣어 콘택을 형성한 다음 상부전면에 도전성 물질을 증착하고 패터닝하여 콘택과 전기적으로 접촉되는 상부배선을 형성함으로써, 하부배선(14)과 상부배선이 콘택에 의해 연결되도록 한다.
그러나, 상기한 바와같은 종래 반도체 소자의 다층 금속배선구조 및 그 제조방법은 제1층간절연막(15)이 웨이퍼의 최외곽 가장자리에 형성되지 않도록 WEE 및 EBR 처리함에 따라 제2층간절연막(16)을 형성하더라도 웨이퍼의 가장자리는 낮은 단차를 갖게 된다.
따라서, 상기 제2층간절연막(16)을 화학기계적 연마를 통해 평탄화하면 패턴이 조밀하지 않은 웨이퍼의 가장자리는 화학기계적 연마의 특성상 웨이퍼의 중앙 부분에 비해 연마량이 높기 때문에 웨이퍼 가장자리의 단차는 더욱 낮아지고, 심지어 제2층간절연막(16)이 완전히 연마되는 결과를 초래하게 되어 하부배선(14)과 상부배선이 격리되어야 할 영역에서 단락되는 불량이 발생되고, 이는 반도체 소자의 오동작이 발생하는 원인이 된다.
또한, 상기 웨이퍼 가장자리의 낮은 단차는 후속하는 비아콘택(Via Contact) 형성시, 금속의 과도식각(Over Etch)을 유발함에 따라 비아콘택이 매우 높은 저항값을 갖게 되고, 이는 반도체 소자의 오동작이 발생하는 원인이 된다.
도 2는 종래 기술에 따른 반도체 소자의 다층 금속배선구조 제조방법에 의해 제조된 웨이퍼의 불량 발생을 보인 예시도이다.
도 2를 참조하면, 웨이퍼의 최외곽에 형성되는 반도체 칩(C1)은 층간절연막(25)의낮은 단차로 인해 하부배선(24)과 상부배선(26)이 격리되어야 할 영역에서 단락되어 불량 처리됨에 따라 수율을 저하시키게 된다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위해 창안한 것으로, 본 발명의 목적은 웨이퍼 상에 형성되어 다층 금속배선들을 선택적으로 연결시키는 층간절연막의 두께를 웨이퍼의 전면에서 균일하게 함으로써, 반도체 소자의 오동작 을 방지할 수 있는 반도체 소자의 다층 금속배선 및 그 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 반도체 소자의 다층 금속배선은 기판과; 상기 기판 상에 형성된 제1절연막과; 상기 제1절연막의 상부에 이격 패터닝된 제1배선과; 상기 기판의 가장자리를 제외한 제1절연막의 상부에 형성되어 상기 제1배선의 이격된 영역에 채워지는 제1층간절연막과; 상기 기판의 가장자리영역에 형성된 제2절연막과; 상기 기판 상의 전면에 형성된 제2층간절연막과; 상기 제2층간절연막의 일부가 식각되어 상기 제1배선을 선택적으로 노출시키는 콘택홀과; 상기 콘택홀을 채우는 적어도 하나의 도전막과; 상기 제2층간절연막의 상부에 패터닝되어 상기 도전막과 전기적으로 연결되는 제2배선을 구비하여 구성되는 것을 특징으로 한다.
그리고, 상기 본 발명의 목적을 달성하기 위한 반도체 소자의 다층 금속배선 제조방법은 기판 상에 제1절연막을 형성하는 공정과; 상기 제1절연막의 상부에 일정하게 이격되는 제1배선을 패터닝하는 공정과; 상기 기판의 가장자리를 제외한 제1절연막 상부의 상기 제1배선이 이격된 영역에 제1층간절연막을 채우는 공정과; 상기 기판의 가장자리에 제2절연막을 형성하는 공정과; 상기 제1배선의 이격 영역에 제1층간절연막이 채워진 기판의 상부전면에 제2층간절연막을 형성한 다음 평탄화하는 공정과; 상기 제2층간절연막의 일부를 식각하여 상기 제1배선을 선택적으로 노출시키는 콘택홀을 형성하는 공정과; 상기 콘택홀에 적어도 하나의 도전막을 채워 넣어 콘택을 형성하는 공정과; 상기 제2층간절연막의 상부에 도전물질을 형성한 다음 상기 콘택과 선택적으로 연결되도록 패터닝하여 제2배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체 소자의 다층 금속배선 및 그 제조방법을 첨부한 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 다층 금속배선 제조방법을 순차적으로 보인 예시도이다.
먼저, 도 3a에 도시된 바와 같이, 기판(31) 상에 게이트 및 소스/드레인으로 구성되는 트랜지스터(미도시)를 형성하고, 기판(31)의 표면을 평탄화시키기 위한 비피에스지(BPSG)나 피에스지(PSG)와 같은 유동성 재질의 제1절연막(32)을 형성한 다음 상기 트랜지스터의 게이트나 소스/드레인이 선택적으로 노출되도록 식각하여 콘택홀을 형성한다.
그리고, 상기 콘택홀에 도전성 물질을 채워 넣어 상기 트랜지스터의 게이트나 소스/드레인과 전기적으로 접촉되는 콘택(33)을 형성한 다음 상부전면에 도전성 물질을 증착하고 패터닝하여 콘택(33)과 전기적으로 접촉되는 하부배선(34)을 형성한다. 이때, 콘택(33)은 콘택홀이 형성된 제1절연막(32)의 상부전면에 배리어 금속(Barrier Metal)과 텅스텐막을 증착하고, 화학기계적 연마를 통해 평탄화하여 형성된다.
그리고, 도 3b에 도시된 바와 같이, 상기 하부배선(34)이 형성된 결과물의 상부전면에 제1층간절연막(35)을 형성한다. 이때, 제1층간절연막(35)으로는 SiON 이나 HDP(High Density Plasma) 등의 절연막이 적용될 수 있으며, 전술한 바와 같이 웨이퍼의 최외곽 가장자리는 제1층간절연막(35)이 형성되지 않도록 WEE 및 EBR 처리 한다.
그리고, 도 3c에 도시된 바와 같이, 상기 WEE 및 EBR 처리된 웨이퍼의 최외곽 가장자리에 제2절연막(41)을 형성한다. 이때, 제2절연막(41)은 스핀-온-글래스(Spin-On-Glass : SOG) 방식으로 형성한다.
즉, 상기 WEE 및 EBR 처리된 웨이퍼를 진공척(Vacuum Chuck) 위에 로딩하여 회전시키면서 노즐을 통해 절연물질을 웨이퍼의 가장자리에 분사하여 제2절연막(41)이 WEE 및 EBR 처리된 영역에만 형성되도록 한다. 이때, 제2절연막(41)은 상기 하부배선(34)과 동일한 단차를 갖도록 형성하거나 또는 하부배선(34)에 비해 높은 단차를 갖도록 형성함으로써, 기판(31) 표면을 1차적으로 평탄화한다.
그리고, 도 3d에 도시된 바와 같이, 상기 제2절연막(41)이 형성된 결과물의 상부전면에 제2층간절연막(36)을 형성한다.
그리고, 도 3e에 도시된 바와 같이, 상기 제2층간절연막(36)을 화학기계적 연마를 통해 평탄화한다. 이때, 전술한 제2절연막(41)에 의해 기판(31) 표면이 1차적으로 평탄화되기 때문에 제2층간절연막(36)의 증착 두께를 감소시킬 수 있을 뿐만 아니라 제2층간절연막(36)의 연마 두께를 감소시킬 수 있게 되고, 이로 인해 화학기계적 연마처리에 소요되는 시간을 단축시켜 수율을 향상시킬 수 있게 된다.
이후, 도면상에 도시되지는 않았지만, 상기 제2층간절연막(36)을 선택적으로 식각하여 하부배선(34)이 노출되도록 콘택홀을 형성하고, 콘택홀에 도전성 물질을 채워 넣어 콘택을 형성한 다음 상부전면에 도전성 물질을 증착하고 패터닝하여 콘택과 전기적으로 접촉되는 상부배선을 형성함으로써, 하부배선(34)과 상부배선이 콘택에 의해 연결되도록 한다.
상기한 바와같은 본 발명에 의한 반도체 소자의 다층 금속배선구조 및 그 제조방법은 제1층간절연막(35)이 형성되지 않도록 WEE 및 EBR 처리된 웨이퍼의 최외곽 가장자리에 제2절연막(41)을 형성하여 웨이퍼 표면을 1차적으로 평탄화시킴에 따라 웨이퍼 가장자리의 단차 낮아짐이나 제2층간절연막(36)의 완전 연마를 방지할 수 있게 된다.
상술한 바와같이 본 발명에 의한 반도체 소자의 다층 금속배선 및 그 제조방법은 WEE 및 EBR 처리된 웨이퍼의 최외곽 가장자리에 스핀-온-글래스 방식으로 절연막을 형성하여 웨이퍼 표면을 1차적으로 평탄화시킴에 따라 웨이퍼 상에 재차 층간절연막을 형성하더라도 웨이퍼 가장자리의 단차가 낮아지지 않으며, 그 층간절연막을 화학기계적 연마를 통해 평탄화하더라도 웨이퍼 가장자리의 단차 낮아짐을 최소화할 수 있고, 나아가 층간절연막이 완전히 연마되는 것을 방지할 수 있게 된다.
따라서, 상기 층간절연막의 증착 두께를 감소시킬 수 있을 뿐만 아니라 층간절연막의 연마량을 감소시킬 수 있게 되고, 이로 인해 화학기계적 연마처리에 소요되는 시간을 단축시켜 반도체 소자의 수율을 향상시킬 수 있는 효과가 있다.
또한, 상기 층간절연막의 단차불량에 의해 하부배선과 상부배선이 격리되어야 할 영역에서 단락이 발생되는 것을 방지할 수 있게 되어 반도체 소자의 오동작 을 방지할 수 있는 효과가 있다.
그리고, 상기 웨이퍼 가장자리의 단차 낮아짐을 방지함에 따라 후속하는 비아콘택 형성시 금속의 과도식각을 방지함으로써, 비아콘택의 저항값을 최소화하여 반도체 소자의 오동작을 방지할 수 있는 효과가 있다.

Claims (6)

  1. 기판과;
    상기 기판 상에 형성된 제1절연막과;
    상기 제1절연막의 상부에 패터닝된 복수의 제1배선들과;
    상기 기판의 가장자리를 제외한 제1절연막의 상부에 형성되어 상기 제1배선들의 이격된 영역을 평탄화하는 제1층간절연막과;
    상기 기판의 가장자리영역에 형성된 제2절연막과;
    상기 기판 상의 전면에 형성된 제2층간절연막과;
    상기 제2층간절연막의 일부가 식각되어 상기 제1배선들을 선택적으로 노출시키는 콘택홀과;
    상기 콘택홀을 채우는 적어도 하나의 도전막과;
    상기 제2층간절연막의 상부에 패터닝되어 상기 도전막과 전기적으로 연결되는 복수의 제2배선들을 구비하여 구성되는 것을 특징으로 하는 반도체 소자의 다층 금속배선.
  2. 제 1 항에 있어서,
    상기 제2절연막은 상기 하부배선과 동일한 높이로 형성된 것을 특징으로 하는 반도체 소자의 다층 금속배선.
  3. 제 1 항에 있어서,
    상기 제2절연막은 상기 하부배선에 비해 높은 단차를 갖도록 형성된 것을 특징으로 하는 반도체 소자의 다층 금속배선.
  4. 기판 상에 제1절연막을 형성하는 공정과;
    상기 제1절연막의 상부에 일정하게 이격되는 제1배선을 패터닝하는 공정과;
    상기 기판의 가장자리를 제외한 제1절연막 상부의 상기 제1배선이 이격된 영역에 제1층간절연막을 채우는 공정과;
    상기 기판의 가장자리에 제2절연막을 형성하는 공정과;
    상기 상기 제1배선의 이격 영역에 제1층간절연막이 채워진 기판의 상부전면에 제2층간절연막을 형성한 다음 평탄화하는 공정과;
    상기 제2층간절연막의 일부를 식각하여 상기 제1배선을 선택적으로 노출시키는 콘택홀을 형성하는 공정과;
    상기 콘택홀에 적어도 하나의 도전막을 채워 넣어 콘택을 형성하는 공정과;
    상기 제2층간절연막의 상부에 도전물질을 형성한 다음 상기 콘택과 선택적으로 연결되도록 패터닝하여 제2배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  5. 제 4 항에 있어서,
    상기 기판의 가장자리에 제2절연막을 형성하는 공정은
    스핀-온-글래스 방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 기판의 가장자리에 제2절연막을 형성하는 공정은
    상기 기판을 진공척에 로딩하여 회전시키면서 노즐을 통해 절연물질을 기판의 가장자리에 분사하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008389B2 (en) 2016-05-09 2018-06-26 Samsung Electronics Co., Ltd. Methods of manufacturing vertical memory devices at an edge region
US11217457B2 (en) 2019-08-16 2022-01-04 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device
CN117976534A (zh) * 2024-04-02 2024-05-03 粤芯半导体技术股份有限公司 一种防止钝化层蚀刻产生电弧击穿的方法及晶圆制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04105345A (ja) * 1990-08-23 1992-04-07 Sharp Corp 半導体装置の製造方法
KR20010111745A (ko) * 2000-06-13 2001-12-20 윤종용 손상방지용 절연막을 이용한 반도체 소자의 제조방법
KR20020060334A (ko) * 2001-01-10 2002-07-18 윤종용 균일성을 갖는 웨이퍼의 제조 방법
KR20020085400A (ko) * 2001-05-08 2002-11-16 아남반도체 주식회사 스핀 온 글라스막의 에지 비드 제거 방법
JP2003197621A (ja) 2001-12-27 2003-07-11 Sony Corp 埋め込み配線の形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04105345A (ja) * 1990-08-23 1992-04-07 Sharp Corp 半導体装置の製造方法
KR20010111745A (ko) * 2000-06-13 2001-12-20 윤종용 손상방지용 절연막을 이용한 반도체 소자의 제조방법
KR20020060334A (ko) * 2001-01-10 2002-07-18 윤종용 균일성을 갖는 웨이퍼의 제조 방법
KR20020085400A (ko) * 2001-05-08 2002-11-16 아남반도체 주식회사 스핀 온 글라스막의 에지 비드 제거 방법
JP2003197621A (ja) 2001-12-27 2003-07-11 Sony Corp 埋め込み配線の形成方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1020040112912 - 659716
1020040112912 - 659718

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008389B2 (en) 2016-05-09 2018-06-26 Samsung Electronics Co., Ltd. Methods of manufacturing vertical memory devices at an edge region
US11217457B2 (en) 2019-08-16 2022-01-04 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device
CN117976534A (zh) * 2024-04-02 2024-05-03 粤芯半导体技术股份有限公司 一种防止钝化层蚀刻产生电弧击穿的方法及晶圆制备方法

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