KR100883041B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 49
- 239000010410 layer Substances 0.000 claims abstract description 38
- 229910052751 metal Inorganic materials 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 16
- 239000007769 metal material Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 125000005842 heteroatom Chemical group 0.000 claims abstract description 7
- 238000005498 polishing Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 229910052802 copper Inorganic materials 0.000 claims description 19
- 239000010949 copper Substances 0.000 claims description 19
- 230000004888 barrier function Effects 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 239000012212 insulator Substances 0.000 description 6
- 239000000126 substance Substances 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
에프피지에이(FPGA : field programmable gate array) 소자 및 그 제조 방법에 관한 것으로, 그 목적은 집적도가 향상된 FPGA를 제조하는 것이다. 이를 위해 본 발명에서는, FPGA 제조에 두얼 다마신 공정을 적용하여 비아의 내벽에 비정질실리콘층을 형성하는 것을 특징으로 한다. 즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 형성된 하부 금속배선을 포함하여 반도체 기판의 상부 전면에 제1층간절연막, 이종막, 및 제2층간절연막을 순차적으로 형성하는 단계; 제2층간절연막, 이종막, 제1층간절연막을 선택적으로 식각하여 하부 금속배선을 노출시키는 비아를 형성하는 단계; 비아의 내벽에 비정질실리콘층을 형성하는 단계; 이종막을 식각종료층으로 사용하고 비아보다 더 넓은 폭으로 제2층간절연막을 선택적으로 식각하여 배선구를 형성하는 단계; 비아 및 배선구의 내부를 매립하도록 금속물질을 형성한 후, 제2층간절연막이 노출될 때까지 금속물질을 화학기계적 연마하는 단계를 포함하여 이루어진다.
FPGA, 두얼다마신, 비정질실리콘
Description
도 1a 내지 도 1e는 일반적인 두얼 다마신 공정을 도시한 단면도이고,
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 두얼 다마신 공정을 이용하여 에프피지에이(FPGA : field programmable gate array, 이하 FPGA라 칭함) 소자를 형성하는 방법에 관한 것이다.
일반적으로, FPGA는, 에스램(SRAM : static random access memory)과 유사한 성질을 가지고, 피에이엘(PAL : programmable arrary logic)이나, 지에이엘(GAL : generic arrary logic)과 같이 프로그램에 의해서 일정한 내부회로를 구성할 수 있는 것으로서, 전원을 가할 때마다 외부에서 매번 초기화 데이타를 입력시켜 주는 초기화 작업을 행함으로써, FPGA의 내부에 일정한 로직회로가 구성되게 하는 소자이다.
FPGA의 일반적인 구조는 두개의 전도성 물질인 전극사이에 절연물을 포함하는 것이며, 이를 위해 실리콘기판 위에 하부전극, 절연물, 및 상부전극을 형성하며, 이 때 상부전극과 하부전극 사이에 형성한 절연막이 정상시간에 절연되고 원하는 시간에 도전되도록 함으로써, 제품의 기능을 최종적으로 정의해주는 최종 사용자가 원하는 대로 프로그래밍할 수 있는 소자를 구현한다.
이러한 구조에서 전극 간 절연물의 물성은 프로그램 가능 소자의 전기적 특성에 영향을 주며, 전극 간 절연물의 절연파괴 후 형성되는 전도성 필라멘트가 프로그램된 이후의 소자 동작의 신뢰성에 영향을 준다.
그런데, 이와 같은 전극 간 절연물에는 커패시턴스(capacitance)가 존재하게 되어 소자의 전기적 스위칭 동작에 시간적 지연을 가져오는 문제점이 있다.
그러나, 커패시턴스를 줄이기 위해 전극 간 절연물을 두껍게 증착할 경우, 프로그램 전압이 상대적으로 높아지고 집적도가 저하되는 문제점이 발생한다.
따라서, FPGA의 집적도를 향상시킬 필요가 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 집적도가 향상된 FPGA를 제조하는 것이다.
본 발명의 다른 목적은 두얼 다마신 공정을 FPGA 제조에 적용하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 FPGA 제조에 두얼 다마신 공정을 적용하여 비아의 내벽에 비정질실리콘층을 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자는, 반도체 기판의 구조물 상에 형성된 하부 금속배선; 하부 금속배선을 포함하여 반도체 기판의 상부 전면에 형성되고, 하부 금속배선의 적어도 일부분 상에 형성된 비아와 비아 상부에 형성된 배선구를 가지는 층간절연막; 비아의 내벽 상에 형성된 비정질실리콘층; 비정질실리콘층 상에 형성되고 비아 및 배선구의 내부에 매립된 금속물질을 포함하는 것을 특징으로 한다.
여기서, 비아 및 배선구의 내부에 매립된 금속물질은 텅스텐, 알루미늄 및 구리 중의 하나인 것이 바람직하다.
그리고, 비정질실리콘층 및 배선구의 내벽에는 베리어금속막이 형성되고 베리어금속막 상에 금속물질이 형성되는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 형성된 하부 금속배선을 포함하여 반도체 기판의 상부 전면에 제1층간절연막, 이종막, 및 제2층간절연막을 순차적으로 형성하는 단계; 제2층간절연막, 이종막, 제1층간절연막을 선택적으로 식각하여 하부 금속배선을 노출시키는 비아를 형성하는 단계; 비아의 내벽에 비정질실리콘층을 형성하는 단계; 이종막을 식각종료층으로 사용하고 비아보다 더 넓은 폭으로 제2층간절연막을 선택적으로 식각하여 배선구를 형성하는 단계; 비아 및 배선구의 내부를 매립하도록 금속물질을 형성한 후, 제2층간절연막이 노출될 때까지 금속물질을 화학기계적 연마하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 반도체 소자 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
일반적으로 두얼 다마신 공정은 주로 구리 배선을 형성할 때 사용하는 공정으로서, 구리가 텅스텐, 알루미늄과는 달리 건식 식각(Reactive Ion Etching)에 의한 배선 형성이 어려운 재료이므로 건식 식각 공정을 거치지 않으면서 플러그(plug)와 배선(line)을 동시에 형성하기 위해 연구되었다. 즉, 구리를 웨이퍼에 전면 증착(blanket deposition)한 후에 불필요한 웨이퍼 표면의 구리층을 화학기계적 연마 공정으로 제거함으로써 최종적인 구리 플러그와 배선을 형성하는 공정을 두얼 다마신 공정이라 한다.
그러면, 첨부된 도 1a 내지 도 1e를 참조하여 일반적인 두얼 다마신 공정을 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 구조물(2)을 형성하고, 구조물(2) 상에 하부절연막(3)을 형성한 다음, 하부절연막(3)을 선택적으로 식각하여 배선구를 형성하고 구리를 전면증착한 후, 하부절연막(3)이 노출될 때까지 화학기계적 연마하여 하부구리배선(4)을 형성한다.
이어서, 하부절연막(3) 및 하부구리배선(4)의 상부 전면에 제1층간절연막(5)을 증착한 후, 제1층간절연막(5)의 상부 전면에 식각종료층으로 사용될 이종(異種)막(6)을 형성하고, 이종막(6) 상에 제2층간절연막(7)을 형성한다.
여기서, 이종막(6)이란 제1층간절연막(5), 제2층간절연막(7)과 다른 종류의 재질로 이루어진 막을 의미하는 것으로서, 이러한 경우 EPD(End Point Detector) 장비가 층간절연막과 이종막 사이의 식각률의 차이를 감지함으로써 상기 이종막(6)을 식각종료층으로 이용할 수 있게 된다.
여기서, 이종막(6)이란 제1층간절연막(5), 제2층간절연막(7)과 다른 종류의 재질로 이루어진 막을 의미하는 것으로서, 이러한 경우 EPD(End Point Detector) 장비가 층간절연막과 이종막 사이의 식각률의 차이를 감지함으로써 상기 이종막(6)을 식각종료층으로 이용할 수 있게 된다.
다음, 도 1b에 도시된 바와 같이, 제2층간절연막(7)의 상부 전면에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 영역의 상부에 해당하는 제2층간절연막 의 일부분을 노출시키는 제1감광막 패턴을 형성한 후, 그 제1감광막 패턴을 마스크로 하여 제2층간절연막(7), 이종막(6) 및 제1층간절연막(5)을 선택적으로 식각하여 하부구리배선(4)을 노출시키는 소정폭의 비아(100)를 형성한다. 이어서 제1감광막 패턴을 제거하고 세정공정을 수행한다.
다음, 도 1c에 도시된 바와 같이, 제2층간절연막(7)의 상부 전면에 다시 감광막을 도포하고 노광 및 현상하여 배선구로 예정된 영역에 해당하는 제2층간절연막의 일부분을 노출시키는 제2감광막 패턴을 형성한 후, 그 제2감광막 패턴을 마스크로 하고 이종막(6)을 식각종료층으로 사용하여 제2층간절연막(9)을 선택적으로 식각하여 배선구(200)를 형성한다. 이어서, 제2감광막 패턴을 제거하고 세정공정을 수행한다.
이 때, 배선구(200)는 비아(100)에 비해 폭이 더 넓은 것이 일반적이므로 배선구(200)를 통해 비아(100) 주변의 이종막(6)이 소정폭 노출된다.
다음, 도 1d에 도시된 바와 같이, 비아(100) 및 배선구(200)의 내벽을 포함하여 제2층간절연막(7)의 상부 전면에 베리어금속막(8)을 얇게 증착한 후, 베리어금속막(8) 상에 비아(100) 및 배선구(200)를 충분히 매립하도록 구리 등의 금속물질(9)을 두껍게 증착한다.
다음, 도 1e에 도시된 바와 같이, 제2층간절연막(7)이 노출될 때까지 텅스텐(9) 및 베리어금속막(8)을 화학기계적 연마하여 상면을 평탄화시킨다.
따라서, 상술한 바와 같은 두얼 다마신 공정을 FPGA 제조에 적용하면 집적도가 향상된 FPGA를 제조할 수 있을 것으로 기대된다.
그러면, 본 발명에 따라서 두얼 다마신 공정을 FPGA 제조에 적용한 경우의 반도체 소자 제조 방법을 도 2a 내지 도 2e를 참조하여 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(21)의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 구조물(22)을 형성하고, 구조물(22) 상에 하부절연막(23)을 형성한 다음, 하부절연막(23)을 선택적으로 식각하여 배선구를 형성하고 구리를 전면증착한 후, 하부절연막(23)이 노출될 때까지 화학기계적 연마하여 하부구리배선(24)을 형성한다.
이어서, 하부절연막(23) 및 하부구리배선(24)의 상부 전면에 제1층간절연막(25)을 증착한 후, 제1층간절연막(25)의 상부 전면에 식각종료층으로 사용될 이종막(26)을 형성하고, 이종막(26) 상에 제2층간절연막(27)을 형성한다.
다음, 도 2b에 도시된 바와 같이, 제2층간절연막(27)의 상부 전면에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 영역의 상부에 해당하는 제2층간절연막의 일부분을 노출시키는 제1감광막 패턴을 형성한 후, 그 제1감광막 패턴을 마스크로 하여 제2층간절연막(27), 이종막(26) 및 제1층간절연막(25)을 선택적으로 식각하여 하부구리배선(24)을 노출시키는 소정폭의 비아(100)를 형성한다. 이어서 제1감광막 패턴을 제거하고 세정공정을 수행한다.
다음, 도 2c에 도시된 바와 같이, 비아(100)의 내벽을 포함하여 제2층간절연막(27)의 상부 전면에 비정질실리콘(α-Si)층(28)을 형성한 후, 제2층간절연막(27)이 노출될 때까지 화학기계적 연마한다.
여기서, 비정질실리콘층(28)은 정상시간에 절연되다가 원하는 시간에 비정질 실리콘의 브레이크다운(break-down) 전압 이상을 인가하면 도전되도록 함으로써 프로그램 가능한 FPGA 소자를 구현하는 것으로, 프로그램을 위한 브레이크다운 전압에 따른 적정 두께로 형성하는 것이 바람직하다. 일 예로, 프로그램을 위한 브레이크다운 전압이 6V 근처일 경우 상압화학기상증착(APCVD) 방법으로 약 400Å의 두께로 형성한다.
다음, 도 2d에 도시된 바와 같이, 제2층간절연막(27)의 상부 전면에 다시 감광막을 도포하고 노광 및 현상하여 배선구로 예정된 영역에 해당하는 제2층간절연막 및 비정질실리콘층(28)을 노출시키는 제2감광막 패턴을 형성한 후, 그 제2감광막 패턴을 마스크로 하고 이종막(26)을 식각종료층으로 사용하여 제2층간절연막(29) 및 비정질실리콘층(28)을 선택적으로 식각하여 배선구(200)를 형성한다. 이어서, 제2감광막 패턴을 제거하고 세정공정을 수행한다.
이 때, 배선구(200)는 비아(100)에 비해 폭이 더 넓은 것이 일반적이므로 배선구(200)를 통해 비아(100) 주변의 이종막(6)이 소정폭 노출된다.
다음, 도 2e에 도시된 바와 같이, 비아(100)의 내벽 및 비정질실리콘층(28)을 포함하여 제2층간절연막(27)의 상부 전면에 베리어금속막(29)을 얇게 증착한 후, 베리어금속막(29) 상에 비아(100) 및 배선구(200)를 충분히 매립하도록 구리 등의 금속물질(30)을 두껍게 증착한다.
다음, 도 2f에 도시된 바와 같이, 제2층간절연막(27)이 노출될 때까지 금속물질(30) 및 베리어금속막(29)을 화학기계적 연마하여 상면을 평탄화시킨다.
상술한 바와 같이, 본 발명에서는 종래 두얼 다마신 공정을 적용하여 FPGA 소자를 제조함으로써, 동일한 면적 내에 보다 더 많은 수의 게이트 어레이를 정의할 수 있으므로 FPGA의 집적도가 향상되는 효과가 있다.
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- 반도체 기판의 구조물 상에 형성된 하부 금속배선을 포함하여 상기 반도체 기판의 상부 전면에 제1층간절연막, 상기 제1층간절연막과 상이한 종류의 재질로 이루어진 이종막, 및 제2층간절연막을 순차적으로 형성하는 단계;상기 제2층간절연막, 이종막, 제1층간절연막을 선택적으로 식각하여 상기 하부 금속배선을 노출시키는 비아를 형성하는 단계;상기 비아의 내벽에 비정질실리콘층을 형성하는 단계;상기 이종막을 식각종료층으로 사용하고 상기 비아보다 더 넓은 폭으로 상기 제2층간절연막을 선택적으로 식각하여 배선구를 형성하는 단계;상기 비아 및 상기 배선구의 내부를 매립하도록 금속물질을 형성한 후, 상기 제2층간절연막이 노출될 때까지 상기 금속물질을 화학기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 금속물질로는 텅스텐, 알루미늄 및 구리로 이루어진 군에서 선택된 하나를 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항 또는 제 5 항에 있어서,상기 비정질실리콘층 및 상기 배선구의 내벽 상에 베리어금속막을 형성한 후, 상기 베리어금속막 상에 상기 금속물질을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020069188A KR100883041B1 (ko) | 2002-11-08 | 2002-11-08 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020069188A KR100883041B1 (ko) | 2002-11-08 | 2002-11-08 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040040858A KR20040040858A (ko) | 2004-05-13 |
| KR100883041B1 true KR100883041B1 (ko) | 2009-02-09 |
Family
ID=37338115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020069188A KR100883041B1 (ko) | 2002-11-08 | 2002-11-08 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100883041B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713301B1 (ko) * | 2005-12-28 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법 |
| US10480066B2 (en) | 2015-12-19 | 2019-11-19 | Applied Materials, Inc. | Metal deposition methods |
| TWI716511B (zh) * | 2015-12-19 | 2021-01-21 | 美商應用材料股份有限公司 | 用於鎢原子層沉積製程作為成核層之正形非晶矽 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297150A (ja) * | 1994-04-22 | 1995-11-10 | Nec Corp | 半導体装置の製造方法 |
| JPH1064907A (ja) * | 1996-08-13 | 1998-03-06 | Toshiba Corp | 電気的固体装置及びその製造方法 |
| KR20000013571A (ko) * | 1998-08-11 | 2000-03-06 | 윤종용 | 반도체소자의 다층 배선 형성방법 |
| KR20040032336A (ko) * | 2002-10-09 | 2004-04-17 | 아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
-
2002
- 2002-11-08 KR KR1020020069188A patent/KR100883041B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH07297150A (ja) * | 1994-04-22 | 1995-11-10 | Nec Corp | 半導体装置の製造方法 |
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| KR20040032336A (ko) * | 2002-10-09 | 2004-04-17 | 아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040040858A (ko) | 2004-05-13 |
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