KR100713301B1 - 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법 - Google Patents

다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법 Download PDF

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Abstract

본 발명은 보다 단순한 공정으로 제조 비용을 절감할 수 있는 반도체소자의 에프피지에이(FPGA) 구조 및 그 형성 방법을 제공하기 위한 것으로, 본 발명의 에프피지에이 형성 방법은 제1비정질 실리콘 패턴에 의해 이웃한 제1비아가 병렬 연결된 구조를 갖는 제1비아 병렬연결 구조물을 형성하는 단계와, 제1비아 연결구조물 상의 제1비아 병렬연결 구조물과 중첩되지 않은 위치에 제2비정질 실리콘 패턴에 의해 이웃한 제2비아가 병렬 연결된 구조를 갖는 제2비아 병렬연결 구조물을 형성하는 단계와, 제1비아 병렬연결 구조물과 제2비아 병렬연결 구조물을 연결하기 위한 연결체를 형성하는 단계를 포함한다.
FPGA, 메탈 배선, PMD, IMD, CMP, 비아

Description

다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법{METHOD FOR FORMING FPGA OF MULTI PARALLEL STRUCTURE AND FPGA STRUCTURE THEREOF}
도 1은 종래 기술에 따른 FPGA의 구조를 도시한 단면도,
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따라 기판 상에 FPGA를 형성하는 과정을 도시한 공정 순서도,
도 3은 본 발명의 다른 실시 예에 따른 다중 병렬 구조의 에프피지에이 구조에 대한 단면도,
도 4는 본 발명의 또 다른 실시 예에 따른 다중 병렬 구조의 에프피지에이 구조에 대한 단면도,
도 5는 본 발명의 또 다른 실시 예에 따른 다중 병렬 구조의 에프피지에이 구조에 대한 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
21 : 제1IMD 22a : 제1비정질 실리콘 패턴
22b : 제2비정질 실리콘 패턴 23 : 제2IMD
24 : 제1비아홀 25 : 제1비아
26 : 제3IMD 27 : 제4IMD
28 : 제2비아홀 29 : 제2비아
30 : 제5IMD 31 : 제3비아홀
32 : 제3비아
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다중 병렬 구조의 에프피지에이(Field Programmable Gate Array; 이하 'FPGA'라 약칭함) 구조 및 그 형성 방법에 관한 것이다.
통상적으로 다층 메탈 배선 형성시 하부 메탈 배선과 상부 메탈 배선을 연결할 때는 비아(Via)로 연결하는 기술을 사용하고 있다.
도 1은 종래 기술에 따른 FPGA의 형성 방법을 도시한 도면이다.
도 1을 참조하면, 제1메탈 배선(M1)을 형성한 후에, 제1IMD(Inter Metal Dielectric, 11)을 증착하고, CMP(Chemical Mechanical Polishing)를 통해 평탄화한다.
이어서, 비아 마스크를 이용하여 제1IMD(IMD, 11)을 식각하여 제1메탈 배선(M1)의 표면을 개방시키는 제1비아홀을 형성한 후, 텅스텐 증착 및 CMP를 통해 제1비아홀 내부를 채우는 제1비아(12)를 형성한다.
이어서, 제1비아(12) 상에 제1비아(12)를 통해 제1메탈 배선(M1)과 연결되는 제2메탈 배선(M2)을 형성한다.
이어서, 제2메탈 배선(M2) 상에 제2IMD(13)을 증착하고, 제2비아홀 및 제2비 아홀에 매립되는 제2비아(14)를 형성하며, 제2비아(14)에 연결되는 제3메탈 배선(M3)을 형성한다.
이어서, 제3메탈 배선(M3) 상에 제3IMD(15)을 증착하고, 제2비아홀 및 제2비아홀에 매립되는 제2비아(16)를 형성하며, 제2비아(16)에 연결되는 제4메탈 배선(M4)을 형성한다.
그러나, 도 1과 같은 다층 메탈 배선 공정은, 메탈 배선 마스크 수보다 하나가 적은 수의 비아 마스크가 필요로 하는 등 불필요한 공정과 마스크를 사용함으로써 반도체소자의 제조 경비를 과다하게 사용할 수밖에 없는 단점이 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로, 보다 단순한 공정으로 제조 비용을 절감할 수 있는 반도체소자의 에프피지에이(FPGA) 구조 및 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 관점의 일 형태에 따른 본 발명은, 제1메탈 배선 그룹, 제2메탈 배선 그룹, 제3메탈 배선 그룹 및 제4메탈 배선이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 에프피지에이 구조로서, 상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 제1비아와, 상기 한쌍의 제1비아간을 연결하는 제1구조물 패턴과, 상기 제2메탈 배선 그룹 내 다른 한쌍의 제2메탈 배선과 상기 제3메탈 배선 그룹의 대응하는 한쌍의 제3메탈 배선간을 연결하는 한쌍의 제2비아와, 상기 한쌍의 제2비아간을 연결하는 제2구조물 패턴과, 상기 제1 및 제2구 조물 패턴 각각을 상기 제4메탈 배선에 각각 연결하는 제3비아를 포함하는 반도체 소자의 에프피지에이 구조를 제공한다.
상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 제1비정질실리콘 패턴에 의해 이웃한 제1비아가 병렬 연결된 구조를 갖는 제1비아 병렬연결 구조물을 형성하는 단계와, 상기 제1비아 연결구조물 상의 상기 제1비아 병렬연결 구조물과 중첩되지 않은 위치에 제2비정질 실리콘 패턴에 의해 이웃한 제2비아가 병렬 연결된 구조를 갖는 제2비아 병렬연결 구조물을 형성하는 단계와, 상기 제1비아 병렬연결 구조물과 제2비아 병렬연결 구조물을 연결하기 위한 연결체를 형성하는 단계를 포함하는 반도체 소자의 에프피지에이 형성 방법을 제공한다.
상기 목적을 달성하기 위한 일 관점의 다른 형태에 따른 본 발명은, 제1메탈 배선 그룹가 제2메탈 배선 그룹이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 에프피지에이 구조로서, 상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 비아와, 상기 한쌍의 비아간을 연결하는 전압 선택적 전도성의 구조물 패턴을 포함하는 반도체 소자의 에프피지에이 구조를 제공한다.
상기 목적을 달성하기 위한 일 관점의 또 다른 형태에 따른 본 발명은, 제1메탈 배선 그룹, 제2메탈 배선 그룹 및 제3메탈 배선이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 에프피지에이 구조로서, 상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 제1비아와, 상기 한쌍의 제1비아간을 연결하는 전압 선 택적 전도성의 구조물 패턴과, 상기 한쌍의 제2메탈 배선을 이루지 않는 다른 제2메탈 배선 상에 형성된 전압 선택적 전도성의 패턴과, 상기 구조물 패턴과 전도성 패턴을 상기 제3메탈 배선에 각각 연결하는 한쌍의 제2비아를 포함하는 반도체 소자의 에프피지에이 구조를 제공한다.
상기 목적을 달성하기 위한 일 관점의 또 다른 형태에 따른 본 발명은, 제1메탈 배선 그룹, 제2메탈 배선 그룹 및 제3메탈 배선이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 에프피지에이 구조로서, 상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 제1비아와, 상기 한쌍의 제1비아간을 연결하는 전압 선택적 전도성의 구조물 패턴과, 상기 구조물 패턴과 상기 한쌍의 제2메탈 배선을 구성하지 않는 다른 제2메탈 배선을 상기 제3메탈 배선에 연결하는 제2비아와, 상기 다른 제2메탈 배선에 연결된 상기 제2비아의 상부와 상기 제3메탈 배선 사이에 형성된 전압 선택적 전도성의 패턴을 포함하는 반도체 소자의 에프피지에이 구조를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시 예는, 메탈배선 공정 과정에 있어서 효과적인 방법으로 FPGA 배선 공정 기술로서 종래 기술 대비 효과적인 방법으로 메탈을 연결함으로써 한꺼 번에 2개의 메탈을 사용할 수 있는 구조 및 방법을 제안한다.
또한, 효과적인 방법으로 위아래의 메탈 구조를 연결함으로써 마스크를 절감을 실현하여 공정단가를 절감하고 사이클타임(cycle time)을 줄일 수 있다.
그리고, FPGA에서 비정질 실리콘을 이용한 기술로서 일정 전압 이상에서는 상기 막질이 전도성(즉, 전압 선택적 전도성)으로 변하여 연결된 도체가 마치 비아(Via)나 메탈 배선으로 연결된 효과를 가질 수 있는 기술을 제안한다. FPGA 기술은 게이트 어레이를 많이 정의한 다음 엔드유저(end-user)가 칩의 기능을 위해 필요한 게이트를 사용하기 위한 기술이다.
[실시 예1]
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따라 기판상에 FPGA를 형성하는 과정을 도시한 공정 순서도이다.
도 2a에 도시된 바와 같이, 도시 생략된 기판 상에 제1메탈 배선(M1)(즉, n개의 제1메탈 배선으로 된 제1메탈 배선 그룹)을 형성한 후, 증착 공정을 실시하여 제1IMD(Inter Metal Dielectric, 21)를 증착하며, 이후 IMD CMP를 진행함으로써, 제1IMD(21)를 평탄화시킨다.
이어서, 증착 공정을 실시하여 평탄화된 제1IMD(21) 상에 제1비정질 실리콘(Amorphous silicon)을 증착한 후 패터닝 공정을 실시하여 제1비정질 실리콘 패턴(22a)을 형성한다. 여기에서, 제1비정질 실리콘 패턴(22a)은 그 양측 종단이 후속하는 공정을 통해 이웃하는 제1메탈 배선(M1)상에 형성되어질 비아홀에 적어도 맞닿는 크기로 형성된다. 또한, 제1비정질 실리콘 패턴(22a)의 두께는 적정 전압에서 동작할 수 있는 두께로 한다. 그리고, 제1비정질 실리콘은 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 APCVD(Atmosphere Pressure CVD) 등의 공정을 통해 증착할 수 있다.
다음에, 증착 공정을 실시하여 목표 위치에 제1비정질 실리콘 패턴(22a)이 형성된 제1IMD(21)상에 제2IMD(23)를 증착한 후 IMD CMP를 실시하여 상부를 평탄화시킨다.
이어서, 도시 생략된 식각 마스크를 이용하는 선택적인 식각 공정을 실시하여 제1메탈 배선(M1) 상에 있는 제2IMD(23)와 제1IMD(21)의 일부를 선택 제거함으로써, 제1메탈 배선(M1) 중에서 이웃하는 임의의 제1메탈 배선(M1)의 표면을 개방시키는 'Via1 공정'을 통해 제1비아홀(24)을 형성한다. 여기에서, 제1비아홀(24) 형성시에 제1비정질 실리콘 패턴(22a)을 사이에 두고 식각을 진행하는데, 제1비정질 실리콘 패턴(22a)의 양측면이 제1비아홀(24) 내부 측으로 노출된다.
다시, 제1비아홀(24)을 완전히 매립하는 형태로 후막의 금속 물질을 전면에 형성하고, CMP 등과 같은 전면 평탄화 식각 공정을 실시함으로써, 일 예로서 도 2b에 도시된 바와 같이, 제1비아홀(24)에 금속 물질이 매립(갭필)되는 제1비아(25)를 형성한다.
여기에서, 제1비정질 실리콘 패턴(22a)은 제1비아(25)를 통해 이웃하는 임의의 제1메탈 배선(M1)(즉, n개의 제2메탈 배선으로 된 제2메탈 배선 그룹)에 연결되고, 이로써 제1비정질 실리콘 패턴(22a)은 이웃하는 제1비아(25)를 병렬로 연결시키는 역할을 한다. 이상의 구조를 '제1비아 병렬 구조'라 한다.
다음에, 도 2c를 참조하면, 제1비아(25)에 연결되는 제2메탈 배선(M2)을 형성하고, 제2메탈 배선(M2)들을 완전히 매립하는 형태로 후막의 제3IMD(26)을 증착한 후 CMP 공정을 실시하여 그 상부를 평탄화시킨다.
다시, 증착 공정을 실시하여 평탄화된 제3IMD(26) 상에 제2비정질 실리콘(Amorphous silicon)을 증착한 후 패터닝 공정을 실시하여 제2비정질 실리콘 패턴(22b)을 형성한다. 여기에서, 제2비정질 실리콘 패턴(22b)은 그 양측 종단이 후속하는 공정을 통해 이웃하는 제2메탈 배선(M2)상에 형성되어질 비아홀에 적어도 맞닿는 크기로 형성된다. 또한, 제2비정질 실리콘 패턴(22b)의 두께는 적정 전압에서 동작할 수 있는 두께로 한다. 그리고, 제2비정질 실리콘은 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 APCVD(Atmosphere Pressure CVD) 등의 공정을 통해 증착할 수 있다.
더욱이, 제2비정질 실리콘 패턴(22b)은 제1비정질 실리콘 패턴(22a)보다 더 두꺼운 두께로 증착하며, 평면상으로 제1비정질 실리콘 패턴(22a)이 형성된 부분을 제외한 나머지 부분에 형성된다. 즉, 제1비정질 실리콘 패턴(22a)과 제2비정질 실리콘 패턴(22b)은 서로 중첩되지 않는 위치에 형성된다.
다음에, 증착 공정을 실시하여 목표 위치에 제2비정질 실리콘 패턴(22b)이 형성된 제3IMD(26)상에 제4IMD(27)를 증착한 후 IMD CMP를 실시하여 그 상부를 평탄화시킨다.
이어서, 도시 생략된 식각 마스크를 이용하는 선택적인 식각 공정을 실시하여 제2메탈 배선(M2) 상에 있는 제4IMD(27)와 제3IMD(26)의 일부를 선택 제거함으 로써, 제1메탈 배선(M1) 중에서 이웃하는 임의의 제1메탈 배선(M1)의 표면을 개방시키는 'Via2 공정'을 통해 제2비아홀(28)을 형성한다. 여기에서, 제2비아홀(28) 형성시에 제2비정질 실리콘 패턴(22b)을 사이에 두고 식각을 진행하는데, 제2비정질 실리콘 패턴(22b)의 양측면이 제2비아홀(28) 내부 측으로 노출된다.
다시, 도 2d를 참조하면, 제2비아홀(28)을 완전히 매립하는 형태로 후막의 금속 물질을 전면에 형성하고, CMP 등과 같은 전면 평탄화 식각 공정을 실시함으로써, 제2비아홀(28)에 금속 물질이 매립(갭필)되는 제2비아(29)를 형성한다.
여기에서, 제2비정질 실리콘 패턴(22b)은 제2비아(29)를 통해 이웃하는 임의의 제2메탈 배선(M2)에 연결되고, 이로써 제2비정질 실리콘 패턴(22b)은 이웃하는 제2비아(29)를 병렬로 연결시키는 역할을 한다. 이상의 구조를 '제2비아 병렬 구조'라 한다.
이어서, M3 증착 및 패터닝 공정을 실시하여 제2비아(29)를 통해 제2메탈 배선(M2)과 연결되는 제3메탈 배선(M3)(즉, n개의 제3메탈 배선으로 된 제3메탈 배선 그룹)을 형성하고, 제5IMD(30)를 증착 및 CMP를 진행한다.
다음에, 도시 생략된 식각 마스크를 이용하는 선택적인 식각 공정('Via3' 패터닝 공정)을 실시함으로써, 제2비정질 실리콘 패턴(22b) 상에 있는 제5IMD(30)와 제4IMD(27)의 일부를 순차 제거하여 제2비정질 실리콘 패턴(22b)의 상부를 노출시키고, 제1비정질 실리콘 패턴(22a) 상에 있는 제5IMD(30), 제4IMD(27), 제3IMD(26) 및 제2IMD(23)의 일부를 순차 제거하여 제1비정질 실리콘 패턴(22a)의 상부를 노출시키는 제3비아홀(31)을 형성한다.
즉, 제1비정질 실리콘 패턴(22a) 상부를 개방(노출)시키는 제3비아홀(31)과 제2비정질 실리콘 패턴(22b) 상부를 개방(노출)시키는 제3비아홀(31)을 동시에 오픈시킨다.
다시, 도 2e를 참조하면, 예컨대 텅스텐 등의 금속 물질을 제3비아홀(31)을 완전히 매립하는 형태로 두껍게 형성한 후 CMP 등과 같은 전면 식각 공정을 실시하여 제5IMD(30)상에 있는 금속 물질을 제거함으로써 제3비아홀(31)에 금속 물질이 매립되는 제3비아(32)를 형성하고, 이후 제3비아(32)에 연결되는 제4메탈 배선(M4)을 형성한다.
따라서, 제3비아(32) 및 제4메탈 배선(M4)을 통해 제1비정질 실리콘 패턴(22a)과 제2비정질 실리콘 패턴(22b)이 서로 연결된다. 결국, 제4메탈 배선(M4)의 전압으로 제1비정질 실리콘 패턴(22a)에 의해 얻은 제1비아 병렬구조와 제2비정질 실리콘 패턴(22b)에 의해 얻은 제2비아 병렬 구조로 연결된 FPGA를 구현하게 된다. 여기서, 제1비정질 실리콘 패턴(22a)과 제2비정질 실리콘 패턴(22b)에는 서로 다른 전압이 선택적으로 인가된다.
따라서, 본 실시 예에 따른 반도체 소자의 에프피지에이 구조에서는 서로 다른 두께의 두 개의 비정질 실리콘을 이용하여 하나의 전압(제4메탈 배선 전압)에 의해 제1메탈 배선, 제2메탈 배선 및 제3메탈 배선을 선택적으로 사용할 수가 있다.
[실시 예2]
도 3은 본 발명의 다른 실시 예에 따른 다중 병렬 구조의 에프피지에이 구조 에 대한 단면도이다.
도 3을 참조하면, 본 실시 예에 따른 반도체 소자의 에프피지에이는 제1메탈 배선(M1) 그룹을 매립하는 형태의 제1IMD(31) 위에 제2IMD(33)가 형성되고, 제2IMD(33)의 상부의 제1메탈 배선(M1) 그룹에 각각 대응하는 위치에 제2메탈 배선(M2) 그룹이 형성되며, 제2메탈 배선(M2) 그룹을 매립하는 형태의 제3IMD(35)가 형성된다.
또한, 제1메탈 배선(M1) 그룹 내 각각의 제1메탈 배선(M1)과 제2메탈 배선(M2) 그룹 내 대응하는 위치에 있는 각각의 제2메탈 배선(M2)은 비아(34)를 통해 연결되는 구조를 가지며, 적어도 한쌍의 인접하는 비아(34)간이 비정질 실리콘 패턴(32)으로 연결되는 구조를 갖는다. 여기에서, 비정질 실리콘 패턴(32)은, 전술한 실시 예1에서 기술하고 있는 제1비정질 실리콘 패턴과 실질적으로 동일한 기능 및 재질인 것으로, 일정 레벨 이상의 전압이 인가될 때 그 막질이 전도성(즉, 전압 선택적 전도성)으로 변하여 연결된 도체가 비아 혹은 메탈 배선으로서 기능하게 된다.
즉, 본 실시 예의 에프피지에이는 절연막인 IMD에 의해 절연되는 제1메탈 배선 그룹 층과 제2메탈 배선 그룹 층으로 이루어지며, 한쌍의 제1메탈 배선과 이에 대응하는 한쌍의 제2메탈 배선을 연결하는 두 개의 비아가 비정질 실리콘 패턴으로 연결되는 구조를 갖는다. 따라서, 본 실시 예에 따른 에프피지에이에서는 제2메탈 배선의 전압으로 필요로 하는 게이트 어레이를 선택적으로 사용할 수 있다.
여기에서, 본 실시 예의 에프피지에이는 전술한 실시 예1에 따른 에프피지에 이를 제조하는 일련의 공정(예컨대, 증착, 선택적 식각, 전면 식각 등)들을 선택적으로 조합함으로써 쉽게 실현할 수 있다. 따라서, 명세서의 간결화를 위한 불필요한 중복기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.
따라서, 본 실시 예에 따른 에프피지에이는, 비록 그 적층 구조면에 있어서 다소간의 차이점을 갖기는 하지만, 전술한 실시 예1에서와 실질적으로 동일한 효과를 얻을 수 있다.
[실시 예3]
도 4는 본 발명의 또 다른 실시 예에 따른 다중 병렬 구조의 에프피지에이 구조에 대한 단면도이다.
도 4를 참조하면, 본 실시 예에 따른 반도체 소자의 에프피지에이는 제1메탈 배선(M1) 그룹을 매립하는 형태의 제1IMD(41) 위의 소정 영역(즉, 후속하는 공정을 통해 이웃하는 한쌍의 제1비아간을 연결 가능한 영역)에 제1비정질 실리콘 패턴(42)이 형성되며, 제1정질 실리콘 패턴(42)을 완전히 매립하는 형태로 제2IMD(43)가 형성된다.
또한, 제2IMD(43) 상의 소정 위치(즉, 제1메탈 배선과 대응하는 위치)에는 다수의 제2매탈 배선(M2)으로 된 제2메탈 배선 그룹이 형성되며, 다수의 제2메탈 배선(M2)들 중 후술하는 공정을 통해 제1비정질 실리콘 패턴에 의해 물리적으로 쌍을 이루지 않는 임의의 제2메탈 배선(M2)의 상부에 제2비정질 실리콘 패턴(45)이 형성되고, 이들 제2메탈 배선(M2) 그룹을 완전히 매립하는 형태로 제3IMD(46)가 형성되며, 제3IMD(46) 상에는 제3메탈 배선(M3)이 형성된다.
한편, 제1메탈 배선(M1) 그룹 내 각각의 제1메탈 배선(M1)과 제2메탈 배선(M2) 그룹 내 대응하는 위치에 있는 각각의 제2메탈 배선(M2)은 제1비아(44)를 통해 연결되는 구조를 가지며, 적어도 한쌍의 인접하는 제1비아(44)간이 제1비정질 실리콘 패턴(42)으로 연결되는 구조를 갖는다. 여기에서, 제1비정질 실리콘 패턴(42)은, 전술한 실시 예1에서 기술하고 있는 제1비정질 실리콘 패턴과 실질적으로 동일한 기능 및 재질인 것으로, 일정 레벨 이상의 전압이 인가될 때 그 막질이 전도성(즉, 전압 선택적 전도성)으로 변하여 연결된 도체가 비아 혹은 메탈로서 기능하게 된다.
또한, 제1비정질 실리콘 패턴(42)과 제2비정질 실리콘 패턴(45)은 제2비아(47)를 통해 제3메탈 배선(M3)에 연결되는 구조는 갖는다. 따라서, 본 실시 예에 따른 에프피지에이에서는 제3메탈 배선의 전압으로 제2메탈 배선과 제1메탈 배선의 기능을 선택적으로 동시에 사용할 수 있다.
즉, 본 실시 예의 에프피지에이는 절연막인 IMD에 의해 절연되는 한쌍의 제1메탈 배선과 이에 대응하는 한쌍의 제2메탈 배선을 각각 연결하는 한쌍의 제1비아를 제1비정질 실리콘 패턴으로 연결하고, 쌍을 이루지 않는 제2메탈 배선의 상부에 형성된 제2비정질 실리콘 패턴이 제2비아 쌍을 통해 제3메탈 배선에 연결되는 구조를 갖는다. 이때, 제2비정질 실리콘 패턴의 두께는, 전술한 실시 예1에서와 마찬가지로, 제1비정질 실리콘 패턴의 두께보다 더 두껍게 형성한다.
여기에서, 본 실시 예의 에프피지에이는 전술한 실시 예1에 따른 에프피지에이를 제조하는 일련의 공정(예컨대, 증착, 선택적 식각, 전면 식각 등)들을 선택적 으로 조합함으로써 쉽게 실현할 수 있다. 따라서, 명세서의 간결화를 위한 불필요한 중복기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.
따라서, 본 실시 예에 따른 에프피지에이는, 비록 그 적층 구조면에 있어서 다소간의 차이점을 갖기는 하지만, 전술한 실시 예1에서와 실질적으로 동일한 효과를 얻을 수 있다.
[실시 예4]
도 5는 본 발명의 또 다른 실시 예에 따른 다중 병렬 구조의 에프피지에이 구조에 대한 단면도이다.
도 5를 참조하면, 본 실시 예의 에프피지에이는, 제2비정질 실리콘 패턴(45)이 제1비정질 실리콘 패턴(42)에 의해 한쌍의 제1비아를 구성하지 않는 제2메탈 배선(M2)상에 형성되는 전술한 실시 예3과는 달리, 제2비정질 실리콘 패턴(57)이 제1비정질 실리콘 패턴(52)에 의해 한쌍의 제1비아(54)를 구성하지 않는 제1비아(54) 상에 형성된 제2메탈 배선(M2)과 제3메탈 배선(M3)을 연결하는 제2비아(56)의 상부, 즉 제2비아(56)의 상부와 제3메탈 배선(M3)의 일측 사이에 형성된다는 점이 다르다.
즉, 본 실시 예의 에프피지에이는, 상술한 바와 같이 제2비정질 실리콘 패턴(57)의 형성 위치가 전술한 실시 예3의 제2비정질 실리콘 패턴(45)의 형성 위치와 다를 뿐 그 이외의 구조 및/또는 기능이 실질적으로 동일하다. 따라서, 명세서의 간결화를 위한 불필요한 중복기재를 피하기 위하여 기타 구성부재들에 대한 여기에서의 상세한 설명은 생략한다. 즉, 도 5에 있어서, 미설명 참조번호 51은 제1IMD 를, 53은 제2IMD를, 55는 제3IMS를 각각 나타낸다.
따라서, 본 실시 예에 따른 에프피지에이는, 제2비정질 실리콘 패턴의 적층 위치에 있어서 다소간의 차이점을 갖기는 하지만, 전술한 실시 예3에서와 실질적으로 동일한 효과를 얻을 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 것을 쉽게 알 수 있을 것이다.
상술한 본 발명은 서로 다른 두께의 두 개의 비정질 실리콘을 이용하여 하나의 전압에 의해 하부의 메탈 배선들을 선택적으로 사용이 가능하다. 즉, 설계 작업시 하나의 비정질 실리콘 패턴으로 효과적인 동작 구현이 가능하다.
또한, 본 발명은 제2메탈 배선(M2) 패터닝 전에 제1비아(Via1)가 아래위의 메탈을 연결하여 주므로, 동일한 기능의 FPGA 구현시보다 공정이 단순화되어 제조 비용을 절감할 수 있는 효과가 있다.

Claims (19)

  1. 제1메탈 배선 그룹, 제2메탈 배선 그룹, 제3메탈 배선 그룹 및 제4메탈 배선이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 에프피지에이 구조로서,
    상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 제1비아와,
    상기 한쌍의 제1비아간을 연결하는 전압 선택적 전도성의 제1구조물 패턴과,
    상기 제2메탈 배선 그룹 내 다른 한쌍의 제2메탈 배선과 상기 제3메탈 배선 그룹의 대응하는 한쌍의 제3메탈 배선간을 연결하는 한쌍의 제2비아와,
    상기 한쌍의 제2비아간을 연결하는 전압 선택적 전도성의 제2구조물 패턴과,
    상기 제1 및 제2구조물 패턴 각각을 상기 제4메탈 배선에 각각 연결하는 제3비아
    를 포함하는 반도체 소자의 에프피지에이 구조.
  2. 제 1 항에 있어서,
    상기 제1 및 제2구조물 패턴 각각은, 비정질 실리콘 패턴인 것을 특징으로 하는 반도체 소자의 에프피지에이 구조.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2구조물 패턴의 두께는, 상기 제1구조물 패턴의 두께보다 더 두꺼운 것을 특징으로 하는 반도체소자의 에프피지에이 구조.
  4. 제 3 항에 있어서,
    상기 제1구조물 패턴과 제2구조물 패턴에는 서로 다른 전압이 인가되는 것을 특징으로 하는 반도체소자의 에프피지에이 구조.
  5. 제1비정질 실리콘 패턴에 의해 이웃한 제1비아가 병렬 연결된 구조를 갖는 제1비아 병렬연결 구조물을 형성하는 단계와,
    상기 제1비아 연결구조물 상의 상기 제1비아 병렬연결 구조물과 중첩되지 않은 위치에 제2비정질 실리콘 패턴에 의해 이웃한 제2비아가 병렬 연결된 구조를 갖는 제2비아 병렬연결 구조물을 형성하는 단계와,
    상기 제1비아 병렬연결 구조물과 제2비아 병렬연결 구조물을 연결하기 위한 연결체를 형성하는 단계
    를 포함하는 반도체소자의 에프피지에이 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1비아 병렬연결 구조물을 형성하는 단계는,
    제1메탈 배선을 형성하는 단계와,
    상기 제1메탈 배선 상에 제1절연막을 형성하는 단계와,
    상기 제1절연막 상에 제1비정질 실리콘 패턴을 형성하는 단계와,
    상기 제1비정질 실리콘 패턴 상에 제2절연막을 형성하는 단계와,
    상기 제1비정질 실리콘 패턴을 사이에 두고 상기 제1비정질 실리콘 패턴의 양측면이 노출되도록 하면서 상기 제1메탈 배선의 표면을 개방시키는 제1비아홀을 형성하는 단계와,
    상기 제1비아홀에 매립되면서 상기 제1비정질 실리콘 패턴에 의해 병렬연결되는 제1비아를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 에프피지에이 형성 방법.
  7. 제 6 항에 있어서,
    상기 제2비아 병렬연결 구조물을 형성하는 단계는,
    상기 제1비아에 연결되는 제2메탈 배선을 형성하는 단계와,
    상기 제2메탈 배선 상에 제3절연막을 형성하는 단계와,
    상기 제3절연막 상에 제2비정질 실리콘 패턴을 형성하는 단계와,
    상기 제2비정질 실리콘 패턴 상에 제4절연막을 형성하는 단계와,
    상기 제2비정질 실리콘 패턴을 사이에 두고 상기 제2비정질 실리콘 패턴의 양측면이 노출되도록 하면서 이웃하는 제2메탈 배선의 표면을 개방시키는 제2비아홀을 형성하는 단계와,
    상기 제2비아홀에 매립되어 상기 제2비정질 실리콘 패턴에 의해 병렬 연결되는 제2비아를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 에프피지에이 형성 방법.
  8. 제 7 항에 있어서,
    상기 제1비아 병렬연결 구조물과 제2비아 병렬연결 구조물을 연결하기 위한 연결체를 형성하는 단계는,
    상기 제2비아에 연결되는 제3메탈 배선을 형성하는 단계와,
    상기 제3메탈 배선 상에 제5절연막을 형성하는 단계와,
    상기 제1비정질 실리콘 패턴과 상기 제2비정질 실리콘 패턴을 오픈시키는 제3비아홀을 형성하는 단계와,
    상기 제3비아홀에 매립되는 제3비아를 형성하는 단계와,
    상기 제3비아에 동시에 연결되는 제4메탈 배선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 에프피지에이 형성 방법.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제2비정질 실리콘 패턴의 두께가 상기 제1비정질 실리콘 패턴의 두께보다 더 두꺼운 것을 특징으로 하는 반도체소자의 에프피지에이 형성 방법.
  10. 제 9 항에 있어서,
    상기 제1비정질 실리콘 패턴과 제2비정질 실리콘 패턴에는 서로 다른 전압이 인가되는 것을 특징으로 하는 반도체소자의 에프피지에이 형성 방법.
  11. 제 9 항에 있어서,
    상기 제1비정질 실리콘 패턴과 제2비정질 실리콘 패턴을 위한 비정질 실리콘은, LPCVD 또는 APCVD 방식으로 증착하는 것을 특징으로 하는 반도체소자의 에프피지에이 형성 방법.
  12. 제1메탈 배선 그룹가 제2메탈 배선 그룹이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 에프피지에이 구조로서,
    상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 비아와,
    상기 한쌍의 비아간을 연결하는 전압 선택적 전도성의 구조물 패턴
    을 포함하는 반도체 소자의 에프피지에이 구조.
  13. 제 12 항에 있어서,
    상기 구조물 패턴은, 비정질 실리콘 패턴인 것을 특징으로 하는 반도체 소자의 에프피지에이 구조.
  14. 제1메탈 배선 그룹, 제2메탈 배선 그룹 및 제3메탈 배선이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 에프피지에이 구조로서,
    상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹 의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 제1비아와,
    상기 한쌍의 제1비아간을 연결하는 전압 선택적 전도성의 구조물 패턴과,
    상기 한쌍의 제2메탈 배선을 이루지 않는 다른 제2메탈 배선 상에 형성된 전압 선택적 전도성의 패턴과,
    상기 구조물 패턴과 전도성 패턴을 상기 제3메탈 배선에 각각 연결하는 한쌍의 제2비아
    를 포함하는 반도체 소자의 에프피지에이 구조.
  15. 제 14 항에 있어서,
    상기 구조물 패턴과 전도성 패턴은, 비정질 실리콘 패턴인 것을 특징으로 하는 반도체 소자의 에프피지에이 구조.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 구조물 패턴의 두께는, 상기 전도성 패턴의 두께보다 더 두꺼운 것을 특징으로 하는 반도체소자의 에프피지에이 구조.
  17. 제1메탈 배선 그룹, 제2메탈 배선 그룹 및 제3메탈 배선이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 에프피지에이 구조로서,
    상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 제1비아와,
    상기 한쌍의 제1비아간을 연결하는 전압 선택적 전도성의 구조물 패턴과,
    상기 구조물 패턴과 상기 한쌍의 제2메탈 배선을 구성하지 않는 다른 제2메탈 배선을 상기 제3메탈 배선에 연결하는 제2비아와,
    상기 다른 제2메탈 배선에 연결된 상기 제2비아의 상부와 상기 제3메탈 배선 사이에 형성된 전압 선택적 전도성의 패턴
    을 포함하는 반도체 소자의 에프피지에이 구조.
  18. 제 17 항에 있어서,
    상기 구조물 패턴과 전도성 패턴은, 비정질 실리콘 패턴인 것을 특징으로 하는 반도체 소자의 에프피지에이 구조.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 구조물 패턴의 두께는, 상기 전도성 패턴의 두께보다 더 두꺼운 것을 특징으로 하는 반도체소자의 에프피지에이 구조.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100713301B1 (ko) * 2005-12-28 2007-05-04 동부일렉트로닉스 주식회사 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법
JP2008270277A (ja) * 2007-04-16 2008-11-06 Nec Electronics Corp 位置ずれ検出パターン、位置ずれ検出方法および半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001028397A (ja) 1999-05-10 2001-01-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR20010027687A (ko) * 1999-09-15 2001-04-06 황인길 필드 프로그램에블 게이트 어레이 제조 방법
KR20040032336A (ko) * 2002-10-09 2004-04-17 아남반도체 주식회사 반도체 소자 및 그 제조 방법
KR20040040858A (ko) * 2002-11-08 2004-05-13 아남반도체 주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329153A (en) * 1992-04-10 1994-07-12 Crosspoint Solutions, Inc. Antifuse with nonstoichiometric tin layer and method of manufacture thereof
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
US6069064A (en) * 1996-08-26 2000-05-30 Micron Technology, Inc. Method for forming a junctionless antifuse
US6027861A (en) * 1998-03-20 2000-02-22 Taiwan Semiconductor Manufacturing Company VLSIC patterning process
US6515509B1 (en) * 2000-07-13 2003-02-04 Xilinx, Inc. Programmable logic device structures in standard cell devices
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6465282B1 (en) * 2001-09-28 2002-10-15 Infineon Technologies Ag Method of forming a self-aligned antifuse link
US6737686B2 (en) * 2002-06-13 2004-05-18 Hewlett-Packard Development Company, L.P. Non-volatile programmable memory device
US6730573B1 (en) * 2002-11-01 2004-05-04 Chartered Semiconductor Manufacturing Ltd. MIM and metal resistor formation at CU beol using only one extra mask
US7302157B2 (en) * 2004-09-27 2007-11-27 Idc, Llc System and method for multi-level brightness in interferometric modulation
KR100713301B1 (ko) * 2005-12-28 2007-05-04 동부일렉트로닉스 주식회사 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001028397A (ja) 1999-05-10 2001-01-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR20010027687A (ko) * 1999-09-15 2001-04-06 황인길 필드 프로그램에블 게이트 어레이 제조 방법
KR20040032336A (ko) * 2002-10-09 2004-04-17 아남반도체 주식회사 반도체 소자 및 그 제조 방법
KR20040040858A (ko) * 2002-11-08 2004-05-13 아남반도체 주식회사 반도체 소자 및 그 제조 방법

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