JP2001028397A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高集積化かつ高速化に適したアンチヒューズ
層を含むＦＰＧＡおよびその製造方法を提供する。 【解決手段】 半導体装置１００は、半導体基板１と、
半導体基板１の上に形成された下部配線２と、下部配線
２の上に形成されたアンチヒューズ層３と、アンチヒュ
ーズ層３の上に形成されたエッチングストップ層４と、
層間絶縁層５の中に形成されたヴィアホール６に埋め込
まれ、その一端がエッチングストップ層４に接続されて
いる埋め込みプラグ７と、埋め込みプラグ７の他端に接
続するように形成された上部配線９とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、アンチヒューズ層を含むフ
ィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）
およびその製造方法に関する。

【０００２】

【従来の技術】従来、高速動作可能なＦＰＧＡとしてア
ンチヒューズ層を有するＦＰＧＡ（以下、アンチヒュー
ズ型のＦＰＧＡという）が実用化されている。

【０００３】アンチヒューズ層は、２つの異なる配線層
に形成される１対の電極によって誘電体を挟んだ構造を
有していることが多い。通常、誘電体は高抵抗である
が、１対の電極間に高電圧が印加されると、誘電体の抵
抗値が高抵抗から低抵抗へと遷移する。従って、特定の
アンチヒューズ層に選択的に高電圧を印加することによ
ってユーザーが所望する論理回路をゲートアレイ上に形
成することが可能になる。

【０００４】このようなアンチヒューズ型のＦＰＧＡ
は、ＳＲＡＭやフラッシュメモリを用いるＦＰＧＡに比
較して、配線間容量が小さい。このため、配線遅延を小
さく抑えることができ、高速に動作させることが可能で
ある。また、配線抵抗を低くするために配線長を短く抑
えることが重要であり、微細化・集積化が進んでいる。

【０００５】特表平１０−５０２７７４号公報には、こ
のようなアンチヒューズ型のＦＰＧＡおよびその製造方
法が開示されている。

【０００６】図８は、特表平１０−５０２７７４号公報
に開示されているアンチヒューズ型のＦＰＧＡの断面図
である。機能回路その他を含む半導体基板３１２の上に
下部配線３１４が形成されている。層間絶縁層３１６は
下部電極３１４上に形成され、タングステンからなる埋
込プラグ３１８が層間絶縁層３１６に開けられた穴に形
成されている。埋込プラグ３１８は層間絶縁層３１６の
上部表面より２５ｎｍから１５０ｎｍ上部に隆起してお
り、この埋込プラグ３１８の上部全面および埋込プラグ
周辺の層間絶縁層３１６の表面を覆ってアンチヒューズ
層３２０が形成される。

【０００７】アンチヒューズ層３２０は、第１の窒化シ
リコン層３２２、アモルファスシリコン層３２４、第２
の窒化シリコン層３２６、二酸化シリコン層３２８、窒
化チタン層３３０を積層することによって得られる。

【０００８】

【発明が解決しようとする課題】しかしながら、図８に
示されるタイプのアンチヒューズ層の構造は次の問題点
を含んでいる。すなわち、埋込プラグ３１８が層間絶縁
層３１６の表面より突出しているため、上部配線３３４
を形成するときにステップカバレッジの問題が生じる。
埋込プラグ３１８の層間絶縁層３１６表面からの隆起量
は２５ｎｍから１５０ｎｍあり、またアンチヒューズ層
３２０の厚さも５０ｎｍから３００ｎｍであるので、層
間絶縁層３１６表面からアンチヒューズ層３２０の最上
面まで７５ｎｍから４５０ｎｍの段差ができることにな
る。このような大きな段差のあるところに上部配線３３
４を形成するとステップカバレッジの問題が生じる。す
なわち、その段差部分において上部電極の厚さが薄くな
り、極端な場合には断線する。このステップカバレッジ
の問題はアンチヒューズ層が微細化され集積化がすすむ
につれさらに大きくなる。高速動作させるためには配線
抵抗を小さくする必要があり、微細化・集積化が進んで
も配線層はそれほど薄くできない。アンチヒューズ層が
集積化されるとアンチヒューズ層間の距離は小さくな
り、アンチヒューズ層間の溝のアスペクト比が大きくな
る。このようなアスペクト比の大きな溝を上部電極でき
れいに埋めるのは非常に困難である。段差部分で配線が
薄くなると、その部分で配線抵抗が増大するので高速動
作の妨げになる。

【０００９】特表平１０−５０２７７４号公報では、ア
ンチヒューズ層の周縁に酸化膜スペーサ３３２を形成す
ることによって、ステップカバレッジの改善を図ってい
る。しかし、酸化膜スペーサがある分だけ、アンチヒュ
ーズ層のサイズが大きくなる。このことは、微細化、集
積化を困難にする。

【００１０】本発明は、上記問題点に鑑みてなされたも
のであり、高集積化に適したアンチヒューズ層を含むＦ
ＰＧＡおよびその製造方法を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板の上に形成された下部配
線と、前記下部配線の上に形成されたアンチヒューズ層
と、前記アンチヒューズ層の上に形成されたエッチング
ストップ層と、層間絶縁層の中に形成されたヴィアホー
ルに埋め込まれ、その一端が前記エッチングストップ層
に接続されている埋め込みプラグと、前記埋め込みプラ
グの他端に接続するように形成された上部配線とを備
え、前記アンチヒューズ層は、前記上部配線と前記下部
配線との間に印加される電圧によってその抵抗値が変化
するように形成され、前記エッチングストップ層は、前
記層間絶縁層の中に前記ヴィアホールを形成する際の前
記層間絶縁層のエッチングが前記アンチヒューズ層に及
ぶことを防ぐように形成されており、前記埋め込みプラ
グの材料と前記上部配線の材料とは異なっている。これ
により、上記目的が達成される。

【００１２】前記埋め込みプラグはタングステンを主成
分とする材料からなり、前記上部配線は、アルミニウム
を主成分とする材料からなっていてもよい。

【００１３】本発明の他の半導体装置は、半導体基板
と、前記半導体基板の上に形成された下部配線と、前記
下部配線の上に形成されたアンチヒューズ層と、前記ア
ンチヒューズ層の上に形成されたエッチングストップ層
と、層間絶縁層の中に形成されたヴィアホールに埋め込
まれ、その一端が前記エッチングストップ層に接続され
ている埋め込みプラグと、前記埋め込みプラグの他端に
接続するように形成された上部配線とを備え、前記アン
チヒューズ層は、前記上部配線と前記下部配線との間に
印加される電圧によってその抵抗値が変化するように形
成され、前記エッチングストップ層は、前記層間絶縁層
の中に前記ヴィアホールを形成する際の前記層間絶縁層
のエッチングが前記アンチヒューズ層に及ぶことを防ぐ
ように形成されており、前記上部配線は、前記層間絶縁
層の表面に形成された溝に埋め込まれており、前記上部
配線と前記埋め込みプラグとは一体的に形成されてい
る。これにより、上記目的が達成される。

【００１４】前記上部配線と前記埋め込みプラグとは、
銅を主成分とする材料からなっていてもよい。

【００１５】本発明の半導体装置の製造方法は、半導体
基板の上に下部配線を形成する工程と、前記下部配線の
上にアンチヒューズ層を形成する工程と、前記アンチヒ
ューズ層の上にエッチングストップ層を形成する工程
と、前記アンチヒューズ層と前記エッチングストップ層
とを覆うように層間絶縁層を形成する工程と、前記層間
絶縁層の中にその一端が前記エッチングストップ層に到
達するようにヴィアホールを形成する工程と、その一端
が前記エッチングストップ層に接続されるように前記ヴ
ィアホールの中に埋め込まれた埋め込みプラグを形成す
る工程と、前記埋め込みプラグの他端に接続するように
上部配線を形成する工程とを包含し、前記アンチヒュー
ズ層は、前記上部配線と前記下部配線との間に印加され
る電圧によってその抵抗値が変化するように形成され、
前記エッチングストップ層は、前記層間絶縁層の中に前
記ヴィアホールを形成する際の前記層間絶縁層のエッチ
ングが前記アンチヒューズ層に及ぶことを防ぐように形
成されており、前記埋め込みプラグの材料と前記上部配
線の材料とは異なっている。これにより、上記目的が達
成される。

【００１６】前記埋め込みプラグはタングステンを主成
分とする材料からなり、前記上部配線は、アルミニウム
を主成分とする材料からなっていてもよい。

【００１７】前記埋め込みプラグを形成する工程は、前
記層間絶縁層の上に所定の導電材料を堆積する工程と、
前記層間絶縁層の上に余分に堆積された前記所定の導電
材料をエッチングによって除去する工程とを包含しても
よい。

【００１８】前記埋め込みプラグを形成する工程は、前
記層間絶縁層の上に所定の導電材料を堆積する工程と、
前記層間絶縁層の上に余分に堆積された前記所定の導電
材料を化学的機械研磨法によって除去する工程とを包含
してもよい。

【００１９】本発明の他の半導体装置の製造方法は、半
導体基板の上に下部配線を形成する工程と、前記下部配
線の上にアンチヒューズ層を形成する工程と、前記アン
チヒューズ層の上にエッチングストップ層を形成する工
程と、前記アンチヒューズ層と前記エッチングストップ
層とを覆うように層間絶縁層を形成する工程と、前記層
間絶縁層の中にその一端が前記エッチングストップ層に
到達するようにヴィアホールを形成する工程と、前記層
間絶縁層の表面に溝を形成する工程と、その一端が前記
エッチングストップ層に接続されるように前記ヴィアホ
ールの中に埋め込まれた埋め込みプラグを形成する工程
と、前記埋め込みプラグの他端に接続するように上部配
線を形成する工程とを包含し、前記アンチヒューズ層
は、前記上部配線と前記下部配線との間に印加される電
圧によってその抵抗値が変化するように形成され、前記
エッチングストップ層は、前記層間絶縁層の中に前記ヴ
ィアホールを形成する際の前記層間絶縁層のエッチング
が前記アンチヒューズ層に及ぶことを防ぐように形成さ
れており、前記埋め込みプラグと前記上部配線とは、前
記ヴィアホールと前記溝とに同一の導電材料を埋め込む
ことにより一体的に形成される。これにより、上記目的
が達成される。

【００２０】前記導電材料は、銅を主成分とする材料か
らなり、前記導電材料は、めっき法によって前記ヴィア
ホールと前記溝とに埋め込まれてもよい。

【００２１】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００２２】（実施の形態１）図１は、本発明の実施の
形態１の半導体装置１００の断面図である。半導体装置
１００は、典型的には、外部から電気的にプログラミン
グ可能なフィールド・プログラマブル・ゲートアレイ
（ＦＰＧＡ）である。

【００２３】半導体装置１００は、上部配線９と、下部
配線２と、上部配線９と下部配線２とを絶縁するために
設けられた層間絶縁層５とを含む。

【００２４】下部配線２は、半導体基板１の上に形成さ
れている。半導体基板１は、配線、絶縁層（図示せず）
などを含む。半導体基板１には、通常のＣＭＯＳプロセ
スを用いたトランジスタによって構成される論理ブロッ
クや機能回路などがすでに作り込まれている。

【００２５】アンチヒューズ層３が下部配線２の上に形
成されている。エッチングストップ層４がアンチヒュー
ズ層３の上に形成されている。エッチングストップ層４
は、金属を含む、導体または半導体からなる。

【００２６】層間絶縁層５の中には、ヴィアホール６が
形成されている。ヴィアホール６の一端は、エッチング
ストップ層４に到達している。

【００２７】埋め込みプラグ７がヴィアホール６に埋め
込まれている。埋め込みプラグ７は、導体からなる。埋
め込みプラグ７の一端は、エッチングストップ層４に接
続されており、埋め込みプラグ７の他端は、上部配線９
に接続されている。これにより、上部配線９に印加され
る電圧は、埋め込みプラグ７とエッチングストップ層４
とを介してアンチヒューズ層３に印加される。

【００２８】アンチヒューズ層３は、誘電体からなり、
通常は高い抵抗値を有している。アンチヒューズ層３に
高電圧のパルス電圧が印加されると、アンチヒューズ層
３の抵抗値は高い抵抗値から低い抵抗値に変化する。こ
れにより、上部配線９と下部配線２とが導通する。

【００２９】アンチヒューズ層３が高電圧のパルス電圧
の印加によって低抵抗化する原理を以下に述べる。

【００３０】アンチヒューズ層３の材質は例えば非晶質
シリコンである。下部配線２に対して負の電圧を上部配
線９に印加すると、上部配線９と電気的に接続されてい
るエッチングストップ層４の金属がアンチヒューズ層３
の非晶質シリコン中へ移動する。電圧の極性を逆にする
と、下部配線２の金属が非晶質シリコン中へ移動する。
金属が移動する方向は電子が流れる方向であり、エレク
トロマイグレーションによって金属が移動すると考えら
れている。このようにして非晶質シリコンの一部の領域
に多結晶のシリサイドが形成され、電流が流れ始める。
この領域をフィラメントと呼んでいる。

【００３１】電流が流れ始めた時点ではフィラメントは
まだ抵抗が高いので、フィラメントに電流が流れること
により自己発熱する。この熱により、フィラメントに隣
接している非晶質シリコンが結晶化して、電流が流れる
に十分な低抵抗の領域が形成される。このようにしてア
ンチヒューズ層３は高抵抗から低抵抗へと変化する。

【００３２】下部配線２は、半導体基板１に含まれる特
定の論理ブロックに接続されている。アンチヒューズ層
３が低抵抗となることにより、この特定の論理ブロック
が上部配線９に電気的に接続される。上部配線９は、例
えば、他の論理ブロックや外部端子に接続される。

【００３３】このように、特定のアンチヒューズ層３の
抵抗値を変化させ、特定の上部配線９と特定の下部配線
２とを導通させることにより、半導体装置１００に搭載
されているプログラムを書き換えることが可能になる。
その結果、所望の論理回路を実現することが可能にな
る。

【００３４】なお、図１には、２個のアンチヒューズ層
３が示されているだけである。しかし、半導体装置１０
０に含まれるアンチヒューズ層３の数は２には限定され
ない。半導体装置１００は、１以上の任意の数のアンチ
ヒューズ層３を含み得る。実際の半導体装置１００で
は、隣接して配置されるアンチヒューズ３間の距離をで
きるだけ小さくすることにより、多くのアンチヒューズ
層３が半導体基板１上に集積されている。

【００３５】図２は、図１に示される半導体装置１００
の製造方法の各工程を示す図である。なお、図２には示
されていないが、半導体基板１には、通常のＣＭＯＳプ
ロセスを用いて論理ブロック、機能回路、メモリなどを
予め作り込んでおくものとする。

【００３６】はじめに、半導体基板１の表面が平坦化さ
れた後に、下部配線２が半導体基板１の上に形成され
る。下部配線２は、例えば、スパッタ法を用いて窒化チ
タン（ＴｉＮ）を厚さ５０ｎｍ程度堆積し、その上にス
パッタ法を用いてアルミを厚さ３００ｎｍ程度堆積し、
その上にスパッタ法を用いて窒化チタンを厚さ３０ｎｍ
程度さらに堆積することによって得られる。

【００３７】アンチヒューズ層３が下部配線２の上に形
成される。アンチヒューズ層３は、例えば、プラズマＣ
ＶＤ法を用いて窒化シリコンを厚さ数ｎｍ程度堆積し、
その上に非晶質シリコンを厚さ数十ｎｍ堆積することに
よって得られる。

【００３８】エッチングストップ層４がアンチヒューズ
層３の上に形成される。エッチングストップ層４は、例
えば、スパッタ法などを用いて窒化チタン（ＴｉＮ）を
厚さ２００ｎｍ程度堆積することによって得られる。

【００３９】アンチヒューズ層３とエッチングストップ
層４とが所定のパターンにパターニングされる（図２
（ａ））。このようなパターニングは、例えば、エッチ
ングストップ層４にレジストを塗布し、通常のフォトリ
ソグラフィーを用いてパターニングした後、ＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などを行う
ことによって達成される。

【００４０】層間絶縁層５がアンチヒューズ層３とエッ
チングストップ層４とを覆うように形成される。層間絶
縁層５は、例えば、プラズマＣＶＤ法を用いて酸化シリ
コンを厚さ１〜２μｍ程度堆積し、その表面を化学的機
械研磨法（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈ）によって平坦化することによっ
て得られる（図２（ｂ））。

【００４１】層間絶縁層５の中にその一端がエッチング
ストップ層４に到達するようにヴィアホール６が形成さ
れる。ヴィアホール６は、例えば、平坦化された層間絶
縁層５の表面にレジストを塗布し、通常のフォトリソグ
ラフィーを用いてパターニングした後、ＲＩＥなどを行
うことによって得られる（図２（ｃ））。

【００４２】エッチングストップ層４は、層間絶縁層５
の中にヴィアホール６を形成する際の層間絶縁層５のエ
ッチングがアンチヒューズ層３に及ぶことを防ぐように
形成されている。もし、エッチングストップ層４を設け
ることなくアンチヒューズ層３をヴィアホール６の下に
配置すると、ヴィアホール６を形成する際にアンチヒュ
ーズ層３までエッチングが及んでしまうおそれがある。
アンチヒューズ層３の膜厚の減少は耐圧の低下につなが
り、またエッチングレートは通常面内でばらつきを持つ
ので耐圧もばらつきを生じ、アンチヒューズの信頼性の
低下につながる。このような問題点は、アンチヒューズ
層３の上にエッチングストップ層４を形成することによ
って解決される。

【００４３】層間絶縁層５に使用される酸化シリコンの
エッチングには、通常、ＣＦ₄系のガスが用いられる
が、アンチヒューズ層３に使用される非晶質シリコンも
このガスによってエッチングされる。エッチングストッ
プ層４は、このガスによってエッチングされにくい材料
からなることが要求される。エッチングストップ層４の
材料としては、エッチング選択比が十分大きくなるシリ
コン以外の材料であり、かつ、アンチヒューズ層３との
界面で反応しない材料が使用される。例えば、窒化チタ
ンは、上記条件を満たす材料のひとつである。従って、
窒化チタンは、エッチングストップ層４の材料として好
適である。なお、上記条件を満たす窒化チタン以外の任
意の材料がエッチングストップ層４の材料として使用さ
れ得る。

【００４４】次に、密着層として窒化チタンをコリメー
ションスパッタ法を用いて数十ｎｍ堆積した後、ＣＶＤ
法を用いて所定の導電材料（例えば、タングステン）を
堆積することにより、ヴィアホール６がタングステンで
埋められる（図２（ｄ））。

【００４５】層間絶縁層５の表面に余分に堆積したタン
グステンは、エッチバック（イオンミリング）によって
除去される。このようにして、ヴィアホール６の中に埋
め込みプラグ７が形成される（図２（ｅ））。埋め込み
プラグ７の一端は、エッチングストップ層４に接続され
ている。

【００４６】エッチバックにより層間絶縁層５の表面に
余分に堆積したタングステンを除去する場合には、堆積
されたタングステンにあった凹凸はいくらか緩和される
が、層間絶縁層５を完全に平坦化することは不可能であ
る。その結果、埋め込みプラグ７の上面は、層間絶縁層
５の表面よりも若干ひっこんでしまう。

【００４７】上部配線９が層間絶縁層５の上に形成され
る。上部配線９は、埋め込みプラグ７の他端に接続され
るように形成される。上部配線９は、例えば、スパッタ
法を用いて窒化チタンを厚さ５０ｎｍ程度堆積し、その
上にアルミを厚さ３００ｎｍ程度堆積し、その上に窒化
チタンをさらに厚さ３０ｎｍ程度堆積した後（図２
（ｆ））、イオンミリングまたはＲＩＥを用いてパター
ニングすることによって得られる（図２（ｇ））。

【００４８】層間絶縁層５の厚さは例えば１〜２μｍで
ある。このように層間絶縁層５を厚くすることにより、
半導体装置１００の内部配線の相互間に発生するキャパ
シタンス（寄生容量）を小さくすることができ、半導体
装置１００を高速に動作させることが可能となる。

【００４９】なお、本実施の形態では、上部配線９およ
び下部配線２の材料としてアルミを用いたが、アルミに
銅やシリコンなどの添加物を加えたもの、あるいは、
銅、銅に添加物を加えたものを用いてもよい。

【００５０】このように本実施の形態では、埋め込みプ
ラグ７と上部配線９とに異なる材料を用いている。

【００５１】上述したように、本実施の形態によればス
テップカバレッジに優れたＣＶＤ法を用いるので、層間
絶縁層５の厚さが十分に厚い（例えば、１μｍ）場合で
もヴィアホール６を埋め込みプラグ７によって完全に埋
めることができる。

【００５２】図３は、半導体装置１００の改良された製
造方法の各工程を示す図である。図３に示される（ａ）
〜（ｄ）に示される工程は、図２に示される（ａ）〜
（ｄ）の工程と同一である。従って、ここでは説明を省
略する。

【００５３】層間絶縁層５の表面に余分に堆積したタン
グステンは、ＣＭＰによって除去される。このようにし
て、ヴィアホール６の中に埋め込みプラグ７が形成され
る（図３（ｅ））。

【００５４】エッチバックによって層間絶縁層５の表面
に余分に堆積したタングステンを除去する場合には、堆
積されたタングステンの表面が一様にエッチングされる
ため、最初の凹凸の影響がどうしてもでてしまう。これ
に対し、ＣＭＰによって層間絶縁層５の表面に余分に堆
積したタングステンを除去する場合には、凸の部分が選
択的に削られるため、エッチバックに比較して平坦化の
効果が大きい。これにより、最終的に得られる表面をよ
り平坦にすることが可能になる。従って、エッチバック
に比較して、埋め込みプラグ７の上面と層間絶縁層５の
表面との段差を小さくすることができる。このため上部
配線９を堆積したときに段差部分で配線が薄くなり、配
線抵抗が大きくなるのを防ぐことができる。

【００５５】上部配線９を層間絶縁層５の上に形成する
工程は、図２（ｆ）、（ｇ）に示される工程と同様であ
る（図３（ｆ）、（ｇ））。

【００５６】図４は、図３の製造方法によって製造され
る改良された半導体装置１００の断面図である。

【００５７】（実施の形態２）図５は、本発明の実施の
形態２の半導体装置２００の断面図である。半導体装置
２００は、典型的には、外部から電気的にプログラミン
グ可能なフィールド・プログラマブル・ゲートアレイ
（ＦＰＧＡ）である。図５において、図１に示される構
成要素と同一の構成要素には同一の参照番号を付し、そ
の説明を省略する。

【００５８】半導体装置２００においては、層間絶縁層
５の表面に溝８が形成されている。溝８は、ヴィアホー
ル６の上に形成されており、ヴィアホール６の直径より
も広い幅を有している。上部配線９は、溝８に埋め込ま
れている。埋め込みプラグ７と上部配線９とは、ヴィア
ホール６と溝８とに同一の導電材料（例えば、銅）を埋
め込むことにより一体的に形成されている。

【００５９】図６は、半導体装置２００の製造方法の各
工程を示す図である。図６に示される（ａ）〜（ｃ）に
示される工程は、図２に示される（ａ）〜（ｃ）の工程
と同一である。従って、ここでは説明を省略する。ただ
し、半導体装置２００においては、上部配線９の材料と
して銅が使用される。あるいは、この材料として銅を主
成分とする材料を使用してもよい。

【００６０】ヴィアホール６の直径よりも広い幅を有す
る溝８が層間絶縁層５の表面に形成される。溝８は、例
えば、ヴィアホール６を形成するために使用したレジス
トを除去した後、層間絶縁層５にレジストを再度塗布
し、通常のフォトリソグラフィーを用いてパターニング
した後、ＲＩＥなどを行うことによって得られる（図６
（ｄ））。

【００６１】次に、密着層として窒化チタンをコリメー
ションスパッタ法を用いて数十ｎｍ堆積した後、めっき
法を用いて所定の導電材料（例えば、銅）を堆積するこ
とにより、ヴィアホール６と溝８とが銅で埋められる
（図６（ｅ））。

【００６２】層間絶縁層５の表面に余分に堆積した銅
は、化学的機械研磨法（ＣＭＰ）または物理的なスパッ
タリングによるエッチバックによって除去される。この
ようにして、埋め込みプラグ７と上部配線９とが一体的
に形成されるとともに、層間絶縁層５の表面が平坦化さ
れる（図６（ｆ））。埋め込みプラグ７の一端は、エッ
チングストップ層４に接続されている。

【００６３】半導体装置の製造過程におけるエッチング
としては、主にドライエッチングが用いられる。半導体
装置２００において層間絶縁層５の表面に溝８を設ける
理由は、溝８を設けることによってドライエッチング
（例えば、ＲＩＥ）の難しい金属材料でもパターニング
できることである。ドライエッチングの難しい金属材料
は、例えば銅である。銅の抵抗率は約１．７μΩ・ｃｍ
であり、アルミニウムの抵抗率の約２．７μΩ・ｃｍと
比較してかなり低い。このため半導体装置の配線に銅を
用いると配線抵抗が小さくなり、半導体装置の高速化が
可能となる。しかしドライエッチングの困難さのため
に、銅は半導体装置の配線として実用化されてこなかっ
た。

【００６４】本発明の半導体装置２００では、ＲＩＥに
よってドライエッチングする対象は層間絶縁層５だけで
あり、困難な銅のエッチングを行わずに銅配線をパター
ニングすることができる。なお、層間絶縁層５は例えば
酸化シリコンであり、容易にドライエッチングすること
ができる。

【００６５】また、本実施の形態では上部配線９と埋め
込みプラグ７とを一体的に形成した。このため、埋め込
みプラグ７の堆積と上部配線９の堆積とが同時にでき
る。したがって、埋め込みプラグ７と上部配線９とに別
の材料を用いる場合（例えば、実施の形態１の場合）と
比較して、堆積工程が１回減り、半導体装置の製造工程
の低コスト化が実現できる。

【００６６】なお、本実施の形態では上部配線９および
埋め込みプラグ７の材料として銅を用いたが、銅を主成
分とする合金、アルミやアルミに添加物を加えたものな
どでもよい。しかしながら、配線抵抗を低く抑えるとい
う点では銅を主成分とする材料が好ましい。また、めっ
き法以外に、スパッタ法、ＣＶＤ法なども用いることが
できるが、銅を主成分とする材料を用いる場合は、ステ
ップカバレッジの良さからめっき法がもっとも好まし
い。なお、めっき法を用いれば半導体装置の製造工程中
のドライプロセスを減らすことができ、コストが低減さ
れる点からも好ましい。

【００６７】（実施の形態３）ＦＰＧＡは、高速動作を
必要とするマルチメディア機器において好適に使用され
る。以下、ＦＰＧＡを用いたシステムの例を説明する。

【００６８】図７は、ＦＰＧＡを用いたイメージ処理シ
ステム２０の構成を示す。イメージ処理システム２０
は、イメージセンサ制御用のＦＰＧＡ２１と、信号処理
用のＦＰＧＡ２３と、出力機器制御用のＦＰＧＡ２４と
を含む。これらのＦＰＧＡ２１、２３および２４とし
て、実施の形態１で説明した半導体装置１００または実
施の形態２で説明した半導体装置２００が使用され得
る。

【００６９】ＦＰＧＡ２１は、制御信号および同期信号
をイメージセンサ２２に出力する。ＦＰＧＡ２１を用い
ることにより、イメージセンサ２２の種々の動作モード
に柔軟に対応することができる。例えば、ＦＰＧＡ２１
に書き込まれているプログラムを変更することにより、
イメージセンサ２２の全画素から画像信号を読み出した
り、イメージセンサ２２の一部の画素から画像信号を高
速に読み出したり、暗いシーンの撮像に適合するように
画像信号の読み出し速度を低速にしたりすることができ
る。

【００７０】イメージセンサ２２から出力される画像信
号は、ＦＰＧＡ２３によって処理される。画像信号は連
続的に処理される必要がある。従って、ＦＰＧＡ２３
は、イメージ処理システム２０において最も高速に動作
することを要求される。さらに、ＦＰＧＡ２３は、画像
信号の読み出し速度が高速になればなるほど高速に動作
することが要求される。

【００７１】このような画像信号をデジタル信号処理プ
ロセッサ（ＤＳＰ）を用いて処理する場合には、画像信
号の処理方式が限定される。このため、イメージセンサ
２２の動作モードの変更に柔軟に対応することができな
い。これに対し、イメージ処理システム２０では、イメ
ージセンサ２２から出力される画像信号は、高速動作可
能なＦＰＧＡ２３によって処理される。したがって、イ
メージ処理システム２０は、高速に動作し、かつ、動作
モードの変更に柔軟に対応することが可能になる。

【００７２】ＦＰＧＡ２３によって処理された画像信号
（出力信号）は、出力機器２５に送られる。出力機器２
５の動作も、イメージセンサ２２の動作モードの変更に
対して変更する必要がある。例えば、出力機器２５がデ
ィスプレイである場合において、イメージセンサ２２の
全画素から画像信号を読み出す場合とイメージセンサ２
２の一部の画素から画像信号を読み出す場合とで同じよ
うに全画面を表示するためには出力機器２５を制御する
制御信号のタイミングなどを変更する必要がある。ＦＰ
ＧＡ２４は、イメージセンサ２２の動作モードの変更に
対して出力機器２５を制御する制御信号のタイミングな
どを変更するために使用される。

【００７３】なお、ＦＰＧＡ２３からの出力信号は、ネ
ットワークを介して他の場所に送信され得る。この場合
には、出力機器２５としてディスプレイではなく通信機
器が使用される。

【００７４】

【発明の効果】本発明によれば、アンチヒューズ層の上
に埋め込みプラグが形成されるため、層間絶縁層の表面
にアンチヒューズ層による段差が生じない。これによ
り、層間絶縁層の上に上部配線を堆積した場合にその段
差部分において上部配線が薄くなることを防ぐことがで
き、その段差部分において配線抵抗が高くなることを防
ぐことができる。その結果、アンチヒューズ層を含む半
導体装置を高速に動作させることが可能になる。また、
層間絶縁膜の表面に段差が生じないことは、半導体装置
の微細化、集積化を進める上で非常に有用である。

【００７５】上部配線と埋め込みプラグとを一体的に形
成することにより、半導体装置の製造工程の数を削減す
ることができる。

【００７６】さらに、上部配線と埋め込みプラグとを銅
を主成分とする材料から構成することにより、配線抵抗
を低く抑えることができる。その結果、アンチヒューズ
層を含む半導体装置をより高速に動作させることが可能
になる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体装置１００の断
面図である。

【図２】（ａ）〜（ｇ）は、図１に示される半導体装置
１００の製造方法の各工程を示す図である。

【図３】（ａ）〜（ｇ）は、半導体装置１００の改良さ
れた製造方法の各工程を示す図である。

【図４】図３の製造方法によって製造される改良された
半導体装置１００の断面図である。

【図５】本発明の実施の形態２の半導体装置２００の断
面図である。

【図６】（ａ）〜（ｆ）は、半導体装置２００の製造方
法の各工程を示す図である。

【図７】ＦＰＧＡを用いたイメージ処理システム２０の
構成を示すブロック図である。

【図８】従来のアンチヒューズ型のＦＰＧＡの断面図で
ある。

【符号の説明】

１ 半導体基板 ２ 下部配線 ３ アンチヒューズ層 ４ エッチングストップ層 ５ 層間絶縁層 ６ ヴィアホール ７ 埋め込みプラグ ８ 溝 ９ 上部配線 １００、２００ 半導体装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺井 由佳 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 布施 玄秀 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 桜井 浩司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F033 HH08 HH09 HH11 HH12 HH33 JJ01 JJ05 JJ09 JJ11 JJ19 JJ33 KK08 KK09 KK11 KK12 KK33 MM02 MM05 MM13 NN03 NN07 PP06 PP15 PP22 PP26 QQ08 QQ09 QQ10 QQ13 QQ14 QQ24 QQ31 QQ37 QQ48 RR04 SS15 VV11 VV17 XX01 XX03 XX24 5F064 AA08 EE22 EE27 FF28 FF29 FF32 FF34 FF45 GG03 GG10

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の上に形成された下部配線と、 前記下部配線の上に形成されたアンチヒューズ層と、 前記アンチヒューズ層の上に形成されたエッチングスト
   ップ層と、 層間絶縁層の中に形成されたヴィアホールに埋め込ま
   れ、その一端が前記エッチングストップ層に接続されて
   いる埋め込みプラグと、 前記埋め込みプラグの他端に接続するように形成された
   上部配線とを備え、 前記アンチヒューズ層は、前記上部配線と前記下部配線
   との間に印加される電圧によってその抵抗値が変化する
   ように形成され、前記エッチングストップ層は、前記層
   間絶縁層の中に前記ヴィアホールを形成する際の前記層
   間絶縁層のエッチングが前記アンチヒューズ層に及ぶこ
   とを防ぐように形成されており、前記埋め込みプラグの
   材料と前記上部配線の材料とは異なっている、半導体装
   置。
2. 【請求項２】 前記埋め込みプラグはタングステンを主
   成分とする材料からなり、前記上部配線は、アルミニウ
   ムを主成分とする材料からなる、請求項１に記載の半導
   体装置。
3. 【請求項３】 半導体基板と、 前記半導体基板の上に形成された下部配線と、 前記下部配線の上に形成されたアンチヒューズ層と、 前記アンチヒューズ層の上に形成されたエッチングスト
   ップ層と、 層間絶縁層の中に形成されたヴィアホールに埋め込ま
   れ、その一端が前記エッチングストップ層に接続されて
   いる埋め込みプラグと、 前記埋め込みプラグの他端に接続するように形成された
   上部配線とを備え、 前記アンチヒューズ層は、前記上部配線と前記下部配線
   との間に印加される電圧によってその抵抗値が変化する
   ように形成され、前記エッチングストップ層は、前記層
   間絶縁層の中に前記ヴィアホールを形成する際の前記層
   間絶縁層のエッチングが前記アンチヒューズ層に及ぶこ
   とを防ぐように形成されており、前記上部配線は、前記
   層間絶縁層の表面に形成された溝に埋め込まれており、
   前記上部配線と前記埋め込みプラグとは一体的に形成さ
   れている、半導体装置。
4. 【請求項４】 前記上部配線と前記埋め込みプラグと
   は、銅を主成分とする材料からなる、請求項３に記載の
   半導体装置。
5. 【請求項５】 半導体基板の上に下部配線を形成する工
   程と、 前記下部配線の上にアンチヒューズ層を形成する工程
   と、 前記アンチヒューズ層の上にエッチングストップ層を形
   成する工程と、 前記アンチヒューズ層と前記エッチングストップ層とを
   覆うように層間絶縁層を形成する工程と、 前記層間絶縁層の中にその一端が前記エッチングストッ
   プ層に到達するようにヴィアホールを形成する工程と、 その一端が前記エッチングストップ層に接続されるよう
   に前記ヴィアホールの中に埋め込まれた埋め込みプラグ
   を形成する工程と、 前記埋め込みプラグの他端に接続するように上部配線を
   形成する工程とを包含し、 前記アンチヒューズ層は、前記上部配線と前記下部配線
   との間に印加される電圧によってその抵抗値が変化する
   ように形成され、前記エッチングストップ層は、前記層
   間絶縁層の中に前記ヴィアホールを形成する際の前記層
   間絶縁層のエッチングが前記アンチヒューズ層に及ぶこ
   とを防ぐように形成されており、前記埋め込みプラグの
   材料と前記上部配線の材料とは異なっている、半導体装
   置の製造方法。
6. 【請求項６】 前記埋め込みプラグはタングステンを主
   成分とする材料からなり、前記上部配線は、アルミニウ
   ムを主成分とする材料からなる、請求項５に記載の半導
   体装置の製造方法。
7. 【請求項７】 前記埋め込みプラグを形成する工程は、 前記層間絶縁層の上に所定の導電材料を堆積する工程
   と、 前記層間絶縁層の上に余分に堆積された前記所定の導電
   材料をエッチングによって除去する工程とを包含する、
   請求項５に記載の半導体装置の製造方法。
8. 【請求項８】 前記埋め込みプラグを形成する工程は、 前記層間絶縁層の上に所定の導電材料を堆積する工程
   と、 前記層間絶縁層の上に余分に堆積された前記所定の導電
   材料を化学的機械研磨法によって除去する工程とを包含
   する、請求項５に記載の半導体装置の製造方法。
9. 【請求項９】 半導体基板の上に下部配線を形成する工
   程と、 前記下部配線の上にアンチヒューズ層を形成する工程
   と、 前記アンチヒューズ層の上にエッチングストップ層を形
   成する工程と、 前記アンチヒューズ層と前記エッチングストップ層とを
   覆うように層間絶縁層を形成する工程と、 前記層間絶縁層の中にその一端が前記エッチングストッ
   プ層に到達するようにヴィアホールを形成する工程と、 前記層間絶縁層の表面に溝を形成する工程と、 その一端が前記エッチングストップ層に接続されるよう
   に前記ヴィアホールの中に埋め込まれた埋め込みプラグ
   を形成する工程と、 前記埋め込みプラグの他端に接続するように上部配線を
   形成する工程とを包含し、 前記アンチヒューズ層は、前記上部配線と前記下部配線
   との間に印加される電圧によってその抵抗値が変化する
   ように形成され、前記エッチングストップ層は、前記層
   間絶縁層の中に前記ヴィアホールを形成する際の前記層
   間絶縁層のエッチングが前記アンチヒューズ層に及ぶこ
   とを防ぐように形成されており、前記埋め込みプラグと
   前記上部配線とは、前記ヴィアホールと前記溝とに同一
   の導電材料を埋め込むことにより一体的に形成される、
   半導体装置の製造方法。
10. 【請求項１０】 前記導電材料は、銅を主成分とする材
    料からなり、前記導電材料は、めっき法によって前記ヴ
    ィアホールと前記溝とに埋め込まれる、請求項９に記載
    の半導体装置の製造方法。