JP2001320026A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2001320026A JP2001320026A JP2000139534A JP2000139534A JP2001320026A JP 2001320026 A JP2001320026 A JP 2001320026A JP 2000139534 A JP2000139534 A JP 2000139534A JP 2000139534 A JP2000139534 A JP 2000139534A JP 2001320026 A JP2001320026 A JP 2001320026A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- opening
- lower electrode
- layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 誘電体膜厚の精密な制御を行い、高精度な容
量値のＭＩＭ型容量素子の製造することを可能にする。 【解決手段】 下部電極３０における下部配線部３０ｂ
上の層間絶縁膜層４に形成したスルーホール６内に金属
プラグ層７を形成する。次に、下部電極３０における下
部電極部３０ａ上の層間絶縁膜層４を選択的にエッチン
グして容量部開口９を形成する。次に、全面にＴＥＯＳ
（誘電体）膜１０を形成した後、ＴＥＯＳ膜１０を選択
的にエッチングして金属プラグ層７表面を露出させ、逆
スパッタエッチングせずに上部電極用金属層１３を堆積
し、選択的にエッチングして上部電極１３′および下部
電極引き出し用上部配線１３″を形成する。
量値のＭＩＭ型容量素子の製造することを可能にする。 【解決手段】 下部電極３０における下部配線部３０ｂ
上の層間絶縁膜層４に形成したスルーホール６内に金属
プラグ層７を形成する。次に、下部電極３０における下
部電極部３０ａ上の層間絶縁膜層４を選択的にエッチン
グして容量部開口９を形成する。次に、全面にＴＥＯＳ
（誘電体）膜１０を形成した後、ＴＥＯＳ膜１０を選択
的にエッチングして金属プラグ層７表面を露出させ、逆
スパッタエッチングせずに上部電極用金属層１３を堆積
し、選択的にエッチングして上部電極１３′および下部
電極引き出し用上部配線１３″を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に金属−絶縁膜−金属（ＭＩ
Ｍ）構造の容量素子を集積化した半導体装置およびその
製造方法に関する。
その製造方法に係り、特に金属−絶縁膜−金属（ＭＩ
Ｍ）構造の容量素子を集積化した半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】近年、携帯電話等の移動体通信機器の小
型化が進む中で、周波数シンセサイザ（以下、ＰＬＬと
称す）と電圧制御発振器（以下、ＶＣＯと称す）などの
外付けモジュールの１チップ化が急速に進んでいる。Ｖ
ＣＯをＰＬＬ半導体チップに内蔵化するためには、ＶＣ
Ｏを回路構成する容量素子の寄生容量および寄生抵抗を
極めて小さくする必要がある。
型化が進む中で、周波数シンセサイザ（以下、ＰＬＬと
称す）と電圧制御発振器（以下、ＶＣＯと称す）などの
外付けモジュールの１チップ化が急速に進んでいる。Ｖ
ＣＯをＰＬＬ半導体チップに内蔵化するためには、ＶＣ
Ｏを回路構成する容量素子の寄生容量および寄生抵抗を
極めて小さくする必要がある。
【０００３】従来、一般に用いられている容量素子とし
ては、金属あるいは導電性多結晶Ｓｉなどの電極とＳｉ
基板との間に、薄いＳｉＯ2膜などを挟んだＭＯＳ型容
量、あるいは２層の導電性多結晶Ｓｉ間に薄いＳｉＯ2
膜などを挟んだ２層ポリシリコン型などがある。これら
の素子は、電極の一方あるいは双方が半導体基板中の不
純物拡散層あるいは導電性の多結晶Ｓｉを用いているた
めに電気抵抗が高いこと、また電極とＳｉ基板との距離
が素子分離膜厚程度しかないため寄生容量が大きく、さ
らにＳｉ基板中の空乏層が印加電界強度によって変化す
るため、寄生容量値が電圧に対して一定でないなどの問
題があった。このような観点から、上下電極が低抵抗な
金属膜により構成され、上層配線を電極に用いることに
よってＳｉ基板からも距離を隔てて形成することが可能
なことから、寄生抵抗および寄生容量を極めて小さくす
ることができる金属−絶縁膜−金属（以下、ＭＩＭと称
す）型容量素子が注目されている。
ては、金属あるいは導電性多結晶Ｓｉなどの電極とＳｉ
基板との間に、薄いＳｉＯ2膜などを挟んだＭＯＳ型容
量、あるいは２層の導電性多結晶Ｓｉ間に薄いＳｉＯ2
膜などを挟んだ２層ポリシリコン型などがある。これら
の素子は、電極の一方あるいは双方が半導体基板中の不
純物拡散層あるいは導電性の多結晶Ｓｉを用いているた
めに電気抵抗が高いこと、また電極とＳｉ基板との距離
が素子分離膜厚程度しかないため寄生容量が大きく、さ
らにＳｉ基板中の空乏層が印加電界強度によって変化す
るため、寄生容量値が電圧に対して一定でないなどの問
題があった。このような観点から、上下電極が低抵抗な
金属膜により構成され、上層配線を電極に用いることに
よってＳｉ基板からも距離を隔てて形成することが可能
なことから、寄生抵抗および寄生容量を極めて小さくす
ることができる金属−絶縁膜−金属（以下、ＭＩＭと称
す）型容量素子が注目されている。
【０００４】ここで、従来のＭＩＭ型容量素子構造とそ
の製造方法を、図６（ａ）〜（ｄ）に示す工程図を参照
しながら説明する。
の製造方法を、図６（ａ）〜（ｄ）に示す工程図を参照
しながら説明する。
【０００５】まず、図６（ａ）に示すように、Ｓｉ基板
５１表面に形成した絶縁膜５２上に金属層からなる下部
電極５３を形成し、これら全面に層間絶縁膜５４を堆積
する。次にフォトレジストをマスクにして、容量部の層
間絶縁膜５４をエッチング除去して容量部開口５５を形
成する。
５１表面に形成した絶縁膜５２上に金属層からなる下部
電極５３を形成し、これら全面に層間絶縁膜５４を堆積
する。次にフォトレジストをマスクにして、容量部の層
間絶縁膜５４をエッチング除去して容量部開口５５を形
成する。
【０００６】次に、図６（ｂ）に示すように、容量部開
口５５に露出した下部電極５３および層間絶縁膜５４上
に誘電体膜５６を堆積する。
口５５に露出した下部電極５３および層間絶縁膜５４上
に誘電体膜５６を堆積する。
【０００７】次に、図６（ｃ）に示すように、フォトレ
ジストをマスクにして、下部電極を引き出すための開口
５７を、誘電体膜５６と層間絶縁膜５４をエッチング除
去して形成する。
ジストをマスクにして、下部電極を引き出すための開口
５７を、誘電体膜５６と層間絶縁膜５４をエッチング除
去して形成する。
【０００８】最後に、図６（ｄ）に示すように、全面を
逆スパッタエッチングし、続いて金属層を全面に堆積す
る。次にフォトレジストをマスクにこの金属層をエッチ
ングして、容量素子の上部電極５８ａと下部電極引き出
し上部配線５８ｂを形成することによって、ＭＩＭ型容
量素子が形成される。
逆スパッタエッチングし、続いて金属層を全面に堆積す
る。次にフォトレジストをマスクにこの金属層をエッチ
ングして、容量素子の上部電極５８ａと下部電極引き出
し上部配線５８ｂを形成することによって、ＭＩＭ型容
量素子が形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＭＩＭ型容量素子の製造方法では、特開平８−３０６８
６２号公報などに記載されているように、静電容量値が
精度良く得られず、耐電圧特性のばらつきが大きく、歩
留まりが低い。さらには容量素子の信頼性を保証できな
いなどの重大な問題があった。
ＭＩＭ型容量素子の製造方法では、特開平８−３０６８
６２号公報などに記載されているように、静電容量値が
精度良く得られず、耐電圧特性のばらつきが大きく、歩
留まりが低い。さらには容量素子の信頼性を保証できな
いなどの重大な問題があった。
【００１０】これらの問題は、上部電極用金属層を堆積
する際の逆スパッタエッチングに起因している。
する際の逆スパッタエッチングに起因している。
【００１１】逆スパッタエッチングとは、上部電極用金
属層を堆積する際に、開口５７を通して金属層からなる
下部電極５３との電気接続を良好にするため、堆積前に
金属層からなる下部電極５３の表面酸化膜層を、Ａｒな
どの不活性ガスプラズマ中で生成されるイオン粒子の衝
突作用によって除去する方法である。
属層を堆積する際に、開口５７を通して金属層からなる
下部電極５３との電気接続を良好にするため、堆積前に
金属層からなる下部電極５３の表面酸化膜層を、Ａｒな
どの不活性ガスプラズマ中で生成されるイオン粒子の衝
突作用によって除去する方法である。
【００１２】従来の製造方法では、この逆スパッタエッ
チングによって開口５７中の下部電極表面酸化膜を除去
する際、誘電体膜５６もエッチングされ、堆積時より膜
厚が減少し、ばらつきが増大してしまう。このため、誘
電体膜５６の膜厚で決定されるＭＩＭ型容量素子の静電
容量値を、高精度に制御することは極めて困難であっ
た。
チングによって開口５７中の下部電極表面酸化膜を除去
する際、誘電体膜５６もエッチングされ、堆積時より膜
厚が減少し、ばらつきが増大してしまう。このため、誘
電体膜５６の膜厚で決定されるＭＩＭ型容量素子の静電
容量値を、高精度に制御することは極めて困難であっ
た。
【００１３】さらに、特に減少が大きく膜厚が薄い部分
の存在によってＭＩＭ型容量素子の破壊耐圧が低下する
ため、不良品の発生頻度が大きかった。これらは、ＭＩ
Ｍ型容量素子の誘電体膜が薄くなり、面積が大きくなる
ほど顕著となる。
の存在によってＭＩＭ型容量素子の破壊耐圧が低下する
ため、不良品の発生頻度が大きかった。これらは、ＭＩ
Ｍ型容量素子の誘電体膜が薄くなり、面積が大きくなる
ほど顕著となる。
【００１４】以上のように従来の技術では、高精度で大
きな静電容量値を持つＭＩＭ型容量素子を安定して実現
することが難しいという問題を有していた。
きな静電容量値を持つＭＩＭ型容量素子を安定して実現
することが難しいという問題を有していた。
【００１５】本発明の目的は、前記従来技術における問
題点を解決するものであり、ＭＩＭ型容量素子におい
て、誘電体膜厚を精密に制御することが可能で、高精度
な静電容量値および高信頼性を容易に実現し得る素子構
造、およびその製造方法を提供するものである。
題点を解決するものであり、ＭＩＭ型容量素子におい
て、誘電体膜厚を精密に制御することが可能で、高精度
な静電容量値および高信頼性を容易に実現し得る素子構
造、およびその製造方法を提供するものである。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、ＭＩＭ型容量素子において、下部電極
引き出し配線部を、層間絶縁膜に設けられた開口に下部
電極と上部配線を接続するこれら両金属層とは異なる別
の金属層を配設した構造とするものである。
めに、本発明は、ＭＩＭ型容量素子において、下部電極
引き出し配線部を、層間絶縁膜に設けられた開口に下部
電極と上部配線を接続するこれら両金属層とは異なる別
の金属層を配設した構造とするものである。
【００１７】具体的には請求項１記載の本発明に係る半
導体装置は、半導体基板上に、第１の絶縁膜を介して設
けられた第１の金属層からなる下部電極部と、この下部
電極部上に誘電体膜を介して設けられた第２の金属層か
らなる上部電極とによって構成される容量領域と、前記
第１の金属層上に設けられた第２の絶縁膜に形成された
第１の開口において、前記第１の金属層からなる下部配
線部と接続する第２の金属層からなる下部電極引き出し
用上部配線によって構成される下部電極引き出し配線領
域とを備えた半導体装置おいて、前記下部電極引き出し
配線領域における前記第１の開口内に、前記下部配線部
と前記下部電極引き出し用上部配線を接続する第３の金
属層を設けたことを特徴とする。
導体装置は、半導体基板上に、第１の絶縁膜を介して設
けられた第１の金属層からなる下部電極部と、この下部
電極部上に誘電体膜を介して設けられた第２の金属層か
らなる上部電極とによって構成される容量領域と、前記
第１の金属層上に設けられた第２の絶縁膜に形成された
第１の開口において、前記第１の金属層からなる下部配
線部と接続する第２の金属層からなる下部電極引き出し
用上部配線によって構成される下部電極引き出し配線領
域とを備えた半導体装置おいて、前記下部電極引き出し
配線領域における前記第１の開口内に、前記下部配線部
と前記下部電極引き出し用上部配線を接続する第３の金
属層を設けたことを特徴とする。
【００１８】請求項２記載の本発明に係る半導体装置の
製造方法は、半導体基板上に形成した第１の絶縁膜上の
全面に、第１の金属層を堆積した後、選択的にエッチン
グすることにより下部電極部および下部配線部を形成す
る第１の工程と、前記下部電極部，下部配線部および第
１の絶縁膜上の全面に第２の絶縁膜を形成した後、選択
的にエッチングすることにより前記下部配線部の表面に
到達する第１の開口を形成する第２の工程と、前記第１
の開口に第３の金属層を埋め込む第３の工程と、前記第
２の絶縁膜を選択的にエッチングすることにより前記下
部電極部の表面に到達する第２の開口を形成する第４の
工程と、前記第２の開口内の下部電極部および第１の開
口に埋め込まれた第３の金属層表面を含む全面に誘電体
膜を形成する第５の工程と、前記誘電体膜を選択的にエ
ッチングすることによって前記第１の開口に埋め込まれ
た前記第３の金属層表面を露出させる第３の開口を形成
する第６の工程と、前記誘電体膜および前記第３の開口
内の全面に第２の金属層を、逆スパッタエッチングせず
に堆積した後、選択的にエッチングすることによって上
部電極および下部電極引き出し用上部配線を形成する第
７の工程とを少なくとも備えていることを特徴とする。
製造方法は、半導体基板上に形成した第１の絶縁膜上の
全面に、第１の金属層を堆積した後、選択的にエッチン
グすることにより下部電極部および下部配線部を形成す
る第１の工程と、前記下部電極部，下部配線部および第
１の絶縁膜上の全面に第２の絶縁膜を形成した後、選択
的にエッチングすることにより前記下部配線部の表面に
到達する第１の開口を形成する第２の工程と、前記第１
の開口に第３の金属層を埋め込む第３の工程と、前記第
２の絶縁膜を選択的にエッチングすることにより前記下
部電極部の表面に到達する第２の開口を形成する第４の
工程と、前記第２の開口内の下部電極部および第１の開
口に埋め込まれた第３の金属層表面を含む全面に誘電体
膜を形成する第５の工程と、前記誘電体膜を選択的にエ
ッチングすることによって前記第１の開口に埋め込まれ
た前記第３の金属層表面を露出させる第３の開口を形成
する第６の工程と、前記誘電体膜および前記第３の開口
内の全面に第２の金属層を、逆スパッタエッチングせず
に堆積した後、選択的にエッチングすることによって上
部電極および下部電極引き出し用上部配線を形成する第
７の工程とを少なくとも備えていることを特徴とする。
【００１９】請求項３記載の本発明に係る半導体装置の
製造方法は、半導体基板上に形成した第１の絶縁膜上の
全面に、第１の金属層を堆積した後、選択的にエッチン
グすることにより下部電極部および下部配線部を形成す
る第１の工程と、前記下部電極部，下部配線部および第
１の絶縁膜上の全面に、第２の絶縁膜を形成した後、選
択的にエッチングすることにより前記下部配線部の表面
に到達する第１の開口を形成する第２の工程と、前記第
２の絶縁膜および第１の開口内に第３の金属層に続いて
第４の金属層を形成する第３の工程と、前記第４の金属
層をエッチバックして前記第１の開口に埋め込む第４の
工程と、前記第３の金属層と前記第２の絶縁膜を選択的
にエッチングすることにより前記下部電極部の表面に到
達する第２の開口を形成する第５の工程と、前記第２の
開口内の下部電極部表面と前記第３の金属層表面と前記
第１の開口に埋め込まれた第４の金属層表面を含む全面
に誘電体膜を形成する第６の工程と、前記誘電体膜を選
択的にエッチングすることによって前記第２の開口を前
記誘電体膜で覆うとともに前記第３の金属層表面と前記
第１の開口に埋め込まれた前記第４の金属層表面を露出
させる第７の工程と、前記第３の金属層および前記第４
の金属層表面の全面に第２の金属層を、逆スパッタエッ
チングせずに堆積した後、選択的に前記第２の金属層と
前記第３の金属層をエッチングすることによって上部電
極および下部電極引き出し用上部配線を形成する第８の
工程とを少なくとも備えていることを特徴とする。
製造方法は、半導体基板上に形成した第１の絶縁膜上の
全面に、第１の金属層を堆積した後、選択的にエッチン
グすることにより下部電極部および下部配線部を形成す
る第１の工程と、前記下部電極部，下部配線部および第
１の絶縁膜上の全面に、第２の絶縁膜を形成した後、選
択的にエッチングすることにより前記下部配線部の表面
に到達する第１の開口を形成する第２の工程と、前記第
２の絶縁膜および第１の開口内に第３の金属層に続いて
第４の金属層を形成する第３の工程と、前記第４の金属
層をエッチバックして前記第１の開口に埋め込む第４の
工程と、前記第３の金属層と前記第２の絶縁膜を選択的
にエッチングすることにより前記下部電極部の表面に到
達する第２の開口を形成する第５の工程と、前記第２の
開口内の下部電極部表面と前記第３の金属層表面と前記
第１の開口に埋め込まれた第４の金属層表面を含む全面
に誘電体膜を形成する第６の工程と、前記誘電体膜を選
択的にエッチングすることによって前記第２の開口を前
記誘電体膜で覆うとともに前記第３の金属層表面と前記
第１の開口に埋め込まれた前記第４の金属層表面を露出
させる第７の工程と、前記第３の金属層および前記第４
の金属層表面の全面に第２の金属層を、逆スパッタエッ
チングせずに堆積した後、選択的に前記第２の金属層と
前記第３の金属層をエッチングすることによって上部電
極および下部電極引き出し用上部配線を形成する第８の
工程とを少なくとも備えていることを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００２１】図１（ａ）〜（ｄ），図２（ａ）〜（ｃ）
は本発明の第１実施形態に係わるＭＩＭ型容量素子の製
造方法の一連の工程、およびＭＩＭ型容量素子の構成を
説明するための断面図である。
は本発明の第１実施形態に係わるＭＩＭ型容量素子の製
造方法の一連の工程、およびＭＩＭ型容量素子の構成を
説明するための断面図である。
【００２２】まず、図１（ａ）に示す工程で、シリコン
基板１上に、膜厚が１０００ｎｍ程度のＳｉＯ2膜２
（第１の絶縁膜）を形成した後、続けて全面に下部電極
用金属層３（第１の金属層）を形成する。下部電極用金
属層３は、膜厚が約５０ｎｍのＴｉ層３ａ、膜厚が約６
００ｎｍのＡｌＣｕ層３ｂ、膜厚が約３０ｎｍのＴｉＮ
層３ｃを連続でスパッタして形成し、膜厚は約６８０ｎ
ｍである。
基板１上に、膜厚が１０００ｎｍ程度のＳｉＯ2膜２
（第１の絶縁膜）を形成した後、続けて全面に下部電極
用金属層３（第１の金属層）を形成する。下部電極用金
属層３は、膜厚が約５０ｎｍのＴｉ層３ａ、膜厚が約６
００ｎｍのＡｌＣｕ層３ｂ、膜厚が約３０ｎｍのＴｉＮ
層３ｃを連続でスパッタして形成し、膜厚は約６８０ｎ
ｍである。
【００２３】次に、下部電極用金属層３の所定領域上に
レジスト膜（図示せず）を形成し、このレジスト膜をマ
スクとして下部電極用金属層３０をリアクティブイオン
エッチング（ＲＩＥ）し、続いてレジストを除去するこ
とにより、下部電極用金属層３に下部電極部３０ａおよ
び下部電極引き出し用の下部配線部３０ｂからなる下部
電極３０を構成する。
レジスト膜（図示せず）を形成し、このレジスト膜をマ
スクとして下部電極用金属層３０をリアクティブイオン
エッチング（ＲＩＥ）し、続いてレジストを除去するこ
とにより、下部電極用金属層３に下部電極部３０ａおよ
び下部電極引き出し用の下部配線部３０ｂからなる下部
電極３０を構成する。
【００２４】なお、図示していないが、同時に集積回路
中の素子電極あるいは相互配線の一部が一括して形成さ
れる。
中の素子電極あるいは相互配線の一部が一括して形成さ
れる。
【００２５】次に、図１（ｂ）に示す工程で、層間絶縁
膜層４（第２の絶縁膜）および下部配線部３０ｂの引き
出し用のスルーホール６（第１の開口）の形成を行う。
まず、ＴＥＯＳと酸素の混合ガスを用いた温度４００℃
程度のプラズマＣＶＤ法により約３００ｎｍの厚さのＴ
ＥＯＳ膜を成長し、続いてＡｒガスを用いたスパッタに
よってＴＥＯＳ膜をエッチバックする。再度、前記のプ
ラズマＣＶＤ法により約２２００ｎｍの厚さのＴＥＯＳ
膜を成長し、続いて約１．５μｍの厚さのレジストを塗
布する。次いで、ＣＨＦ3，ＣＦ4，Ａｒ，Ｏ2の混合ガ
スを用いたＲＦエッチングによって、レジストをエッチ
バック、かつＴＥＯＳ膜を平坦化して層間絶縁膜層４を
形成する。層間絶縁膜層４の膜厚は下部電極３０上で約
１μｍである。
膜層４（第２の絶縁膜）および下部配線部３０ｂの引き
出し用のスルーホール６（第１の開口）の形成を行う。
まず、ＴＥＯＳと酸素の混合ガスを用いた温度４００℃
程度のプラズマＣＶＤ法により約３００ｎｍの厚さのＴ
ＥＯＳ膜を成長し、続いてＡｒガスを用いたスパッタに
よってＴＥＯＳ膜をエッチバックする。再度、前記のプ
ラズマＣＶＤ法により約２２００ｎｍの厚さのＴＥＯＳ
膜を成長し、続いて約１．５μｍの厚さのレジストを塗
布する。次いで、ＣＨＦ3，ＣＦ4，Ａｒ，Ｏ2の混合ガ
スを用いたＲＦエッチングによって、レジストをエッチ
バック、かつＴＥＯＳ膜を平坦化して層間絶縁膜層４を
形成する。層間絶縁膜層４の膜厚は下部電極３０上で約
１μｍである。
【００２６】第１実施形態においては、集積回路中の素
子電極，配線により生じる段差を平坦化する層間絶縁膜
層の形成方法の一例を示したが、他にＣＭＰ法などを用
いて層間絶縁膜層を形成してもよい。
子電極，配線により生じる段差を平坦化する層間絶縁膜
層の形成方法の一例を示したが、他にＣＭＰ法などを用
いて層間絶縁膜層を形成してもよい。
【００２７】次に、下部配線部３０ｂの引き出し用のス
ルーホール６を形成する領域を開口してレジスト膜５を
形成し、このレジスト膜５をマスクにＣＨＦ3，ＣＦ4，
Ａr，Ｎ2の混合ガスを用いて層間絶縁膜層４とＴｉＮ層
３ｃをエッチングし、スルーホール６を形成する。第１
実施形態では、スルーホール６は一辺が０．６μm程度
の正方形で、かつ複数個を形成する。
ルーホール６を形成する領域を開口してレジスト膜５を
形成し、このレジスト膜５をマスクにＣＨＦ3，ＣＦ4，
Ａr，Ｎ2の混合ガスを用いて層間絶縁膜層４とＴｉＮ層
３ｃをエッチングし、スルーホール６を形成する。第１
実施形態では、スルーホール６は一辺が０．６μm程度
の正方形で、かつ複数個を形成する。
【００２８】なお、図示していないが、同時に集積回路
中の素子電極あるいは相互配線の一部と接続するスルー
ホールが一括して形成される。
中の素子電極あるいは相互配線の一部と接続するスルー
ホールが一括して形成される。
【００２９】次に、図１（ｃ）に示す工程で、スルーホ
ール６内への金属プラグ層７（第３の金属層）の形成を
行う。
ール６内への金属プラグ層７（第３の金属層）の形成を
行う。
【００３０】まず、レジスト膜５を除去する。次に、Ａ
ｒガスを用いた逆スパッタ法によりスルーホール６底部
の下部電極用金属層３の表面をエッチングし、続いて層
間絶縁膜層４上およびスルーホール６内に、膜厚が約３
０ｎｍのＴｉ層７ａと膜厚が約１００ｎｍのＴｉＮ層７
ｂを堆積する。この際、スルーホール６底部の下部電極
用金属層３の表面の酸化を防止するため、逆スパッタお
よびＴｉ層／ＴｉＮ層のスパッタは、同一装置で真空を
破ることなく連続して行う。
ｒガスを用いた逆スパッタ法によりスルーホール６底部
の下部電極用金属層３の表面をエッチングし、続いて層
間絶縁膜層４上およびスルーホール６内に、膜厚が約３
０ｎｍのＴｉ層７ａと膜厚が約１００ｎｍのＴｉＮ層７
ｂを堆積する。この際、スルーホール６底部の下部電極
用金属層３の表面の酸化を防止するため、逆スパッタお
よびＴｉ層／ＴｉＮ層のスパッタは、同一装置で真空を
破ることなく連続して行う。
【００３１】次に、ＷＦ6ガスを用いたプラズマＣＶＤ
法によって、層間絶縁膜層４上およびスルーホール６内
のＴｉＮ層７ｂ上に膜厚が約７００ｎｍのタングステン
層７ｃを堆積する。
法によって、層間絶縁膜層４上およびスルーホール６内
のＴｉＮ層７ｂ上に膜厚が約７００ｎｍのタングステン
層７ｃを堆積する。
【００３２】次に、ＳＦ6ガスを用いたＲＦエッチング
によりタングステン層７ｃをエッチバックし、次いでＣ
ｌ2ガスを用いたＲＦエッチングによりＴｉＮ層７ｂお
よびＴｉ層７ａをエッチバックすることによって、スル
ーホール６にＴｉ層７ａ，ＴｉＮ層７ｂ，タングステン
層７ｃで構成される金属プラグ層７を形成する。
によりタングステン層７ｃをエッチバックし、次いでＣ
ｌ2ガスを用いたＲＦエッチングによりＴｉＮ層７ｂお
よびＴｉ層７ａをエッチバックすることによって、スル
ーホール６にＴｉ層７ａ，ＴｉＮ層７ｂ，タングステン
層７ｃで構成される金属プラグ層７を形成する。
【００３３】ここで、Ｔｉ層７ａは下部電極用金属層３
との電気接続を良好にし、ＴｉＮ層７ｂはタングステン
を均一に成長させるとともにＷＦ6ガスによる下部電極
用金属層３の腐食を防止する効果を有する。
との電気接続を良好にし、ＴｉＮ層７ｂはタングステン
を均一に成長させるとともにＷＦ6ガスによる下部電極
用金属層３の腐食を防止する効果を有する。
【００３４】次に、図１（ｄ）に示す工程で、ＭＩＭ型
容量を形成する領域（下部電極部３０ａ部分）を開口し
たレジスト膜８をマスクに、ＣＨＦ3，ＣＦ4，Ａr，Ｎ2
の混合ガスを用いて層間絶縁膜層４をＲＦエッチング
し、容量部開口９（第２の開口）を形成する。このエッ
チングにおいて、層間絶縁膜層４（本実施形態ではＴＥ
ＯＳ膜）のエッチング速度が、下部電極用金属層３のＴ
ｉＮ層３ｃのそれに比べ充分大きくなるようエッチング
条件を設定した。
容量を形成する領域（下部電極部３０ａ部分）を開口し
たレジスト膜８をマスクに、ＣＨＦ3，ＣＦ4，Ａr，Ｎ2
の混合ガスを用いて層間絶縁膜層４をＲＦエッチング
し、容量部開口９（第２の開口）を形成する。このエッ
チングにおいて、層間絶縁膜層４（本実施形態ではＴＥ
ＯＳ膜）のエッチング速度が、下部電極用金属層３のＴ
ｉＮ層３ｃのそれに比べ充分大きくなるようエッチング
条件を設定した。
【００３５】このように、容量部開口９底部に緻密なＴ
ｉＮ層３ｃを残すことにより、下部電極表面の平坦度の
悪化を抑制することができ、ＭＩＭ型容量素子の破壊耐
圧の低下、および信頼性の低下を防ぐことができる。
ｉＮ層３ｃを残すことにより、下部電極表面の平坦度の
悪化を抑制することができ、ＭＩＭ型容量素子の破壊耐
圧の低下、および信頼性の低下を防ぐことができる。
【００３６】なお、第１実施形態ではＲＦエッチングに
よって容量部開口９を形成したが、ＢＨＦなどを用いた
ウェットエッチングで形成してもよい。
よって容量部開口９を形成したが、ＢＨＦなどを用いた
ウェットエッチングで形成してもよい。
【００３７】次に、図２（ａ）に示す工程で、まずレジ
スト膜８を除去し、続いてＮＨ4，ＤＭＦ，ＴＭＡＦの
混合水溶液中で洗浄した後、ＴＥＯＳと酸素の混合ガス
を用いた温度４００℃程度のプラズマＣＶＤ法により約
６０ｎｍの厚さのＴＥＯＳ膜（誘電体膜）１０を全面に
成長する。
スト膜８を除去し、続いてＮＨ4，ＤＭＦ，ＴＭＡＦの
混合水溶液中で洗浄した後、ＴＥＯＳと酸素の混合ガス
を用いた温度４００℃程度のプラズマＣＶＤ法により約
６０ｎｍの厚さのＴＥＯＳ膜（誘電体膜）１０を全面に
成長する。
【００３８】第１実施形態は、ＭＩＭ型容量素子の誘電
膜形成の一例であるが、プラズマＴＥＯＳ膜の他に、プ
ラズマ酸化膜，プラズマＳｉ3Ｎ4膜などを用いてもよ
い。
膜形成の一例であるが、プラズマＴＥＯＳ膜の他に、プ
ラズマ酸化膜，プラズマＳｉ3Ｎ4膜などを用いてもよ
い。
【００３９】次に、図２（ｂ）に示す工程で、下部電極
引き出しコンタクトホール１２（第３の開口）の形成を
行う。
引き出しコンタクトホール１２（第３の開口）の形成を
行う。
【００４０】金属プラグ層７を含む所定の領域を開口し
たレジスト膜１１を形成し、このレジスト膜１１をマス
クにＣＨＦ3，ＣＦ4，Ａr，Ｎ2の混合ガスを用いてＴＥ
ＯＳ膜１０をＲＦエッチングし、下部電極引き出しコン
タクトホール１２を形成するとともに、金属プラグ層７
上部を露出させる。
たレジスト膜１１を形成し、このレジスト膜１１をマス
クにＣＨＦ3，ＣＦ4，Ａr，Ｎ2の混合ガスを用いてＴＥ
ＯＳ膜１０をＲＦエッチングし、下部電極引き出しコン
タクトホール１２を形成するとともに、金属プラグ層７
上部を露出させる。
【００４１】最後に、図２（ｃ）に示す工程で、上部電
極１３′、および下部電極引き出し用上部配線１３″
（共に第２の金属層）の形成を行う。
極１３′、および下部電極引き出し用上部配線１３″
（共に第２の金属層）の形成を行う。
【００４２】すなわち、まず、レジスト膜１１を除去
し、続いてＮＨ4，ＤＭＦ，ＴＭＡＦの混合水溶液中で
洗浄する。
し、続いてＮＨ4，ＤＭＦ，ＴＭＡＦの混合水溶液中で
洗浄する。
【００４３】次に、上部電極用金属層１３（第２の金属
層）としてＴｉ層１３ａ／ＡｌＣｕ層１３ｂ／ＴｉＮ層
１３ｃを連続スパッタ法にて、それぞれ約３０ｎｍ／約
２０００ｎｍ／約５０ｎｍの厚さに堆積する。ただし、
上部電極用金属層スパッタ前に逆スパッタエッチングは
実施しない。
層）としてＴｉ層１３ａ／ＡｌＣｕ層１３ｂ／ＴｉＮ層
１３ｃを連続スパッタ法にて、それぞれ約３０ｎｍ／約
２０００ｎｍ／約５０ｎｍの厚さに堆積する。ただし、
上部電極用金属層スパッタ前に逆スパッタエッチングは
実施しない。
【００４４】次に、上部電極用金属層１３上の所定領域
上にレジスト膜（図示せず）を形成し、このレジスト膜
をマスクとして上部電極用金属層１３をＲＩＥ法で加工
し、その後、レジスト膜を除去して上部電極１３′、お
よび下部電極引き出し用上部配線１３″を形成する。以
上のようにして本実施形態のＭＩＭ型容量素子が完成す
る。
上にレジスト膜（図示せず）を形成し、このレジスト膜
をマスクとして上部電極用金属層１３をＲＩＥ法で加工
し、その後、レジスト膜を除去して上部電極１３′、お
よび下部電極引き出し用上部配線１３″を形成する。以
上のようにして本実施形態のＭＩＭ型容量素子が完成す
る。
【００４５】第１実施形態に係わる製造工程における最
大の特徴は、この図２（ｂ），（ｃ）に示す工程におけ
る処理方法にある。これを、図３に示す下部電極引き出
しコンタクトホール部の拡大図を用いて説明する。
大の特徴は、この図２（ｂ），（ｃ）に示す工程におけ
る処理方法にある。これを、図３に示す下部電極引き出
しコンタクトホール部の拡大図を用いて説明する。
【００４６】図２（ｂ）に示すＴＥＯＳ膜１０のＲＦエ
ッチングでは層間絶縁膜層４に対するエッチング選択比
が小さいため、下部電極引き出しコンタクトホール１２
内の層間絶縁膜層４がエッチングされ金属プラグ層７が
０．２μｍ程度突出し、金属プラグ層７と下部電極引き
出し用上部配線１３″との接触面積が約２倍に増大す
る。また、タングステンは安定な金属であるため、図１
（ｃ）において金属プラグ層７を形成した後、図１
（ｄ），図２（ａ），図２（ｂ）の工程を経ても、タン
グステン層７ｃ表面に酸化膜などの電気抵抗を増大させ
る層は殆ど形成されない。これらの理由から上部電極用
金属層１３のスパッタ工程から逆スパッタエッチングを
削除しても、下部電極引き出し用上部配線１３″と下部
配線部３０ｂ間のコンタクト抵抗を、０．６μｍ×０．
６μｍのサイズのコンタクト１個当たりで約５００ｍΩ
と、逆スパッタエッチングを受けたタングステンプラグ
で接続される配線間のコンタクト抵抗に比べて約２０％
小さいコンタクト抵抗を実現できた。
ッチングでは層間絶縁膜層４に対するエッチング選択比
が小さいため、下部電極引き出しコンタクトホール１２
内の層間絶縁膜層４がエッチングされ金属プラグ層７が
０．２μｍ程度突出し、金属プラグ層７と下部電極引き
出し用上部配線１３″との接触面積が約２倍に増大す
る。また、タングステンは安定な金属であるため、図１
（ｃ）において金属プラグ層７を形成した後、図１
（ｄ），図２（ａ），図２（ｂ）の工程を経ても、タン
グステン層７ｃ表面に酸化膜などの電気抵抗を増大させ
る層は殆ど形成されない。これらの理由から上部電極用
金属層１３のスパッタ工程から逆スパッタエッチングを
削除しても、下部電極引き出し用上部配線１３″と下部
配線部３０ｂ間のコンタクト抵抗を、０．６μｍ×０．
６μｍのサイズのコンタクト１個当たりで約５００ｍΩ
と、逆スパッタエッチングを受けたタングステンプラグ
で接続される配線間のコンタクト抵抗に比べて約２０％
小さいコンタクト抵抗を実現できた。
【００４７】このように、第１実施形態におけるＭＩＭ
型容量素子の製造方法では、ＴＥＯＳ膜１０を堆積した
後、逆スパッタエッチングを行うことなく上部電極を形
成することができるため、ＴＥＯＳ膜１０の膜厚は堆積
後の工程で変化することはなく、従来技術において生じ
ていた膜減りの問題を解決することができる。しかも、
上述したように下部電極引き出し用上部配線１３″と下
部配線部３０ｂ間のコンタクト抵抗は、集積回路中で用
いられる他の配線間コンタクト抵抗より低減できる。
型容量素子の製造方法では、ＴＥＯＳ膜１０を堆積した
後、逆スパッタエッチングを行うことなく上部電極を形
成することができるため、ＴＥＯＳ膜１０の膜厚は堆積
後の工程で変化することはなく、従来技術において生じ
ていた膜減りの問題を解決することができる。しかも、
上述したように下部電極引き出し用上部配線１３″と下
部配線部３０ｂ間のコンタクト抵抗は、集積回路中で用
いられる他の配線間コンタクト抵抗より低減できる。
【００４８】したがって、第１実施形態の製造方法にて
形成したＭＩＭ型容量素子では、ＴＥＯＳ膜１０の膜厚
ばらつきが大幅に低減されていることから、高精度に静
電容量値を制御することが可能であり、また耐圧特性も
格段に向上させることができ、信頼性も大幅に向上でき
る。このため、さらにＴＥＯＳ膜１０の薄膜化が可能と
なり、単位面積当たりの静電容量値を大きくすることが
でき、集積回路中の占有面積を減少させることができ
る。
形成したＭＩＭ型容量素子では、ＴＥＯＳ膜１０の膜厚
ばらつきが大幅に低減されていることから、高精度に静
電容量値を制御することが可能であり、また耐圧特性も
格段に向上させることができ、信頼性も大幅に向上でき
る。このため、さらにＴＥＯＳ膜１０の薄膜化が可能と
なり、単位面積当たりの静電容量値を大きくすることが
でき、集積回路中の占有面積を減少させることができ
る。
【００４９】前記第１実施形態では、スルーホール６へ
の金属プラグ層７の埋め込みと上部電極用金属層１３の
形成方法の一例を説明したが、本発明の第２実施形態に
おいては、第１実施形態とは異なる多層配線形成技術を
用いたＭＩＭ型容量素子の製造方法を説明する。
の金属プラグ層７の埋め込みと上部電極用金属層１３の
形成方法の一例を説明したが、本発明の第２実施形態に
おいては、第１実施形態とは異なる多層配線形成技術を
用いたＭＩＭ型容量素子の製造方法を説明する。
【００５０】図４（ａ）〜（ｄ），図５（ａ）〜（ｃ）
は本発明の第２実施形態に係わるＭＩＭ型容量素子の製
造方法の一連の工程、およびＭＩＭ型容量素子の構成を
説明するための断面図である。
は本発明の第２実施形態に係わるＭＩＭ型容量素子の製
造方法の一連の工程、およびＭＩＭ型容量素子の構成を
説明するための断面図である。
【００５１】まず、図４（ａ）に示す工程で、シリコン
基板３１上に、膜厚が１０００ｎｍ程度のＳｉＯ2膜３
２（第１の絶縁膜）を形成した後、続けて全面に下部電
極用金属層３３（第１の金属層）を形成する。下部電極
用金属層３３は、膜厚が約５０ｎｍのＴｉ層３３ａ、膜
厚が約６００ｎｍのＡｌＣｕ層３３ｂ、膜厚が約３０ｎ
ｍのＴｉＮ層３３ｃを連続でスパッタして形成し、膜厚
は約６８０ｎｍである。
基板３１上に、膜厚が１０００ｎｍ程度のＳｉＯ2膜３
２（第１の絶縁膜）を形成した後、続けて全面に下部電
極用金属層３３（第１の金属層）を形成する。下部電極
用金属層３３は、膜厚が約５０ｎｍのＴｉ層３３ａ、膜
厚が約６００ｎｍのＡｌＣｕ層３３ｂ、膜厚が約３０ｎ
ｍのＴｉＮ層３３ｃを連続でスパッタして形成し、膜厚
は約６８０ｎｍである。
【００５２】次に、下部電極用金属層３３の所定領域上
にレジスト膜（図示せず）を形成し、このレジスト膜を
マスクとして下部電極用金属層３３をリアクティブイオ
ンエッチング（ＲＩＥ）し、続いてレジストを除去する
ことにより、下部電極用金属層３３に下部電極部３３０
ａおよび下部電極引き出し用の下部配線部３３０ｂから
なる下部電極３３０を構成する。なお、図示していない
が、同時に集積回路中の素子電極あるいは相互配線の一
部が一括して形成される。
にレジスト膜（図示せず）を形成し、このレジスト膜を
マスクとして下部電極用金属層３３をリアクティブイオ
ンエッチング（ＲＩＥ）し、続いてレジストを除去する
ことにより、下部電極用金属層３３に下部電極部３３０
ａおよび下部電極引き出し用の下部配線部３３０ｂから
なる下部電極３３０を構成する。なお、図示していない
が、同時に集積回路中の素子電極あるいは相互配線の一
部が一括して形成される。
【００５３】次に、図４（ｂ）に示す工程で、層間絶縁
膜層３４（第２の絶縁膜）および下部配線部３３０ｂの
引き出し用のスルーホール３６（第１の開口）の形成を
行う。
膜層３４（第２の絶縁膜）および下部配線部３３０ｂの
引き出し用のスルーホール３６（第１の開口）の形成を
行う。
【００５４】まず、ＴＥＯＳと酸素の混合ガスを用いた
温度４００℃程度のプラズマＣＶＤ法により約３００ｎ
ｍの厚さのＴＥＯＳ膜を成長し、続いてＡｒガスを用い
たスパッタによってＴＥＯＳ膜をエッチバックする。再
度、前記のプラズマＣＶＤ法により約２２００ｎｍの厚
さのＴＥＯＳ膜を成長し、続いて約１．５μｍの厚さの
レジストを塗布する。次いで、ＣＨＦ3，ＣＦ4，Ａｒ，
Ｏ2の混合ガスを用いたＲＦエッチングによって、レジ
ストをエッチバック、かつＴＥＯＳ膜を平坦化して層間
絶縁膜層３４を形成する。層間絶縁膜層３４の膜厚は下
部電極３３０上で約１μｍである。
温度４００℃程度のプラズマＣＶＤ法により約３００ｎ
ｍの厚さのＴＥＯＳ膜を成長し、続いてＡｒガスを用い
たスパッタによってＴＥＯＳ膜をエッチバックする。再
度、前記のプラズマＣＶＤ法により約２２００ｎｍの厚
さのＴＥＯＳ膜を成長し、続いて約１．５μｍの厚さの
レジストを塗布する。次いで、ＣＨＦ3，ＣＦ4，Ａｒ，
Ｏ2の混合ガスを用いたＲＦエッチングによって、レジ
ストをエッチバック、かつＴＥＯＳ膜を平坦化して層間
絶縁膜層３４を形成する。層間絶縁膜層３４の膜厚は下
部電極３３０上で約１μｍである。
【００５５】第２実施形態では、集積回路中の素子電
極，配線にて生じる段差を平坦化する層間絶縁膜層の形
成方法の一例を示したが、他にＣＭＰ法などを用いて層
間絶縁膜層を形成してもよい。
極，配線にて生じる段差を平坦化する層間絶縁膜層の形
成方法の一例を示したが、他にＣＭＰ法などを用いて層
間絶縁膜層を形成してもよい。
【００５６】次に、下部配線部３３０ｂの引き出し用の
スルーホール３６を形成する領域を開口したレジスト膜
３５を形成し、このレジスト膜３５をマスクにＣＨ
Ｆ3，ＣＦ4，Ａr，Ｎ2の混合ガスを用いて層間絶縁膜層
３４とＴｉＮ層３３ｃをエッチングし、スルーホール３
６を形成する。本実施形態では、スルーホール３６は一
辺が０．６μm程度の正方形で、かつ複数個を形成す
る。なお、図示していないが、同時に集積回路中の素子
電極あるいは相互配線の一部と接続するスルーホールが
一括して形成される。
スルーホール３６を形成する領域を開口したレジスト膜
３５を形成し、このレジスト膜３５をマスクにＣＨ
Ｆ3，ＣＦ4，Ａr，Ｎ2の混合ガスを用いて層間絶縁膜層
３４とＴｉＮ層３３ｃをエッチングし、スルーホール３
６を形成する。本実施形態では、スルーホール３６は一
辺が０．６μm程度の正方形で、かつ複数個を形成す
る。なお、図示していないが、同時に集積回路中の素子
電極あるいは相互配線の一部と接続するスルーホールが
一括して形成される。
【００５７】ここまでは、前記第１実施形態と同じ工程
で構成される。
で構成される。
【００５８】次に、図４（ｃ）に示す工程で、まず、レ
ジスト膜３５を除去する。次に、Ａｒガスを用いた逆ス
パッタ法によりスルーホール３６底部の下部配線部３３
０ｂの表面をエッチングし、続いて層間絶縁膜層３４上
およびスルーホール３６内に、Ｔｉ層３７ａ（膜厚が約
３０ｎｍ）／ＴｉＮ層３７ｂ(膜厚が約１００ｎｍ)（第
３の金属層）を堆積する。この際、スルーホール３６底
部の下部配線部３３０ｂの表面の酸化を防止するため、
逆スパッタおよびＴｉ層３７ａ／ＴｉＮ層３７ｂのスパ
ッタは、同一装置で真空を破ることなく連続して行う。
次に、ＷＦ6ガスを用いたプラズマＣＶＤ法によって、
層間絶縁膜層３４上およびスルーホール３６内のＴｉＮ
層３７ｂ上に膜厚が約７００ｎｍのタングステン層３７
ｃを堆積する。次に、ＳＦ6ガスを用いたＲＦエッチン
グによりタングステン層３７ｃをエッチバックし、層間
絶縁膜層３４上にはＴｉ層３７ａ，ＴｉＮ層３７ｂを残
して、スルーホール３６内にタングステン層３７ｃを埋
め込む。
ジスト膜３５を除去する。次に、Ａｒガスを用いた逆ス
パッタ法によりスルーホール３６底部の下部配線部３３
０ｂの表面をエッチングし、続いて層間絶縁膜層３４上
およびスルーホール３６内に、Ｔｉ層３７ａ（膜厚が約
３０ｎｍ）／ＴｉＮ層３７ｂ(膜厚が約１００ｎｍ)（第
３の金属層）を堆積する。この際、スルーホール３６底
部の下部配線部３３０ｂの表面の酸化を防止するため、
逆スパッタおよびＴｉ層３７ａ／ＴｉＮ層３７ｂのスパ
ッタは、同一装置で真空を破ることなく連続して行う。
次に、ＷＦ6ガスを用いたプラズマＣＶＤ法によって、
層間絶縁膜層３４上およびスルーホール３６内のＴｉＮ
層３７ｂ上に膜厚が約７００ｎｍのタングステン層３７
ｃを堆積する。次に、ＳＦ6ガスを用いたＲＦエッチン
グによりタングステン層３７ｃをエッチバックし、層間
絶縁膜層３４上にはＴｉ層３７ａ，ＴｉＮ層３７ｂを残
して、スルーホール３６内にタングステン層３７ｃを埋
め込む。
【００５９】次に、図４（ｄ）に示す工程で、ＭＩＭ型
容量を形成する領域（下部電極部３３０ａ部分）を開口
したレジスト膜３８をマスクに、Ｃｌ2ガスを用いたＲ
ＦエッチングによりＴｉ層３７ａ，ＴｉＮ層３７ｂをエ
ッチングし、続いてＣＨＦ3，ＣＦ4，Ａr，Ｎ2の混合ガ
スを用いて層間絶縁膜層３４をＲＦエッチングし、容量
部開口３９（第２の開口）を形成する。このエッチング
において、層間絶縁膜層３４（本実施形態ではＴＥＯＳ
膜）のエッチング速度が、下部電極部３３０ａのＴｉＮ
層３３ｃのエッチング速度に比べ、充分大きくなるよう
エッチング条件を設定した。
容量を形成する領域（下部電極部３３０ａ部分）を開口
したレジスト膜３８をマスクに、Ｃｌ2ガスを用いたＲ
ＦエッチングによりＴｉ層３７ａ，ＴｉＮ層３７ｂをエ
ッチングし、続いてＣＨＦ3，ＣＦ4，Ａr，Ｎ2の混合ガ
スを用いて層間絶縁膜層３４をＲＦエッチングし、容量
部開口３９（第２の開口）を形成する。このエッチング
において、層間絶縁膜層３４（本実施形態ではＴＥＯＳ
膜）のエッチング速度が、下部電極部３３０ａのＴｉＮ
層３３ｃのエッチング速度に比べ、充分大きくなるよう
エッチング条件を設定した。
【００６０】このように、容量部開口３９底部に緻密な
ＴｉＮ層３３ｃを残すことで、下部電極部３３０ａ表面
の平坦度の悪化を抑制することができ、ＭＩＭ型容量素
子の破壊耐圧の低下、信頼性の低下を防ぐことができ
る。
ＴｉＮ層３３ｃを残すことで、下部電極部３３０ａ表面
の平坦度の悪化を抑制することができ、ＭＩＭ型容量素
子の破壊耐圧の低下、信頼性の低下を防ぐことができ
る。
【００６１】次に、図５（ａ）に示す工程で、まずレジ
スト膜３８を除去し、続いてＮＨ4，ＤＭＦ，ＴＭＡＦ
の混合水溶液中で洗浄した後、ＴＥＯＳと酸素の混合ガ
スを用いた温度４００℃程度のプラズマＣＶＤ法により
約６０ｎｍの厚さのＴＥＯＳ膜（誘電体膜）４０を全面
に成長する。
スト膜３８を除去し、続いてＮＨ4，ＤＭＦ，ＴＭＡＦ
の混合水溶液中で洗浄した後、ＴＥＯＳと酸素の混合ガ
スを用いた温度４００℃程度のプラズマＣＶＤ法により
約６０ｎｍの厚さのＴＥＯＳ膜（誘電体膜）４０を全面
に成長する。
【００６２】第２実施形態は、ＭＩＭ型容量素子の誘電
膜形成の一例であるが、プラズマＴＥＯＳ膜の他に、プ
ラズマ酸化膜，プラズマＳｉ3Ｎ4膜などを用いてもよ
い。
膜形成の一例であるが、プラズマＴＥＯＳ膜の他に、プ
ラズマ酸化膜，プラズマＳｉ3Ｎ4膜などを用いてもよ
い。
【００６３】次に、図５（ｂ）に示す工程で、容量部開
口３９を含む所定の領域にレジスト膜４１を形成し、こ
のレジスト膜４１をマスクにＣＨＦ3，ＣＦ4，Ａr，Ｎ2
の混合ガスを用いてＴＥＯＳ膜４０をＲＦエッチング
し、タングステン層３７ｃ上部を露出させる。このエッ
チングおいてタングステン層３７ｃ領域以外の層間絶縁
膜層上には、Ｔｉ層３７ａ，ＴｉＮ層３７ｂが残され
る。
口３９を含む所定の領域にレジスト膜４１を形成し、こ
のレジスト膜４１をマスクにＣＨＦ3，ＣＦ4，Ａr，Ｎ2
の混合ガスを用いてＴＥＯＳ膜４０をＲＦエッチング
し、タングステン層３７ｃ上部を露出させる。このエッ
チングおいてタングステン層３７ｃ領域以外の層間絶縁
膜層上には、Ｔｉ層３７ａ，ＴｉＮ層３７ｂが残され
る。
【００６４】最後に、図５（ｃ）に示す工程では、まず
レジスト膜４１を除去し、続いてＮＨ4，ＤＭＦ，ＴＭ
ＡＦの混合水溶液中で洗浄する。次に、上部電極用金属
層４２（第２の金属層）としてＡｌＣｕ層４２ａ／Ｔｉ
Ｎ層４２ｂを連続スパッタ法で、それぞれ約２０００ｎ
ｍ／約３０ｎｍの厚さに堆積する。ただし、上部電極用
金属層スパッタ前に逆スパッタエッチングは実施しな
い。次に、上部電極用金属層４２上の所定領域上にレジ
スト膜（図示せず）を形成し、このレジスト膜をマスク
として上部電極用金属層４２およびＴｉ層３７ａ，Ｔｉ
Ｎ層３７ｂをＲＩＥ法で加工し、その後レジスト膜を除
去して上部電極４２′および下部電極引き出し用上部配
線４２″を形成する。以上のようにして第２実施形態の
ＭＩＭ型容量素子が完成する。
レジスト膜４１を除去し、続いてＮＨ4，ＤＭＦ，ＴＭ
ＡＦの混合水溶液中で洗浄する。次に、上部電極用金属
層４２（第２の金属層）としてＡｌＣｕ層４２ａ／Ｔｉ
Ｎ層４２ｂを連続スパッタ法で、それぞれ約２０００ｎ
ｍ／約３０ｎｍの厚さに堆積する。ただし、上部電極用
金属層スパッタ前に逆スパッタエッチングは実施しな
い。次に、上部電極用金属層４２上の所定領域上にレジ
スト膜（図示せず）を形成し、このレジスト膜をマスク
として上部電極用金属層４２およびＴｉ層３７ａ，Ｔｉ
Ｎ層３７ｂをＲＩＥ法で加工し、その後レジスト膜を除
去して上部電極４２′および下部電極引き出し用上部配
線４２″を形成する。以上のようにして第２実施形態の
ＭＩＭ型容量素子が完成する。
【００６５】第２実施形態は、第１実施形態でパーティ
クルが発生し易いＴｉ層７ａ，ＴｉＮ層７ｂの全面のエ
ッチッング工程を削除し、また、金属プラグ層を構成す
るＴｉ層３７ａ，ＴｉＮ層３７ｂにて上部金属配線層の
下部金属層を兼用して工程削減を図った多層配線技術を
用いたＭＩＭ型容量素子の製造方法である。
クルが発生し易いＴｉ層７ａ，ＴｉＮ層７ｂの全面のエ
ッチッング工程を削除し、また、金属プラグ層を構成す
るＴｉ層３７ａ，ＴｉＮ層３７ｂにて上部金属配線層の
下部金属層を兼用して工程削減を図った多層配線技術を
用いたＭＩＭ型容量素子の製造方法である。
【００６６】ＭＩＭ型容量の製造方法を上述のように構
成することにより、第１実施形態と同様に、ＴＥＯＳ膜
４０を堆積した後、逆スパッタエッチング無しで上部電
極を形成できるため、ＴＥＯＳ膜４０の膜厚は堆積後の
工程で変化することはなく、従来技術で生じていた膜減
りの問題を解決することができる。下部電極引き出し用
上部配線４２″と下部配線部３３０ｂ間のコンタクト抵
抗は、第１実施形態に比べて金属プラグの突出がないた
め、他の配線間のコンタクト抵抗と同程度の抵抗値にと
どまる。
成することにより、第１実施形態と同様に、ＴＥＯＳ膜
４０を堆積した後、逆スパッタエッチング無しで上部電
極を形成できるため、ＴＥＯＳ膜４０の膜厚は堆積後の
工程で変化することはなく、従来技術で生じていた膜減
りの問題を解決することができる。下部電極引き出し用
上部配線４２″と下部配線部３３０ｂ間のコンタクト抵
抗は、第１実施形態に比べて金属プラグの突出がないた
め、他の配線間のコンタクト抵抗と同程度の抵抗値にと
どまる。
【００６７】このように、第２実施形態の半導体装置の
製造方法では、第１実施形態と同様、高精度、高信頼性
のＭＩＭ型容量素子をさらに歩留まりよく、安価に製造
することができる。
製造方法では、第１実施形態と同様、高精度、高信頼性
のＭＩＭ型容量素子をさらに歩留まりよく、安価に製造
することができる。
【００６８】
【発明の効果】以上説明したように、本発明に係る半導
体装置およびその製造方法によれば、薄く膜厚均一性の
良い誘電体膜の形成が可能となり、高精度で高い耐圧特
性を有し、かつ単位面積当たり大きな静電容量値を持つ
ＭＩＭ型容量素子を実現することができる。このため、
高性能で高信頼性の半導体集積回路を得ることができ
る。
体装置およびその製造方法によれば、薄く膜厚均一性の
良い誘電体膜の形成が可能となり、高精度で高い耐圧特
性を有し、かつ単位面積当たり大きな静電容量値を持つ
ＭＩＭ型容量素子を実現することができる。このため、
高性能で高信頼性の半導体集積回路を得ることができ
る。
【図１】本発明の第１実施形態に係わる半導体装置の製
造方法の工程順および半導体素子の構成を説明するため
の断面図
造方法の工程順および半導体素子の構成を説明するため
の断面図
【図２】図１に続く第１実施形態に係わる半導体装置の
製造方法の工程順および半導体素子の構成を説明するた
めの断面図
製造方法の工程順および半導体素子の構成を説明するた
めの断面図
【図３】第１実施形態に係わるＭＩＭ型容量素子の下部
電極引き出し部の拡大図
電極引き出し部の拡大図
【図４】本発明の第２実施形態に係わる半導体装置の製
造方法の工程順および半導体装置の構成を説明するため
の断面図
造方法の工程順および半導体装置の構成を説明するため
の断面図
【図５】図４に続く本発明の第２実施形態に係わる半導
体装置の製造方法の工程順および半導体装置の構成を説
明するための断面図
体装置の製造方法の工程順および半導体装置の構成を説
明するための断面図
【図６】従来のＭＩＭ型容量素子の製造方法の一例を示
す工程順およびＭＩＭ型容量素子の構成を説明するため
の断面図
す工程順およびＭＩＭ型容量素子の構成を説明するため
の断面図
１，３１ シリコン基板 ２，３２ ＳｉＯ2膜 ３，３３ 下部電極用金属層 ３ａ，３３ａ Ｔｉ層 ３ｂ，３３ｂ ＡｌＣｕ層 ３ｃ，３３ｃ ＴｉＮ層 ４，３４ 層間絶縁膜層 ５，３５ レジスト膜 ６，３６ スルーホール ７，３７ 金属プラグ層 ７ａ，３７ａ Ｔｉ層 ７ｂ，３７ｂ ＴｉＮ層 ７ｃ，３７ｃ タングステン層 ８，３８ レジスト膜 ９，３９ 容量部開口 １０，４０ ＴＥＯＳ膜 １１，４１ レジスト膜 １２ コンタクトホール １３，４２ 上部電極用金属層 １３ａ Ｔｉ層 １３ｂ，４２ａ ＡｌＣｕ層 １３ｃ，４２ｂ ＴｉＮ層 １３′，４２′ 上部電極 １３″，４２″ 下部電極引き出し用上部配線 ３０，３３０ 下部電極 ３０ａ，３３０ａ 下部電極部 ３０ｂ，３３０ｂ 下部配線部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 HH18 HH33 JJ18 JJ19 JJ33 KK09 KK18 KK33 MM08 MM12 MM13 NN06 NN15 PP15 QQ08 QQ09 QQ11 QQ13 QQ19 QQ23 QQ24 QQ31 QQ35 QQ37 QQ48 QQ92 QQ94 RR01 RR04 RR06 SS04 SS15 VV10 XX01 XX09 XX31 XX35 5F038 AC02 AC05 AC15 AC18 EZ01 EZ11 EZ14 EZ15 EZ20
Claims (3)
- 【請求項１】 半導体基板上に、 第１の絶縁膜を介して設けられた第１の金属層からなる
下部電極部と、この下部電極部上に誘電体膜を介して設
けられた第２の金属層からなる上部電極とによって構成
される容量領域と、 前記第１の金属層上に設けられた第２の絶縁膜に形成さ
れた第１の開口において、前記第１の金属層からなる下
部配線部と接続する第２の金属層からなる下部電極引き
出し用上部配線によって構成される下部電極引き出し配
線領域とを備えた半導体装置おいて、 前記下部電極引き出し配線領域における前記第１の開口
内に、前記下部配線部と前記下部電極引き出し用上部配
線を接続する第３の金属層を設けたことを特徴とする半
導体装置。 - 【請求項２】 半導体基板上に形成した第１の絶縁膜上
の全面に、第１の金属層を堆積した後、選択的にエッチ
ングすることにより下部電極部および下部配線部を形成
する第１の工程と、 前記下部電極部，下部配線部および第１の絶縁膜上の全
面に第２の絶縁膜を形成した後、選択的にエッチングす
ることにより前記下部配線部の表面に到達する第１の開
口を形成する第２の工程と、 前記第１の開口に第３の金属層を埋め込む第３の工程
と、 前記第２の絶縁膜を選択的にエッチングすることにより
前記下部電極部の表面に到達する第２の開口を形成する
第４の工程と、 前記第２の開口内の下部電極部および第１の開口に埋め
込まれた第３の金属層表面を含む全面に誘電体膜を形成
する第５の工程と、 前記誘電体膜を選択的にエッチングすることによって前
記第１の開口に埋め込まれた前記第３の金属層表面を露
出させる第３の開口を形成する第６の工程と、 前記誘電体膜および前記第３の開口内の全面に第２の金
属層を、逆スパッタエッチングせずに堆積した後、選択
的にエッチングすることによって上部電極および下部電
極引き出し用上部配線を形成する第７の工程とを少なく
とも備えていることを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板上に形成した第１の絶縁膜上
の全面に、第１の金属層を堆積した後、選択的にエッチ
ングすることにより下部電極部および下部配線部を形成
する第１の工程と、 前記下部電極部，下部配線部および第１の絶縁膜上の全
面に、第２の絶縁膜を形成した後、選択的にエッチング
することにより前記下部配線部の表面に到達する第１の
開口を形成する第２の工程と、 前記第２の絶縁膜および第１の開口内に第３の金属層に
続いて第４の金属層を形成する第３の工程と、 前記第４の金属層をエッチバックして前記第１の開口に
埋め込む第４の工程と、 前記第３の金属層と前記第２の絶縁膜を選択的にエッチ
ングすることにより前記下部電極部の表面に到達する第
２の開口を形成する第５の工程と、 前記第２の開口内の下部電極部表面と前記第３の金属層
表面と前記第１の開口に埋め込まれた第４の金属層表面
を含む全面に誘電体膜を形成する第６の工程と、 前記誘電体膜を選択的にエッチングすることによって前
記第２の開口を前記誘電体膜で覆うとともに前記第３の
金属層表面と前記第１の開口に埋め込まれた前記第４の
金属層表面を露出させる第７の工程と、 前記第３の金属層および前記第４の金属層表面の全面に
第２の金属層を、逆スパッタエッチングせずに堆積した
後、選択的に前記第２の金属層と前記第３の金属層をエ
ッチングすることによって上部電極および下部電極引き
出し用上部配線を形成する第８の工程とを少なくとも備
えていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139534A JP2001320026A (ja) | 2000-05-12 | 2000-05-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139534A JP2001320026A (ja) | 2000-05-12 | 2000-05-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001320026A true JP2001320026A (ja) | 2001-11-16 |
Family
ID=18646960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000139534A Pending JP2001320026A (ja) | 2000-05-12 | 2000-05-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001320026A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450244B1 (ko) * | 2002-07-30 | 2004-09-24 | 아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100460718B1 (ko) * | 2002-09-06 | 2004-12-08 | 아남반도체 주식회사 | 금속 절연체 금속 캐패시터 제조 방법 |
| KR100482025B1 (ko) * | 2002-07-25 | 2005-04-13 | 동부아남반도체 주식회사 | 반도체 소자의 제조방법 |
| KR100630689B1 (ko) | 2004-07-08 | 2006-10-02 | 삼성전자주식회사 | 트렌치형 ｍｉｍ 커패시터를 구비한 반도체 소자의 제조 방법 |
| US7306989B2 (en) | 2004-12-31 | 2007-12-11 | Dongbu Electronics Co., Ltd. | Fabricating method of semiconductor device |
| JP2008140850A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 半導体装置 |
| KR100865944B1 (ko) * | 2002-07-18 | 2008-10-30 | 매그나칩 반도체 유한회사 | Ｍｉｍ 구조의 커패시터 제조방법 |
| KR100866115B1 (ko) * | 2002-09-16 | 2008-10-30 | 매그나칩 반도체 유한회사 | 엠아이엠 캐패시터 형성방법 |
| US7582901B2 (en) | 2004-03-26 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device comprising metal insulator metal (MIM) capacitor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274428A (ja) * | 1998-03-19 | 1999-10-08 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| JP2000077406A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | 半導体装置の製造方法 |
-
2000
- 2000-05-12 JP JP2000139534A patent/JP2001320026A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274428A (ja) * | 1998-03-19 | 1999-10-08 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| JP2000077406A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | 半導体装置の製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100865944B1 (ko) * | 2002-07-18 | 2008-10-30 | 매그나칩 반도체 유한회사 | Ｍｉｍ 구조의 커패시터 제조방법 |
| KR100482025B1 (ko) * | 2002-07-25 | 2005-04-13 | 동부아남반도체 주식회사 | 반도체 소자의 제조방법 |
| KR100450244B1 (ko) * | 2002-07-30 | 2004-09-24 | 아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100460718B1 (ko) * | 2002-09-06 | 2004-12-08 | 아남반도체 주식회사 | 금속 절연체 금속 캐패시터 제조 방법 |
| KR100866115B1 (ko) * | 2002-09-16 | 2008-10-30 | 매그나칩 반도체 유한회사 | 엠아이엠 캐패시터 형성방법 |
| US7582901B2 (en) | 2004-03-26 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device comprising metal insulator metal (MIM) capacitor |
| KR100630689B1 (ko) | 2004-07-08 | 2006-10-02 | 삼성전자주식회사 | 트렌치형 ｍｉｍ 커패시터를 구비한 반도체 소자의 제조 방법 |
| US7306989B2 (en) | 2004-12-31 | 2007-12-11 | Dongbu Electronics Co., Ltd. | Fabricating method of semiconductor device |
| US7507623B2 (en) * | 2004-12-31 | 2009-03-24 | Dongbu Electronics Co., Ltd. | Fabricating method of semiconductor device |
| JP2008140850A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5939766A (en) | High quality capacitor for sub-micrometer integrated circuits | |
| US7033882B2 (en) | Method of forming on-chip decoupling capacitor by selectively etching grain boundaries in electrode | |
| US6259128B1 (en) | Metal-insulator-metal capacitor for copper damascene process and method of forming the same | |
| US6812109B2 (en) | Integrated decoupling capacitors | |
| US7329585B2 (en) | Method of manufacturing semiconductor device | |
| JP3895126B2 (ja) | 半導体装置の製造方法 | |
| US20030011043A1 (en) | MIM capacitor structure and process for making the same | |
| JP3822569B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004193602A (ja) | 銅による後工程（ｂｅｏｌ）技術用の金属−絶縁体−金属（ｍｉｍ）コンデンサ及び金属レジスタを製造する方法 | |
| JP2011139092A (ja) | 集積回路キャパシタ構造 | |
| KR20020077923A (ko) | 금속-절연체-금속 커패시터를 포함하는 집적 소자 | |
| KR20040029269A (ko) | 듀얼 다마신 공정의 커패시터 구조 및 그 제조 방법 | |
| US20190221515A1 (en) | Metal-insulator-metal capacitors with enlarged contact areas | |
| US6680542B1 (en) | Damascene structure having a metal-oxide-metal capacitor associated therewith | |
| JP4216588B2 (ja) | キャパシタの製造方法 | |
| US20170194246A1 (en) | Mimcap structure in a semiconductor device package | |
| JP2001320026A (ja) | 半導体装置およびその製造方法 | |
| JP3820003B2 (ja) | 薄膜キャパシタの製造方法 | |
| US20030006480A1 (en) | MIMCap with high dielectric constant insulator | |
| JP2001203329A (ja) | 半導体装置およびその製造方法 | |
| EP2711984A1 (en) | Metal-insulator-metal capacitor formed within an interconnect metallisation layer of an integrated circuit and manufacturing method thereof | |
| JP2002141472A (ja) | 半導体装置及びその製造方法 | |
| KR20100071206A (ko) | 반도체 소자의 ｍｉｍ커패시터 및 이를 형성하는 방법 | |
| KR20100079205A (ko) | Ｍｉｍ 커패시터를 가지는 반도체 소자 및 방법 | |
| KR100800823B1 (ko) | Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040831 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040930 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20041101 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041203 |