JP3895126B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、キャパシタを搭載した半導体装置であって、特にアナログ/デジタル混載型半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
近年、製品のコンパクト化、高速化に伴い、いくつかのLSI(Large Scale Integrated Circuit)を一纏めにしたシステムLSIが用いられ、さらに、通信技術の発達が目覚しい現在、特にアナログとデジタルが混載されたアナログ/デジタル混載型LSIの開発が盛んに行われている。
【0003】
アナログ回路構成のためには高精度で電圧依存性のない安定した特性を有するキャパシタが求められている。
【0004】
従来から、キャパシタは不純物がドーピングされたpoly−Siとpoly−Siの電極間にONO膜が挟まれたようなPIP(Polysilicon Insulator Polysilicon)型キャパシタが用いられている。
【0005】
しかし、PIP型キャパシタは電圧係数及び温度係数が高いため電圧及び温度の依存性があり、また、Poly−Siの抵抗が大きいためLSIが安定した動作を行うことができないという問題が発生していた。
【0006】
そこで、このような問題を改善するために、電圧係数及び電気抵抗がPoly−Siより低い金属を電極に用い、多層配線層内に形成できることで寄生容量も抑えられるような電極構造としてMIM(Metal Insulator Metal)型キャパシタが注目されている。
【0007】
MIM型キャパシタの構造を図12〜図14に示す製造工程を参照しながら説明する。
【0008】
図12(a)に示すように、第1の層間絶縁膜103には第1の配線層106(配線105とバリアメタル膜104からなる。)が形成されている。さらに、前記第1の層間絶縁膜103上には配線層に用いられている金属(例えばCu)の拡散及び酸化防止のためバリア膜107が形成されている。
【0009】
次に図12(b)に示すように、前記バリア膜107上に下部電極金属108、誘電体膜109、上部電極金属110を順次堆積する。
【0010】
次に図12(c)に示すように、前記上部電極金属110上にレジストパターンを形成し(図示せず)、前記レジストパターンをマスクとして前記上部電極金属110及び誘電体膜109をエッチング後、前記レジストパターンをアッシングにより除去する。その結果、上部電極膜110a及びキャパシタ絶縁膜109aが形成される。
【0011】
次に図13(d)に示すように、前記上部電極膜110a及び前記下部電極金属108上にレジストパターンを形成し(図示せず)、前記レジストパターンをマスクとして前記下部電極金属108をエッチング後、前記レジストパターンをアッシングにより除去する。これにより、下部電極膜108a、キャパシタ絶縁膜109a、上部電極膜110aからなるMIM型キャパシタ111が形成される。
【0012】
次に図13(e)に示すように、前記第1の層間絶縁膜103上に第2の層間絶縁膜112を堆積する。
【0013】
次に図13(f)に示すように、前記第2の層間絶縁膜112をCMP(Chemical Mechanical Polish)法によって平坦化する。
【0014】
次に図14(g)に示すように、前記第2の層間絶縁膜112上にレジストパターンを形成し(図示せず)、前記レジストパターンをマスクとして、前記第2の層間絶縁膜112をエッチング後、前記レジストパターンをアッシングにより除去する。前記第2の層間絶縁膜112に形成された接続孔は、配線用接続孔112a、下部電極用接続孔112b及び上部電極用接続孔112cを形成している。
【0015】
次に図14(h)に示すように、前記第2の層間絶縁膜112上にレジストパターンを形成し(図示せず)、前記レジストパターンをマスクとして、前記第2の層間絶縁膜112をエッチング後、前記レジストパターンをアッシングにより除去する。これによって、前記第2の層間絶縁膜に第2の配線溝112d、下部電極用配線溝112e、上部電極用配線溝112fが形成される。
【0016】
次に図14(i)に示すように、全ての前記接続孔及び配線溝の表面部分にバリアメタル膜113を形成、続けてCu層114を堆積し、前記Cu層114をCMP法により平坦化する。以上により、第2の配線層(第2の配線114dと配線用プラグ114aからなる。)と、下部電極配線層(下部電極用配線114eと下部電極用プラグ114bとからなる。)と、上部電極配線層(上部電極用配線114fと上部電極用プラグ114cとからなる。)が形成される。
【0017】
【発明が解決しようとする課題】
しかし従来の製造工程においては、図14(g)に示すように、配線用接続孔112a、MIM型キャパシタ111の下部電極用接続孔112b、上部電極用接続孔112cはそれぞれ異なる深さの接続孔を形成しなければならない。
【0018】
これらの接続孔を同時に形成すると、最も深い配線用接続孔112aの形成が完了するまでの間に、MIM型キャパシタ111の下部電極膜108a及び上部電極膜110aのオーバーエッチングがおこり、キャパシタのリーク特性が悪化する問題が発生する。
【0019】
また、上記問題を回避するために、前記3種類の接続孔を同時ではなく、別々に形成することで解決はされるが、製造工程数が大幅に増大する。
【0020】
そこで、本発明はMIM型キャパシタの電極膜の毀損を防ぎつつ、複数の接続孔を同時に形成することができ、延いては製造工程数の増大を抑えることが可能な半導体装置及びその製造方法について提案する。
【0021】
【課題を解決するための手段】
上記課題は、半導体基板上に形成されたMIM型キャパシタを具備する半導体装置において、半導体基板と、前記半導体基板上に形成された第1の層間絶縁膜と、線間に前記第1の層間絶縁膜が表出するように形成された第1の配線層と、前記第1の層間絶縁膜上に形成された第1の導電膜からなる下部電極膜と、前記下部電極膜上に形成された誘電体膜と、前記誘電体膜上に形成された第2の導電膜からなる上部電極膜と、前記上部電極膜の側面と接触するように前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、線間に前記第2の層間絶縁膜が表出するように形成された第2の配線、下部電極用配線及び上部電極用配線と、前記第1の配線層と前記第2の配線とを接続させる配線用プラグと、前記下部電極膜と前記下部電極用配線とを接続させる下部電極用プラグとを具備し、前記誘電体膜をキャパシタ絶縁膜とするMIM型キャパシタを有し、かつ、前記上部電極膜と前記上部電極用配線とが接触していることを特徴とする半導体装置を用いることによって解決する。
【0022】
上記手段によって、MIM型キャパシタの上部電極用プラグが不要となるため、上部電極膜のオーバーエッチングを回避することができる。
【0027】
上記本発明の半導体装置は、半導体基板上に第1の層間絶縁膜を形成し、前記第1の層間絶縁膜に第1の配線溝を形成し、前記第1の配線溝に金属膜を埋め込み第1の配線層を形成する第1の配線層構造の製造工程と、前記第1の層間絶縁膜上に第1の導電膜からなる下部電極膜を形成し、前記下部電極膜上に誘電体膜からなるキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜上に第2の導電膜からなる上部電極膜を形成し、前記下部電極膜、キャパシタ絶縁膜、上部電極膜からなるMIM型キャパシタを形成するMIM型キャパシタの製造工程と、前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜に前記第1の配線層に達する配線用接続孔及び前記下部電極膜に達する下部電極用接続孔を同時に形成し、第2の配線溝、下部電極用配線溝及び前記上部電極膜に達する上部電極用配線溝を同時に形成し、前記配線用接続孔及び下部電極用接続孔並びに第2の配線溝、下部電極用配線溝及び上部電極用配線溝に金属膜を埋め込み、第2の配線層、下部電極用配線層及び上部電極用配線層を形成する第2の配線層構造の製造工程と、を有することを特徴とする半導体装置の製造方法を用いることにより実現することができる。
【0028】
【発明の実施の形態】
[第1の実施例]本発明の第1の実施例による半導体装置の製造工程について図1〜図2を参照しながら説明する。
【0029】
図1(a)に示すように、半導体基板1上に絶縁分離層となる絶縁膜2、さらに、前記絶縁膜2上に第1の層間絶縁膜3を形成する。ここで、前記第1の層間絶縁膜3は、デバイスの高速化を図る目的で配線間容量を低減させるため、比誘電率の低いメチルポリシロキサンを用いる。続いて、第1の配線層6(第1のCu配線5とバリアメタル膜4とからなる。)を形成するために、前記第1の層間絶縁膜3に配線溝を形成し、その後、Cuの拡散及び酸化防止のために前記配線溝の表面にTaN膜をスパッタ法にて約20nm堆積し、バリアメタル膜4を形成する。さらに、前記バリアメタル膜4上に約100nmのCu膜をスパッタ法にて堆積後、電解メッキ法によって前記配線溝内を含む第1の層間絶縁膜3上全面に約800nmのCuを堆積させる。さらに、CMP法によって不要なCu及びTaNを研磨・除去し、Cu層5が平坦化して、第1の層間絶縁膜3を露出させる。
【0030】
次に図1(b)に示すように、前記第1の層間絶縁膜3上にCuの拡散及び酸化防止のためのバリア膜としてSiN膜7をCVD(Chemical Vapor Deposition)法を用いて堆積後する。続けて、前記バリア膜7上にスパッタ法にて第1のTiN膜8を約40nm、さらに前記第1のTiN膜8上にSiN膜9をCVD法によって約50nm、前記SiN膜9上に第2のTiN膜10をスパッタ法によって約300nmを順次堆積する。
【0031】
次に図1(c)に示すように、前記第1のTiN膜8、前記SiN膜9及び前記第2のTiN膜10をリソグラフィー及びRIE技術を用いて加工し、MIM型キャパシタの下部電極膜8a、キャパシタ絶縁膜9a及び上部電極膜10aを形成する。以上の製造工程によって、MIM型キャパシタ11が形成される。
【0032】
次に図2(d)に示すように、前記第1の層間絶縁膜3上に第2の層間絶縁膜12を約700nm堆積し、CMP法によって前記第2の層間絶縁膜12を平坦化する。さらに、リソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する配線用接続孔12aと、前記下部電極膜8aに達する下部電極用接続孔12bを同時に形成する。前記第2の層間絶縁膜12の絶縁材料は、前記第1の層間絶縁膜と同様にメチルポリシロキサンを用いている。前記下部電極膜8aと前記第2の層間絶縁膜12に用いている材料はそれぞれTiNとメチルポリシロキサンなので両者はエッチングレートが異なっている。さらに、前記第1の配線用接続孔12aと前記下部電極用接続孔12bの深さの差は前記下部電極膜8aの厚さすなわち約40nmと薄いので、2つの接続孔を同時に形成しても前記下部電極膜8aが大きくオーバーエッチングされることがない。
【0033】
次に図2(e)に示すように、前記第2の層間絶縁膜12に第2の配線溝12cと、下部電極用配線溝12dと、上部電極用配線溝12eとをそれぞれ約300nmの深さにリソグラフィー及びRIE技術によって同時に形成する。前記上部電極膜10aは前記第2の層間絶縁膜12上面から約300nmの深さにあるので、前記上部電極用配線溝12eは前記上部電極10aに達する。
【0034】
次に図2(f)に示すように、全ての前記接続孔及び配線溝を含む第2の層間絶縁膜の表面部分にTaN膜をスパッタ法にて約20nm堆積し、バリアメタル膜13を形成する。さらに、前記バリアメタル膜13上に約100nmのCu膜をスパッタ法にて堆積後、電解メッキ法によって全ての前記接続孔及び配線溝内を含む第2の層間絶縁膜12上全面に約800nmのCu層を堆積させる。さらに、CMP法により第2の層間絶縁膜12が露出するまで不要なCu層及びTaNを研磨・除去することによって、Cu層14が平坦化され、第2の配線層(第2の配線14cと配線用プラグ14aからなる。)及び下部電極用配線層(下部電極用配線14dと下部電極用プラグ14bからなる。)並びに上部電極用配線層14c(上部電極用配線14eのみからなる。)が形成される。
【0035】
以上のように、前記上部電極膜10aの膜厚を調整し、前記上部電極用配線溝12eの深さに合せ込むことによって、上部電極用接続孔の形成が不要となり、上部電極膜10aのオーバーエッチングは回避される。したがって、良好なMIM型キャパシタの特性を保つことができる。また、複数の接続孔及び配線溝の同時形成が可能なので、特別な製造工程を必要としない。
【0036】
[第2の実施例]次に本発明の第2の実施例による半導体装置の製造工程について図3〜図4を参照しながら説明する。
【0037】
図3(a)に示すように、第1の実施例と同様に半導体基板1上に絶縁分離層となる絶縁膜2、さらに、前記絶縁膜2上に第1の層間絶縁膜3を形成する。続いて、前記第1の層間絶縁膜3に配線溝を形成し、その後、前記配線溝の表面にバリアメタル膜としてTaN膜4を堆積し、さらにCu層5を堆積して前記配線溝を埋め込む。次に不要な前記Cu層5及びTaN膜4をCMP法により研磨・除去し平坦化した後に、前記Cu層5部分のみを約50nm程度一旦リセスし、前記リセス部にTaN膜15をスパッタ法にて堆積する。さらに前記Cu層5上面のみに前記TaN膜15を形成するため、前記第1の層間絶縁膜3上に堆積された余分なTaN膜を再度CMP法によって研磨・除去する。したがって、前記TaN膜15は、以降の製造工程において、キャパシタ絶縁膜が上面に形成される第1のCu配線層6上面に堆積されたバリアメタル膜15bと、キャパシタ絶縁膜が形成されない第1のCu配線層6上面に堆積されたバリアメタル膜15aとに分離される。
【0038】
次に図3(b)に示すように、前記第1の層間絶縁膜3上にSiN膜9を約50nm、続けて前記SiN膜9上にTaN膜10を約300nm堆積する。さらに、前記SiN膜9及び前記TaN膜10をリソグラフィー及びRIE技術を用いて加工し、MIM型キャパシタのキャパシタ絶縁膜9a及び上部電極膜10aを形成する。
【0039】
以上の製造工程によって、前記バリアメタル膜15bを下部電極膜とするMIM型キャパシタ16が形成される。したがって、第1のCu配線5の拡散及び酸化を防止するバリアメタル膜15bは、同時にMIM型キャパシタの下部電極膜としての役割も果たすことになる。
【0040】
次に図3(c)に示すように、前記第1の層間絶縁膜3上に第2の層間絶縁膜12を約700nm堆積し、CMP法によって前記第2の層間絶縁膜12を平坦化する。さらに、リソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する第1の配線用接続孔12aと、前記下部電極膜15bに達する下部電極用接続孔12bとを同時に形成する。前記第1の配線用接続孔12aと前記下部電極用接続孔12bの深さは等しいので、下部電極膜15bはオーバーエッチングされることはない。
【0041】
次に図4(d)に示すように、前記第2の層間絶縁膜12に第2の配線溝12cと、下部電極用配線溝12dと、上部電極用配線溝12eとをそれぞれ約300nmの深さにリソグラフィー及びRIE技術によって同時に形成する。前記上部電極膜10aは前記第2の層間絶縁膜12上面から約300nmの深さにあるので、前記上部電極用配線溝12eは前記上部電極膜10aに達する。
【0042】
次に図4(e)に示すように、全ての前記接続孔及び配線溝の表面にバリアメタル膜13を堆積し、さらにCu層14を埋め込み、第1の実施例と同様の第2の配線層(第2の配線14cと配線用プラグ14aからなる。)と下部電極用配線層(下部電極用配線14dと下部電極用プラグ14bとからなる。)並びに上部電極用配線層(上部電極用配線14eのみからなる。)が形成される。
【0043】
以上のように、第1の実施例同様MIM型キャパシタ16の下部電極膜15b及び上部電極膜10aはオーバーエッチングを回避され、さらに、複数の接続孔及び配線溝の同時形成が可能なので、特別な製造工程を必要としない。
【0044】
[第3の実施例]次に本発明の第3の実施例による半導体装置の製造工程について図5〜図6を参照しながら説明する。
【0045】
本実施例は、第2の実施例の第1の配線層6を形成するまでの製造工程(図3(a))は同じなので説明を省略する。
【0046】
次に図5(a)に示すように、前記第1の層間絶縁膜3上にSiN膜9を約50nm、続けて前記SiN膜9上にTaN膜17を約60nm堆積する。さらに、前記SiN膜9及び前記TaN膜17をリソグラフィー及びRIE技術を用いて加工し、MIM型キャパシタのキャパシタ絶縁膜9a及び上部電極膜17aを形成する。以上の製造工程によって、前記バリアメタル膜15bを下部電極膜とするMIM型キャパシタ18が形成される。
【0047】
次に図5(b)に示すように、前記第1の層間絶縁膜3上に第2の層間絶縁膜12を約700nm堆積し、CMP法によって前記第2の層間絶縁膜12を平坦化する。さらに、リソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する第1の配線用接続孔12aと、前記下部電極膜15bに達する下部電極用接続孔12bと、前記上部電極膜17aに達する上部電極用接続孔12fを同時に形成する。前記上部電極用接続孔12fは他の2つの接続孔の深さよりも浅いので、オーバーエッチングが懸念されるが、これら3つの接続孔の底に用いられている材料が全てTaN膜と同じものでできている。したがって、第2の層間絶縁膜12と上部電極膜17aはエッチングレートが異なるので、前記上部電極膜17aがエッチングストッパ膜的な役割を果たし、また、前記キャパシタ絶縁膜9aと上部電極膜17aの厚みは薄いので、前記上部電極膜17aが大きくオーバーエッチングされることはない。
【0048】
次に図6(c)に示すように、前記第2の層間絶縁膜12に第2の配線溝12cと、下部電極用配線溝12dと、上部電極用配線溝12gとをそれぞれ約300nmの深さにリソグラフィー及びRIE技術を用いて同時に形成する。
【0049】
次に図6(d)に示すように、全ての前記接続孔及び配線溝の表面にバリアメタル膜13を堆積し、さらにCu層14を埋め込み、第1の実施例と同様の第2の配線層(第2の配線14aと配線用プラグ14cとからなる。)及び下部電極用配線層(下部電極用配線14dと下部電極用プラグ14bとからなる。)並びに上部電極用配線層(上部電極用配線14gと上部電極用プラグ14fとからなる。)が形成される。
【0050】
以上のように、前記第1の配線層6の上面のバリアメタル膜15a、前記下部電極膜15b及び前記上部電極膜17aには同一材料、かつ、第2の層間絶縁膜12とのエッチングレートの異なるものを使用し、また、形成されたMIM型キャパシタ18が薄いので、前記上部電極膜17aの大幅なオーバーエッチングは回避される。また、複数の接続孔及び配線溝の同時形成が可能なので、特別な製造工程を必要としない。
【0051】
[第4の実施例]次に本発明の第4の実施例による半導体装置の製造工程について図7〜図8を参照しながら説明する。
【0052】
図7(a)に示すように、半導体基板1上に絶縁分離層となる絶縁膜2、さらに、前記絶縁膜2上に第1の層間絶縁膜3を形成する。続いて、第1の配線層6(第1のCu配線5とバリアメタル膜4とからなる。)を形成するために、前記第1の層間絶縁膜3に配線溝を形成し、その後、前記配線溝の表面にバリアメタル膜としてTaN膜4を堆積し、さらにCu層5を堆積して前記配線溝を埋め込む。次に不要な前記Cu層5及びTaN膜4をCMP法により研磨・除去し平坦化した後に、前記第1の層間絶縁膜3上にCuの拡散及び酸化防止のバリア膜としてSiN膜7を堆積する。
【0053】
次に図7(b)に示すように、前記第1の層間絶縁膜3上に第2の層間絶縁膜12を約700nm堆積する。さらにリソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する配線用接続孔12a及び電極用接続孔12hを形成する。続けて、第2の配線溝12c及び電極用配線溝12i形成のため、リソグラフィー及びRIE技術を用いて処理する。さらに、前記接続孔12a及び12h底面の前記バリア膜7をRIEにより除去し、溝7a、7bを形成する。次に、全ての前記配線溝及び接続孔の表面部分にTaN膜19を約40nmスパッタ法にて堆積する。
【0054】
次に図7(c)に示すように、前記TaN膜19をリソグラフィー及びRIE技術を用いて加工し、TaN膜19aを形成する。このTaN膜19aはMIM型キャパシタの下部電極膜となる。さらに、前記TaN膜19a及び前記第2の層間絶縁膜12の接続孔及び配線溝の表面にSiN膜20をプラズマCVD法により約50nm堆積する。
【0055】
次に図8(d)に示すように、前記SiN膜20をリソグラフィー及びRIE技術を用いて加工し、SiN膜20aを形成する。このSiN膜20aはMIM型キャパシタのキャパシタ絶縁膜となる。さらに、全ての前記接続孔及び配線溝を含む前記SiN膜a及び前記第2の層間絶縁膜12の表面にTaN膜21をスパッタ法を用いて堆積する。
【0056】
次に図8(e)に示すように、前記TaN膜21上に約100nmのCu膜をスパッタ法にて堆積後、電解メッキ法によって前記配線溝内を含む第2の層間絶縁膜12上全面に約800nmのCu層23を堆積させる。さらに、不要なCu及びTaNをCMP法によって研磨・除去することによって、Cu層23が平坦化され、第2の層間絶縁膜12を露出させ、第2の配線層(第2の配線23cと配線用プラグ23aとからなる。)と電極用配線層(電極用配線23iと電極用プラグ23hとからなる。)が形成される。その結果、前記TaN膜21は、第1及び第2のCu配線層の拡散及び酸化防止のためのバリアメタル膜21aと、電極用配線のバリアメタル膜及びMIM型キャパシタ22の上部電極膜を構成する21bを形成する。
【0057】
ここでは、下部電極用プラグ形成についての説明を省略しているが、配線用プラグ23a及び電極用プラグ23hと同時に形成することができる。すなわち、配線用接続孔12a及び電極用接続孔12h形成時に、下部電極膜19aと接触している第1の配線層6に対して、下部電極接続孔を形成する。さらに、図8(e)に示す製造工程時に、前記下部電極接続孔に対してバリアメタル膜となるTaN膜21及びCu層23を堆積し、CMP法により研磨・除去して下部電極用プラグが形成される。なお、上部電極用プラグは前記電極用プラグ23h、上部電極用配線は前記電極用配線23iが該当する。
【0058】
本実施例では接続孔の深さは全て同じであるため、深さの違いによるオーバーエッチングはない。また、配線層のバリアメタル膜とMIM型キャパシタの上部電極膜を同時に作成可能な点で特別な製造工程を設ける必要がない。さらに、本発明で作成されたMIM型キャパシタ22は立体的構造を構成しているため、平行平板によるキャパシタと比較して大容量のキャパシタを作成することが可能である。
【0059】
なお、MIM型キャパシタの電極面積を大きくするためには電極用接続孔12hの個数を多くすればよい。(本実施例では電極用接続孔は3個である。)
また、前記電極用接続孔12hの形状によってもMIM型キャパシタの電極面積を大きくすることができる。例えば、図9(b)に示すように円筒状の電極用接続孔12hを連続的に配置する形状が考えられる。図9(b)は、図9(a)の面ABにおける上面断面図を表している。ここで、図9(a)は第4の実施例における第2の層間絶縁膜12に対し、デュアルダマシン法によって全ての配線溝及び接続孔を形成した後における半導体装置の側面断面図である。また、前記電極用接続孔12hを図9(c)に示すように水平断面が矩形の溝形状にすることによってもMIM型キャパシタの電極面積を大きくすることは可能である。図9(c)も図9(b)と同様に、本発明の第4の実施例における半導体装置の側面断面図である図9(a)の面ABにおける上面断面図を表している。
【0060】
また、本実施例では、平坦なバリア膜7上に第2の層間絶縁膜12を堆積するので、CMP法によって第2の層間絶縁膜を研磨・除去する必要がない。ここで層間絶縁膜の材料として用いているメチルポリシロキサン等の低誘電率の絶縁材料はCMP法による研磨によって損傷を受けやすい性質を有している。したがって、層間絶縁膜を研磨する工程が不要になるので良好なデバイス特性を保つことができる。
【0061】
[第5の実施例]次に本発明の第5の実施例による半導体装置の製造工程について図10〜図11を参照しながら説明する。
【0062】
本実施例は、第4の実施例のバリア膜7を形成するまでの製造工程(図7(a))は同じなので説明を省略する。
【0063】
次に図10(a)に示すように、前記バリア膜7上に第2の層間絶縁膜12を約700nm堆積する。さらにリソグラフィー及びRIE技術を用いて加工し、前記第2の層間絶縁膜12に第1の配線層6に達する配線用接続孔12a及び電極用接続孔12hを形成する。続けて、第2の配線溝12c及び電極用配線溝12i形成のため、リソグラフィー及びRIE技術を用いて加工する。さらに、前記電極用接続孔12hのみの底面の前記バリア膜7をRIEにより除去し、溝7bを形成する。
【0064】
ここで、第4の実施例においては、バリア膜7の溝7bの形成と同時に溝7a形成をしていたが、本実施例では溝7aの形成は後の工程において行われる。これはMIM型キャパシタ形成の過程で繰返し行われるリソグラフィー、RIE及びレジスト剥離等によって生じる第1の配線層6のダメージを防止するためである。
【0065】
次に、全ての前記配線溝及び接続孔の表面部分にTaN膜19を約40nmスパッタ法にて堆積する。
【0066】
次に図10(b)に示すように、前記TaN膜19をリソグラフィー及びRIE技術を用いて加工し、TaN膜19aを形成する。このTaN膜19aはMIM型キャパシタの下部電極膜となる。さらに、全ての前記接続孔及び配線溝を含むTaN膜19a及び第2の層間絶縁膜12の表面部分にSiN膜20を約50nm堆積する。
【0067】
次に図10(c)に示すように、前記SiN膜20をリソグラフィー及びRIE技術を用いて加工し、SiN膜20aを形成する。このSiN膜20aはMIM型キャパシタのキャパシタ絶縁膜となる。
【0068】
次に図11(d)に示すように、前記第1の配線用接続孔12aのみの底面の前記バリア膜7をRIEにより除去し、溝7aを形成する。
【0069】
次に図11(e)に示すように、全ての前記接続孔及び配線溝を含む前記SiN膜20a及び前記第2の層間絶縁膜12の表面部分にTaN膜21を約60nm堆積する。続けて、前記TaN膜21上に約100nmのCu膜をスパッタ法にて堆積後、電解メッキ法によって前記配線溝内を含む第2の層間絶縁膜12上全面に約800nmのCu層23を堆積させる。さらに、不要なCu層及びTaN膜を研磨・除去することによって、Cu層23が平坦化され、第2の層間絶縁膜12を露出させる。
【0070】
以上により、第4の実施例と同じ構造を有した前記TaN膜21bを上部電極膜としたMIM型キャパシタ22を形成する。本実施例では、MIM型キャパシタ22形成領域以外の配線層はMIM型キャパシタの上部電極膜21b及び第1の配線層のバリアメタル膜21aを堆積する直前に露出されるので、Cu表面の酸化若しくは腐食の防止が図られる。
【0071】
以上の実施例では、MIM型キャパシタの上部及び下部電極膜の材料にTiN膜若しくはTaN膜を用いたが、その他にCuの拡散及び酸化防止の役割を果たし、かつ、仕事関数の高い金属導電性材料である、WN、W−Si−N若しくはTi−Si−N等を用いることにより、本発明の実施が可能である。
【0072】
また、キャパシタ絶縁膜としてSiN膜を用いているが、SiON膜やTa2O5膜等の誘電体膜を用いても本発明の実施が可能である。
【0073】
また、層間絶縁膜はメチルポリシロキサンに限定されないが、デバイスの高速動作に対応させるため低誘電率の絶縁膜であることが望ましく、かつ、TaN等の前記キャパシタ電極膜の材料とエッチングレートの異なるもの、例えば、ポリアリーレンエーテルやHSQ(商品名:FOx)等を用いても本発明の実施が可能である。
【0074】
また、配線材料としてCuを使用したが、前記Cuの代わりにAl、Au、Ag、W等の他の金属でも使用することも可能である。
【0075】
なお、第1と第2の層間絶縁膜との層間中に形成されたMIM型キャパシタについての実施例であったが、第2と第3の層間絶縁膜との層間中、若しくはそれ以外の層間中のMIM型キャパシタの形成にも当然有効である。
【0076】
したがって、本発明は、かかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【0077】
【発明の効果】
以上詳述したように本発明によれば、MIM型キャパシタの形成に際し、製造工程数の増大を抑えながら、キャパシタの電極膜の毀損も防ぎデバイス特性を良好に保たせることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施例による半導体装置の製造工程を示す図である(その1)。
【図2】 本発明の第1の実施例による半導体装置の製造工程を示す図である(その2)。
【図3】 本発明の第2の実施例による半導体装置の製造工程を示す図である(その1)。
【図4】 本発明の第2の実施例による半導体装置の製造工程を示す図である(その2)。
【図5】 本発明の第3の実施例による半導体装置の製造工程を示す図である(その1)。
【図6】 本発明の第3の実施例による半導体装置の製造工程を示す図である(その2)。
【図7】 本発明の第4の実施例による半導体装置の製造工程を示す図である(その1)。
【図8】 本発明の第4の実施例による半導体装置の製造工程を示す図である(その2)。
【図9】 本発明の第4の実施例による半導体装置の側面断面図及び上面断面図である。
【図10】 本発明の第5の実施例による半導体装置の製造工程を示す図である(その1)。
【図11】 本発明の第5の実施例による半導体装置の製造工程を示す図である(その2)。
【図12】 従来のMIM型キャパシタの製造工程を示す図である(その1)。
【図13】 従来のMIM型キャパシタの製造工程を示す図である(その2)。
【図14】 従来のMIM型キャパシタの製造工程を示す図である(その3)。
【符号の説明】
1…半導体基板、2…絶縁膜、3…第1の層間絶縁膜、4…バリアメタル膜、5…第1の配線(Cu配線)、6…第1の配線層、7…バリア膜(SiN膜)、8a…下部電極膜、9a…キャパシタ絶縁膜、10a…上部電極膜、11…MIM型キャパシタ、12…第2の層間絶縁膜、12a…配線用接続孔、12b…下部電極用接続孔、12c…第2の配線溝、12d…下部電極用配線溝、12e…上部電極用配線溝、12f…上部電極用接続孔、12g…上部電極用配線溝、12h…電極用接続孔、12i…電極用配線溝、13…バリアメタル膜、14a…配線用プラグ、14b…下部電極用プラグ、14c…第2の配線、14d…下部電極用配線、14e…上部電極用配線、14f…上部電極用プラグ、14g…上部電極用配線、15a…バリアメタル膜、15b…下部電極膜、16…MIM型キャパシタ、17a…上部電極膜、18…MIM型キャパシタ、19…TaN膜、19a…下部電極膜、20…誘電体膜、20a…キャパシタ絶縁膜、21…TaN膜、21a…バリアメタル膜、21b…上部電極膜、22…MIM型キャパシタ、23…Cu層
Claims (1)
- 半導体基板上に第1の層間絶縁膜を形成し、前記第1の層間絶縁膜に第1の配線溝を形成し、前記第1の配線溝に金属膜を埋め込み第1の配線層を形成する第1の配線層構造の製造工程と、
前記第1の層間絶縁膜上に第1の導電膜からなる下部電極膜を形成し、前記下部電極膜上に誘電体膜からなるキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜上に第2の導電膜からなる上部電極膜を形成し、前記下部電極膜、キャパシタ絶縁膜、上部電極膜からなるMIM型キャパシタを形成するMIM型キャパシタの製造工程と、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜に前記第1の配線層に達する配線用接続孔及び前記下部電極膜に達する下部電極用接続孔を同時に形成し、第2の配線溝、下部電極用配線溝及び前記上部電極膜に達する上部電極用配線溝を同時に形成し、前記配線用接続孔及び下部電極用接続孔並びに第2の配線溝、下部電極用配線溝及び上部電極用配線溝に金属膜を埋め込み、第2の配線層、下部電極用配線層及び上部電極用配線層を形成する第2の配線層構造の製造工程と、
を有することを特徴とする半導体装置の製造方法。
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