JP2012174761A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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Abstract

【課題】実施形態によれば、ホールの深さのばらつきを防ぐ半導体装置の製造方法及び半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、複数の第１の開口と第１の開口よりも密に並んだ複数の第２の開口とを有するマスクを用いて層間絶縁層６１をドライエッチングし、第１の開口の下で下地層１０に達する第１のホールと、第２の開口の下で下地層１０に達する第２のホール４１とを同時に形成する工程を備えている。第１のホールは他の第１のホールとは接することなく下地層１０に達する。ドライエッチングの開始後、複数の第２の開口のそれぞれの下に複数のホールｈが形成され、ドライエッチングの進行に伴って、複数のホールｈは少なくとも開口端を含む上部４２で互いにつながる。
【選択図】図４

Description

本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。
半導体デバイスにおける上下の層間を接続する複数のコンタクトホールをドライエッチングで同時に形成するにあたって、相対的に開口面積が狭いホールは、相対的にエッチングレートが低くなりやすく、エッチング不足になりやすい。これは、コンタクト抵抗の高抵抗化の原因になり得る。一方、相対的に開口面積が広いホールは、相対的にエッチングレートが高くなりやすく、過剰エッチングになりやすい。これは、上層との接続対象である層よりも下の要素（例えば基板）が、上層と短絡してしまう原因になり得る。
特開２００７−３２４３３２号公報
実施形態によれば、ホールの深さのばらつきを防ぐ半導体装置の製造方法及び半導体装置を提供する。
実施形態によれば、半導体装置の製造方法は、複数の第１の開口と、前記第１の開口よりも密に並んだ複数の第２の開口とを有するマスクを用いて、下地層上に設けられた層間絶縁層をドライエッチングし、前記第１の開口の下で前記下地層に達する第１のホールと、前記第２の開口の下で前記下地層に達する第２のホールとを同時に形成する工程を備えている。
前記第１のホールは、他の第１のホールとは接することなく前記下地層に達する。
前記ドライエッチングの開始後、前記複数の第２の開口のそれぞれの下に複数のホールが形成され、前記ドライエッチングの進行に伴って、前記複数のホールは少なくとも開口端を含む上部で互いにつながり、前記第１のホールよりも開口面積が広い前記第２のホールが形成される。
（ａ）は実施形態におけるコンタクトプラグの模式斜視図であり、（ｂ）はそのコンタクトプラグの模式上面図。 実施形態の半導体装置の模式断面図。 実施形態におけるコンタクトホールの形成に用いるマスクの模式上面図。 実施形態におけるコンタクトホールの形成方法を示す模式断面図。 ドライエッチング装置の模式図。 （ａ）は比較例におけるコンタクトプラグの模式斜視図であり、（ｂ）は比較例におけるコンタクトホールの模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１（ａ）は実施形態の半導体装置における第１のコンタクトプラグ３１及び第２のコンタクトプラグ５１の模式斜視図であり、（ｂ）は第１のコンタクトプラグ３１及び第２のコンタクトプラグ５１の模式上面図である。
なお、図１（ａ）及び（ｂ）において、第１のコンタクトプラグ３１及び第２のコンタクトプラグ５１が形成された層間絶縁層の図示は省略している。
第１のコンタクトプラグ３１及び第２のコンタクトプラグ５１は、下地層１０と、後述する上層配線とを接続する。下地層１０は、複数の半導体層１１と複数の絶縁層１２とを有する。複数の半導体層１１と複数の絶縁層１２とは、基板上に、例えばストライプ状の平面パターンで形成されている。
第１のコンタクトプラグ３１は、第１のコンタクトホール２１内に設けられた金属である。第１のコンタクトホール２１は複数形成され、それぞれの第１のコンタクトホール２１が、１つの半導体層１１に達している。すなわち、それぞれの第１のコンタクトプラグ３１は、１対１対応で、１つの半導体層１１と接続されている。
複数の第１のコンタクトプラグ３１は、複数の半導体層１１が繰り返し並ぶ方向（図１（ｂ）において上下方向）に配列されている。となりの第１のコンタクトプラグ３１どうしは接していない。すなわち、第１のコンタクトプラグ３１の１つ１つは、他の第１のコンタクトプラグ３１とは接していない電気的に独立したコンタクトプラグである。
第２のコンタクトプラグ５１は、第２のコンタクトホール４１内に設けられた金属である。
図４（ｃ）は、第２のコンタクトホール４１の断面を表す。図４（ｃ）は、図１（ｂ）におけるＡ−Ａ’断面に対応する。
第２のコンタクトホール４１は、開口端を含む上部４２と、下地層１０に達する下部４３とを有する。
第２のコンタクトホール４１の開口端は、複数の半導体層１１が繰り返し並ぶ方向（図１（ｂ）において上下方向）にひとつながりに延びている。第２のコンタクトホール４１の開口面積は、１つの第１のコンタクトホール２１の開口面積よりも広い。上部４２は、図４（ｃ）に示すように、複数の半導体層１１が繰り返し並ぶ方向にひとつながりに広がっている。
図４（ｃ）に示すように、下部４３は複数のホールｈを含む。複数のホールｈは、それぞれが上部４２に共通してつながり、上部４２から分岐して下地層１０に達する。すなわち、第２のコンタクトホール４１の断面は、櫛形に形成されている。
ホールｈの下端は、半導体層１１もしくは絶縁層１２に達する。１つの半導体層１１には、少なくとも１つのホールｈが達している。複数のホールｈは、上部４２に一体につながっている。そして、第２のコンタクトプラグ５１は、上部４２及び下部４３の内部に設けられている。したがって、第２のコンタクトプラグ５１は、複数のホールｈ内に設けられた部分を通じて、複数の半導体層１１と接続されている。
なお、１つの半導体層１１に対して１つのホールｈが達する構造に限らず、１つの半導体層１１に対して複数のホールｈが達する構造であってもよい。また、絶縁層１２に達するホールｈも１つに限らず、複数であってもよい。
第１のコンタクトプラグ３１及び第２のコンタクトプラグ５１を有する半導体装置の一例を図２に示す。図２は、下地層１０における半導体層１１及びその上の層の断面を表す。
半導体層１１の表面には、図示しない不純物拡散領域を含むアクティブ領域が形成されている。半導体層１１の表面上には、トンネル絶縁膜１３が設けられている。
トンネル絶縁膜１３上には、複数の浮遊ゲート１４が設けられている。浮遊ゲート１４上には、層間絶縁膜１５が設けられている。層間絶縁膜１５上には、制御ゲート１６が設けられている。
浮遊ゲート１４、層間絶縁膜１５および制御ゲート１６は、半導体層１１が延びる方向（図２において横方向）に、複数に分断されている。また、浮遊ゲート１４は、半導体層１１が延びる方向に対して交差する方向にも複数に分断されている。層間絶縁膜１５及び制御ゲート１６は、半導体層１１が延びる方向に対して交差する方向に延びている。
浮遊ゲート１４は、制御ゲート１６と半導体層１１との交差部に位置する。すなわち、複数のメモリセルＭＣが平面視でマトリクス状にレイアウトされている。１つのメモリセルＭＣは、そのまわりを絶縁体で囲まれた１つの浮遊ゲート１４を含む。
浮遊ゲート１４は、絶縁体で覆われ、電気的にどこにも接続されていない。そのため、電源を切っても、浮遊ゲート１４内に蓄積された電子は浮遊ゲート１４から漏れ出さず、また新たに入ることもない。すなわち、図２に例示する半導体装置は、電源を供給することなくデータを保持することができる不揮発性半導体記憶装置である。
トンネル絶縁膜１３上には、メモリセルＭＣを覆うように、層間絶縁層６１が設けられている。
複数のメモリセルＭＣは、半導体層１１の表面のアクティブ領域を通じて、半導体層１１が延びる方向に直列接続され、セル列を構成する。さらに、セル列の両端には、図示しない選択ゲートトランジスタが接続されている。セル列及び選択ゲートトランジスタは、ビット線７１とソース線７２との間に直列接続され、メモリストリングを構成する。
第１の上層配線としてのビット線７１と、第２の上層配線としてのソース線７２は、層間絶縁層６１を介して、下地層１０の上方に設けられている。
複数のビット線７１が、複数の半導体層１１に対応して設けられている。それぞれのビット線７１は、半導体層１１が延びる方向に延びている。それぞれのビット線７１は、１つの第１のコンタクトプラグ３１を介して、１つの半導体層１１と電気的に接続されている。
ソース線７２は、複数の半導体層１１を横切ってレイアウトされている。第２のコンタクトプラグ５１を介して、複数の半導体層１１が共通のソース線７２に電気的に接続している。第２のコンタクトプラグ５１は、異なるセル列をソース線７２と接続可能にする。すなわち、複数のメモリストリング間で、第２のコンタクトプラグ５１及びソース線７２を共有している。
ここで、図６（ａ）は比較例の半導体装置における第１のコンタクトプラグ３１及び第２のコンタクトプラグ１１２の模式斜視図である。
この比較例では、第２のコンタクトホール１１１及びその内部に設けられた第２のコンタクトプラグ１１２が実施形態と異なる。
第２のコンタクトホール１１１は、上から下まで矩形状の断面が続く溝形状に形成されている。これに対して、第１のコンタクトホール２１は、円形状の開口を有するホールである。
第１のコンタクトホール２１は、１つの半導体層１１に接続されている。一方、第２のコンタクトホール１１１は、複数の半導体層１１にまたがって形成され、複数の半導体層１１に接続されている。そのため、第２のコンタクトホール１１１の開口面積は、第１のコンタクトホール２１の開口面積よりも大きい。
このような開口形状及び開口面積が異なる複数のコンタクトホール２１、１１１をドライエッチングで同時に形成するにあたっては、相対的に開口面積が狭いコンタクトホール２１は、相対的にエッチングレートが低くなりやすく、図６（ｂ）に示すように、エッチング不足になりやすい。これは、コンタクト抵抗の高抵抗化の原因になり得る。
一方、相対的に開口面積が広いコンタクトホール１１１は、相対的にエッチングレートが高くなりやすく、図６（ｂ）に示すように、過剰エッチングになりやすい。これは、上層配線（例えばソース線）との接続対象である半導体層１１よりも下の例えば基板が、上層配線と短絡してしまう原因になり得る。
次に、実施形態における第１のコンタクトホール２１及び第２のコンタクトホール４１の形成方法について説明する。
基板上に、複数の半導体層１１と複数の絶縁層１２とをストライプ状に形成した後、その上に層間絶縁層６１（図４（ａ））を形成する。
次に、層間絶縁層６１上にレジストを塗布し、そのレジストに対して選択的露光及び現像を行う。これにより、図３に示す複数の第１の開口８１と複数の第２の開口８２とを有するレジストマスク８０が、層間絶縁層６１上に形成される。
それぞれの第１の開口８１は、層間絶縁層６１の下でストライプ状に形成されたそれぞれの半導体層１１の上に位置する。また、１つの半導体層１１の上には、層間絶縁層６１を介して、少なくとも１つの第２の開口８２が位置する。
第１の開口８１及び第２の開口８２は共に、複数の半導体層１１を横切る方向にライン状に並んでいる。第２の開口８２は、第１の開口８１よりも密に並んでいる。第２の開口８２間の間隔は、第１の開口８１間の間隔よりも狭い。第２の開口８２は互いに接しておらず、それぞれが独立した開口として形成されている。
第１の開口８１及び第２の開口８２は、円形状に形成されている。また、第１の開口８１の開口面積と、第２の開口８２の開口面積とは同じである。ここでの「同じ」は、まったく同じであることに限らず、レジストマスク８０の形成時に製造上ばらついただけで実質的には同じ開口面積で形成した場合も含む。
あるいは、第１の開口８１の開口面積と、第２の開口８２の開口面積とは、前述した問題を引き起こすほどのエッチングレート差を生じさせない範囲内で、相違していてもよい。
次に、このレジストマスク８０をエッチングマスクに用いて、層間絶縁層６１をドライエッチングする。
図５は、そのドライエッチングに用いる例えば平行平板型のエッチング装置の模式図である。
上部電極１０１と下部電極１０２とが、処理室１００内に対向して設けられている。上部電極１０１は、接地されている。下部電極１０２は、コンデンサ１０３を介して、高周波電源１０４に接続されている。
処理室１００内には、図示しないガス供給系を通じて、エッチングガスが導入される。また、処理室１００内は、図示しない排気系を通じて、減圧される。すなわち、処理室１００内は、所望のガスの減圧雰囲気に制御可能である。
前述した下地層１０、層間絶縁層６１及びレジストマスク８０の積層体を含むウェーハは、図示しない保持部を介して下部電極１０２上に保持される。そして、処理室１００内にエッチングガスを導入し、下部電極１０２に高周波電圧を印加する。
これにより、処理室１００内でラジカルやイオンを含むプラズマが生起され、それらラジカルやイオンによって、層間絶縁層６１がエッチングされる。第１の開口８１の下に第１のコンタクトホール２１が形成され、第２の開口８２の下に第２のコンタクトホール４１が形成される。複数の第１のコンタクトホール２１及び複数の第２のコンタクトホール４１が、同時に形成される。
エッチングの開始後、まず層間絶縁層６１における第１の開口８１に露出している部分、および第２の開口８２に露出している部分がエッチングされる。エッチングは、主に層間絶縁層６１の深さ方向に進む。また、横方向もしくは幅方向（第１の開口８１及び第２の開口８２の直径方向）も少しエッチングされる。
したがって、図１（ｂ）に示す第１のコンタクトホール２１の開口端は、図３に示すレジストマスク８０における第１の開口８１よりも少し広がる。ただし、複数の第１の開口８１間の間隔は十分に広いので、第１のコンタクトホール２１どうしが互いにつながってしまうことはない。すなわち、それぞれの第１のコンタクトホール２１は、それぞれが独立したホールとして、対応する半導体層１１に達する。
次に、図４（ａ）〜（ｃ）を参照して、第２のコンタクトホール４１の形成について説明する。図４（ａ）〜（ｃ）は、図３におけるＡ−Ａ’断面に対応するが、レジストマスク８０の図示は省略している。
エッチングの開始後、まず層間絶縁層６１における第２の開口８２に露出している部分がエッチングされ、図４（ａ）に示すように、層間絶縁層６１における第２の開口８２側の浅い位置に複数のホールｈが形成される。この段階では、複数のホールｈはそれぞれが他とつながらずに独立したホールとして形成される。
その後、エッチングの進行に伴って、図４（ｂ）に示すように、各ホールｈの深さが深くなっていく。エッチングは、主に深さ方向に進みつつ、横方向（幅方向）にも少し進む。したがって、相対的に被エッチング時間が長くなるホールｈの上部ほどホール径が拡がっていく。
そして、図３に示すレジストマスク８０における第２の開口８２が互いに接近して配列されていることから、さらにエッチングが進行すると、図４（ｃ）に示すように、複数のホールｈは開口端を含む上部４２で互いにつながる。
図１（ｂ）に示すように、第２のコンタクトホール４１の開口端は、エッチング初期段階で複数の第２の開口８２の下にそれぞれ形成された複数のホールｈが数珠繋ぎ状につながった形状を有する。
そして、最終的には、各ホールｈの下端が下地層１０に達する。したがって、複数の第２の開口８２が配列された方向につながった上部４２と、その上部４２から分岐して下地層１０に達する複数のホールｈを含む下部４３とを有する断面形状が櫛形の第２のコンタクトホール４１が形成される。
レジストマスク８０上では、複数の第２の開口８２はつながっておらず、それぞれが第１の開口８１と同じもしくは近い大きさの独立した開口として形成されている。したがって、第１の開口８１の下および第２の開口８２の下に対して同時にエッチングを行うにあたって、第１の開口８１と第２の開口８２との開口面積差に起因するエッチングレートの差を抑制できる。
この結果、エッチング不足によるコンタクト抵抗の高抵抗化や、過剰エッチングによる接続対象ではない層間の短絡を防ぐことができる。
さらに、少なくともエッチング初期に第２の開口８２の下に形成される複数のホールｈが、エッチングの進行にともなって互いにつながるように、エッチングを制御している。これにより、第２のコンタクトホール４１は、少なくとも開口端を含む上部４２が複数の半導体層１１を横切る方向にひとつながりに形成され、第２のコンタクトホール４１を複数の半導体層１１に対して一括して接続させることができる。
例えば、層間絶縁層６１はシリコン酸化物を主に含む。この層間絶縁層６１に対して、例えば、フルオロカーボン系（ＣＦ４、Ｃ４Ｆ８、Ｃ４Ｆ６、ＣＨＦ３など）のガス、アルゴン（Ａｒ）ガス、および酸素（Ｏ２）ガスを用いてエッチングする。フルオロカーボン系ガスにおいて、フッ素（Ｆ）の比率が高いとホールｈの孔径は拡がりやすく、逆に炭素（Ｃ）の比率が高いと高いとホールｈの孔径は拡がりにくい。
また、エッチング時、図５に示す下部電極１０２に、２（ＭＨｚ）や３．２（ＭＨｚ）の比較的低周波の電圧を印加することで、第２の開口８２の下に形成されるホールｈのホール径を拡大させやすく、それらホールｈが互いにつながった上部４２を形成しやすい。
また、深さ方向のエッチングレートに対して横方向のエッチングレートが、１００分の１〜３０分の１の範囲になるように制御することで、第１のコンタクトホール２１どうしはつながることなく、第２のコンタクトホール４１におけるホールｈどうしはつながるようにすることが可能である。
なお、エッチング条件によっては、図４（ｃ）における下部４３の複数のホールｈも互いにつながり、上から下まで溝形状につながった第２のコンタクトホール４１になる場合もある。この場合でも、レジストマスク８０に形成された第２の開口８２は互いにつながっていないので、第１の開口８１と第２の開口８２との開口面積差によるエッチングレートの大きな差を抑制することができる。
第１のコンタクトホール２１及び第２のコンタクトホール４１を形成した後、それらホール内に金属を埋め込む。これにより、第１のコンタクトプラグ３１及び第２のコンタクトプラグ５１が得られる。
第１のコンタクトプラグ３１は、他の第１のコンタクトプラグ３１と接することなく、それぞれが独立して、１つの半導体層１１と、１つの上層配線（例えば図２に示すビット線７１）とを接続する。
第２のコンタクトプラグ５１は、図４（ｃ）に示す第２のコンタクトホール４１の断面形状と同じ、櫛形の断面形状に形成され、複数の半導体層１１を共通の上層配線（例えば図２に示すソース線７２）に接続させる。
第２のコンタクトホール４１の開口は、第１のコンタクトホール２１の開口を複数つなげた溝形状に形成され、第２のコンタクトホール４１の開口面積は、第１のコンタクトホール２１の開口面積よりも大きい。以上説明した実施形態によれば、そのような開口面積に大きな差がある２種類のコンタクトホール２１、４１を、エッチングレートに大きな差を生じさせることなく同時に形成することができる。
すなわち、エッチング対象を露出させる開口間で開口面積が同じもしくは開口面積差が小さいエッチングマスクを使い、且つエッチングの進行に伴って第２のコンタクトホール４１の少なくとも上部のホール径が拡大する条件に設定する。これにより、最終的には例えば溝形状の開口が形成される第２のコンタクトホール４１の過剰エッチングを抑えつつ、第２のコンタクトホール４１の開口よりも小さい例えば円形状の開口を有する第１のコンタクトホール２１のエッチング不足を抑えて、それら２種類のコンタクトホール２１、４１を同時に形成することができる。
下地層１０の構成および半導体層１１のレイアウトは、前述した実施形態に示すものに限らない。また、第１のコンタクトプラグ３１及び第２のコンタクトプラグ５１の平面レイアウトも図１（ｂ）に示すものに限らない。また、第１のコンタクトプラグ３１及び第２のコンタクトプラグ５１の接続対象も、実施形態で示した下地層、ビット線、ソース線に限らない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…下地層、１１…半導体層、１２…絶縁層、２１…第１のコンタクトホール、３１…第１のコンタクトプラグ、４１…第２のコンタクトホール、４２…第２のコンタクトホールの上部、４３…第２のコンタクトホールの下部、５１…第２のコンタクトプラグ、６１…層間絶縁層、８０…マスク、８１…第１の開口、８２…第２の開口

Claims (5)

  1. 複数の第１の開口と、前記第１の開口よりも密にライン状に並んだ複数の第２の開口とを有するマスクを用いて、下地層上に設けられた層間絶縁層をドライエッチングし、前記第１の開口の下で前記下地層に達する第１のホールと、前記第２の開口の下で前記下地層に達する第２のホールとを同時に形成する工程を備え、
    前記マスクに形成される前記第１の開口の開口面積及び前記第２の開口の開口面積は実質的に同じであり、
    前記第１のホールは、他の第１のホールとは接することなく前記下地層に達し、
    前記ドライエッチングの開始後、前記複数の第２の開口のそれぞれの下に複数のホールが形成され、前記ドライエッチングの進行に伴って、前記複数のホールは少なくとも開口端を含む上部で互いにつながり、前記第１のホールよりも開口面積が広い前記第２のホールが形成されることを特徴とする半導体装置の製造方法。
  2. 複数の第１の開口と、前記第１の開口よりも密に並んだ複数の第２の開口とを有するマスクを用いて、下地層上に設けられた層間絶縁層をドライエッチングし、前記第１の開口の下で前記下地層に達する第１のホールと、前記第２の開口の下で前記下地層に達する第２のホールとを同時に形成する工程を備え、
    前記第１のホールは、他の第１のホールとは接することなく前記下地層に達し、
    前記ドライエッチングの開始後、前記複数の第２の開口のそれぞれの下に複数のホールが形成され、前記ドライエッチングの進行に伴って、前記複数のホールは少なくとも開口端を含む上部で互いにつながり、前記第１のホールよりも開口面積が広い前記第２のホールが形成されることを特徴とする半導体装置の製造方法。
  3. 前記マスクに形成される前記第１の開口の開口面積及び前記第２の開口の開口面積は実質的に同じであることを特徴とする請求項２記載の半導体装置の製造方法。
  4. 下地層と、
    前記下地層上に設けられた層間絶縁層と、
    前記層間絶縁層に形成され前記下地層に達する第１のホール内に設けられた第１のプラグと、
    前記層間絶縁層に形成され前記下地層に達する第２のホール内に設けられた第２のプラグと、
    を備え、
    前記第２のホールは、
    前記第１のホールよりも広い開口面積の開口端を含む上部と、
    それぞれが前記上部に共通してつながり、前記上部から分岐して前記下地層に達する複数のホールを含む下部と、
    を有することを特徴とする半導体装置。
  5. 前記下地層は、ストライプ状に形成された複数の半導体層を有し、
    複数の前記第１のプラグのそれぞれが、１つの前記半導体層に接続され、
    前記第２のプラグは、複数の前記半導体層に接続されていることを特徴とする請求項４記載の半導体装置。
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