TW202013520A - 整合晶片及整合晶片製造方法 - Google Patents

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李秉澄
施宏霖
劉珀瑋
黃文鐸
才永軒
林佳盛
楊世匡
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Abstract

本申請的許多實施方式係關於一種控制閘極布局，以改善字元線的蝕刻製程窗。在一些實施方式中，整合晶片包含記憶體陣列、抹除閘極、字元線、以及控制閘極。記憶體陣列包含呈數列與數行之數個單元。抹除閘極與字元線沿著記憶體陣列之一列平行延伸。控制閘極沿著此列延伸，且介於抹除閘極與字元線之間，並毗鄰抹除閘極與字元線。此外，控制閘極具有接墊區突向抹除閘極與字元線。由於接墊區突向抹除閘極與字元線，因此接墊區之寬度延伸在控制閘極之字元線側與抹除閘極側之間。

Description

控制閘極帶狀布局以改善字元線蝕刻製 程窗
許多現代電子元件包含快閃記憶體。快閃記憶體為電子非揮發性電腦儲存媒體，其可被電性抹除與再寫入(reprogrammed)。為了儲存資訊，快閃記憶體包含可尋址之記憶體單元陣列，其一般係由浮置閘極(floating gate)電晶體所製成。快閃記憶體單元的常見類型包含堆疊式閘極(stacked-gate)快閃記憶體單元與分離式閘極(split-gate)快閃記憶體單元[例如，第三代超快閃(third generation SUPERFLASH，ESF3)記憶體單元]。相較於堆疊式閘極快閃記憶體單元，分離式閘極快閃記憶體單元具有較低的電力消耗、較高的注入效率、對短通道效應有較低的感受性、以及過度抹除免疫力。
100A‧‧‧上布局
100B‧‧‧剖面圖
102‧‧‧控制閘極
102a‧‧‧第一控制閘極
102b‧‧‧第二控制閘極
104‧‧‧接墊區
104a‧‧‧第一接墊區
104b‧‧‧第二接墊區
106‧‧‧抹除閘極
106a‧‧‧第一抹除閘極
106b‧‧‧第二抹除閘極
108‧‧‧字元線
108a‧‧‧第一字元線
108b‧‧‧第二字元線
110‧‧‧接觸介層窗
110p‧‧‧接墊接觸介層窗
112‧‧‧字元線硬罩幕層
112a‧‧‧第一字元線硬罩幕層
112b‧‧‧第二字元線硬罩幕層
114‧‧‧內連線介電層
116‧‧‧基材
116d‧‧‧元件區
118‧‧‧隔離結構
120‧‧‧源極/汲極區
120a‧‧‧源極/汲極區
122‧‧‧浮置閘極
124‧‧‧控制閘極硬罩幕
126‧‧‧浮置閘極介電層
128‧‧‧控制閘極介電層
130‧‧‧控制閘極側壁間隙壁
132‧‧‧抹除閘極介電層
134‧‧‧字元線介電層
200‧‧‧上布局
300A‧‧‧上布局
300B‧‧‧上布局
300C‧‧‧上布局
400A‧‧‧剖面圖
400B‧‧‧剖面圖
500A‧‧‧上布局
500B‧‧‧上布局
502‧‧‧帶狀單元
504‧‧‧記憶體單元
600‧‧‧上布局
602‧‧‧導線
604‧‧‧導線
606‧‧‧導線
608‧‧‧介層窗
610‧‧‧介層窗
700‧‧‧剖面圖
702‧‧‧內連線結構
800‧‧‧剖面圖
900‧‧‧剖面圖
902‧‧‧第一介電層
904‧‧‧第一導電層
1000‧‧‧剖面圖
1002‧‧‧第二介電層
1004‧‧‧第二導電層
1006‧‧‧硬罩幕層
1100‧‧‧剖面圖
1102‧‧‧控制閘極堆疊
1102a‧‧‧第一控制閘極堆疊
1102b‧‧‧第二控制閘極堆疊
1200‧‧‧剖面圖
1300‧‧‧剖面圖
1302‧‧‧第三介電層
1400‧‧‧剖面圖
1402‧‧‧第三導電層
1404‧‧‧第一抗反射層
1406‧‧‧第一凹陷
1500‧‧‧剖面圖
1600‧‧‧剖面圖
1602‧‧‧第二抗反射層
1700‧‧‧剖面圖
1800‧‧‧剖面圖
1900‧‧‧剖面圖
1902‧‧‧接觸開口
2000‧‧‧剖面圖
2100‧‧‧方塊圖
2102‧‧‧操作
2104‧‧‧操作
2106‧‧‧操作
2108‧‧‧操作
2110‧‧‧操作
2112‧‧‧操作
2114‧‧‧操作
2116‧‧‧操作
2118‧‧‧操作
2120‧‧‧操作
2122‧‧‧操作
A‧‧‧線
B‧‧‧線
Cx‧‧‧行
Cx+1‧‧‧行
Cx+2‧‧‧行
Cy-1‧‧‧行
Cy‧‧‧行
P1‧‧‧第一數量
P2‧‧‧第二數量
Rm‧‧‧列
Rm+1‧‧‧列
Rm+2‧‧‧列
Rm+3‧‧‧列
S‧‧‧間隔
SW‧‧‧實質垂直之側壁輪廓
T‧‧‧厚度
Wcg‧‧‧控制閘極寬度
Weg‧‧‧抹除閘極寬度
Wi‧‧‧寬度
Ww1‧‧‧字元線寬度
Wp‧‧‧寬度
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實 務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
〔圖1A〕與〔圖1B〕係繪示包含控制閘極之整合晶片之一些實施方式的數個視圖，這些控制閘極具有接墊區突出在控制閘極之字元線側與控制閘極之抹除閘極側上。
〔圖2〕係繪示〔圖1A〕與〔圖1B〕中之整合晶片的一些實施方式的上布局，元件區顯示於〔圖2〕中。
〔圖3A〕至〔圖3C〕係繪示〔圖2〕中之整合晶片的一些替代實施方式的上布局，在〔圖3A〕至〔圖3C〕中接墊區有改變。
〔圖4A〕與〔圖4B〕係繪示〔圖1A〕與〔圖1B〕中之整合晶片的一些替代實施方式的剖面圖，在〔圖4A〕與〔圖4B〕中隔離結構有改變。
〔圖5A〕與〔圖5B〕係繪示包含記憶體陣列之整合晶片之一些實施方式的上布局，其中控制閘極具有接墊區突出在控制閘極之字元線側與控制閘極之抹除閘極側上。
〔圖6〕係繪示〔圖5A〕與〔圖5B〕中之整合晶片的一些實施方式的上布局，其中數個導線與數個介層窗內連接墊區。
〔圖7〕係繪示〔圖5A〕、〔圖5B〕、與〔圖6〕之整合晶片的一些實施方式在帶狀單元處的剖面圖。
〔圖8〕至〔圖20〕係繪示一種整合晶片之製造方法之一些實施方式的一系列剖面圖，整合晶片包含具有接墊區之控制閘極，接墊區突出在控制閘極之字元線側與控制閘極之抹除閘極側上。
〔圖21〕係繪示〔圖8〕至〔圖20〕之方法的一些實施方式的方塊圖。
本揭露提供了許多不同實施方式或實施例，以實施此揭露的不同特徵。以下所描述之構件與安排的特定實施例係用以簡化本揭露。當然這些僅為實施例，並非用以作為限制。舉例而言，於描述中，第一特徵形成於第二特徵之上方或之上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各實施例中重複參考數字及/或文字。這樣的重複為了簡化與清楚，以其本身而言並非用以指定所討論之各實施方式及/或配置之間的關係。
再者，在此可能會使用空間相對用語，例如「在下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」與類似用語，以方便說明如圖式所繪示之一構件或一特徵與另一(另一些)構件或特徵之間的關係。除了在圖中所繪示之方向外，這些空間相對 用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可利用同樣的方式來解釋在此所使用之空間相對描述符號。
一種記憶體陣列可例如包含第一控制閘極與第二控制閘極、第一字元線與第二字元線、以及源極/汲極區。第一字元線與第二字元線介於第一控制閘極與第二控制閘極之間且分別毗鄰第一控制閘極與第二控制閘極，源極/汲極區介於第一字元線與第二字元線之間且分別毗鄰第一字元線與第二字元線。第一控制閘極與第二控制閘極、以及第一字元線與第二字元線沿著記憶體陣列之個別列延伸且橫跨記憶體陣列的多行。此外，第一控制閘極與第二控制閘極分別具有數個第一接墊區與數個第二接墊區。第一接墊區從第一控制閘極之單一側突出至第一字元線，第二接墊區從第二控制閘極之單一側突出至第二字元線。而且，這些第一接墊區在沿著列上與第二接墊區偏移。記憶體陣列的一個挑戰是，在第一接墊區與第二接墊區處，第一控制閘極與第二控制閘極之間的間隔小。於製作第一字元線與第二字元線時，小間隔會進而造成挑戰。
在製作第一字元線與第二字元線時，形成導電層襯在第一控制閘極與第二控制閘極之間的空間，且具有凹陷介於第一控制閘極與第二控制閘極之間。此外，形成硬罩幕層覆蓋且襯著導電層。利用第一字元線與第二字元線之布局硬罩幕層圖案化硬罩幕層，且在硬罩幕層處於適當位置下，對導電層進行蝕刻。一個挑戰是，由於第一控制閘極與 第二控制閘極之間的小間隔，此凹陷在第一接墊區與第二接墊區處具有小寬度。如此一來，硬罩幕層在凹陷中合併，因而具有變大的厚度。變大的厚度妨礙了將布局準確地轉移至硬罩幕層，而至導電層，因而蝕刻之製程窗(例如，適應力)減少，量產良率降低。舉例而言，來自於蝕刻之蝕刻殘餘可能在第一字元線與第二字元線之間定義出漏電路徑。如另一個例子，第一字元線與第二字元線可能形成具有由上而下的不均勻寬度(例如，逐漸減小的寬度)。不均勻的寬度可能會改變記憶體陣列中之元件的操作參數，而導致元件故障。
本申請的許多實施方式係關於一種控制閘極布局，以改善字元線的蝕刻製程窗。在一些實施方式中，整合晶片包含記憶體陣列、抹除閘極、字元線、以及控制閘極。記憶體陣列包含呈數列與數行之數個單元，這些列中包含一列。抹除閘極與字元線沿著記憶體陣列之此列平行延伸。控制閘極沿著此列延伸，且介於抹除閘極與字元線之間，並毗鄰抹除閘極與字元線。此外，控制閘極具有接墊區突向抹除閘極與字元線。
由於接墊區突向抹除閘極與字元線，因此接墊區之寬度延伸在控制閘極之抹除閘極側與控制閘極之字元線側之間。由於接墊區之寬度延伸在抹除閘極側與字元線側之間，因此控制閘極與在此控制閘極之字元線側上的相鄰控制閘極之間的間隔在接墊區處可以是大的。此外，於形成此字元線與其他字元線時，可避免硬罩幕合併。由於可避免硬罩幕合併，因此可提升量產良率。舉例而言，可降低在相鄰 字元線之間定義漏電流路徑之蝕刻殘餘的可能性，而可增加字元線的蝕刻製程窗(例如，適應力)。如另一個例子，字元線之側壁輪廓可為垂直或實質垂直。垂直或實質垂直的側壁輪廓可進一步降低在記憶體陣列中之元件之操作參數上偏移的可能性，而降低元件故障的可能性。
請參考圖1A，提供整合晶片之一些實施方式的上布局100A，此整合晶片包含第一控制閘極102a與第二控制閘極102b，其中第一控制閘極102a與第二控制閘極102b分別具有第一接墊區104a與第二接墊區104b。第一接墊區104a從第一控制閘極102a之抹除閘極側朝第一抹除閘極106a突出，且更從第一控制閘極102a之字元線側朝第一字元線108a突出。第二接墊區104b從第二控制閘極102b之抹除閘極側朝第二抹除閘極106b突出，且更從第二控制閘極102b之字元線側朝第二字元線108b突出。
第一控制閘極102a與第二控制閘極102b、第一抹除閘極106a與第二抹除閘極106b、以及第一字元線108a與第二字元線108b沿第一尺寸(例如，X尺寸)平行伸長，且第一接墊區104a與第二接墊區104b在第一尺寸上相互偏移。此外，第一控制閘極102a與第二控制閘極102b、第一抹除閘極106a與第二抹除閘極106b、以及第一字元線108a與第二字元線108b在橫切於第一尺寸的第二尺寸(例如，Y尺寸)上彼此分開。第一控制閘極102a與第二控制閘極102b位於第一抹除閘極106a與第二抹除閘極106b之間且分別毗鄰第一抹除閘極106a與第二抹除閘極106b，第一字元線 108a與第二字元線108b位於第一控制閘極102a與第二控制閘極102b之間且分別毗鄰第一控制閘極102a與第二控制閘極102b。第一控制閘極102a與第二控制閘極102b、第一抹除閘極106a與第二抹除閘極106b、第一字元線108a與第二字元線108b、或上述之任意組合可為或可包含例如摻雜之多晶矽及/或一些其他適合的導電材料。
由於第一接墊區104a與第二接墊區104b均從抹除閘極側與字元線側突出，因此第一接墊區104a與第二接墊區104b具有延伸在抹除閘極側與字元線側之間的個別接墊寬度Wp。應注意的是，這些接墊寬度Wp中僅有一個被標記Wp。由於這些接墊寬度Wp延伸在抹除閘極側與字元線側之間，因此在第一接墊區104a與第二接墊區104b處，第一控制閘極102a與第二控制閘極102b之間的間隔S大。由於間隔S大，因此可在形成第一字元線108a與第二字元線108b時防止硬罩幕合併。舉例而言，形成第一字元線108a與第二字元線108b時，可沉積導電層填入第一控制閘極102a與第二控制閘極102b之間的間隔，導電層具有凹陷在第一控制閘極102a與第二控制閘極102b之間。接著，可沉積硬罩幕層覆蓋且填入導電層。由於間隔S大，因此凹陷可能夠大而使得硬罩幕層不會在凹陷中合併。此外，硬罩幕層從第一控制閘極102a到第二控制閘極102b的厚度可能均勻或實質均勻。
由於可防止硬罩幕合併，因此形成第一字元線108a與第二字元線108b的蝕刻可具有大製程窗(例如，高適 應力)。舉例而言，繼續上述的例子，可在硬罩幕層中形成字元線圖案，在硬罩幕層於適當位置下，可對導電層進行蝕刻。由於可防止硬罩幕合併，因此可將字元線圖案準確地形成在硬罩幕層中，並準確地從硬罩幕層轉移至導電層。如此一來，在第一字元線108a與第二字元線108b之間定義漏電流路徑的蝕刻殘餘的可能性低，因此蝕刻的製程窗(例如，適應力)高。此外，量產良率高。
在一些實施方式中，間隔S為大於約0.30微米、0.35微米、或0.39微米、介於約0.3微米至0.5微米、介於約0.3微米至0.4微米、介於約0.4微米至0.5微米、或一些其他適合數值。若間隔S太小(例如，小於約0.3微米或一些其他適合數值)，上面所討論之硬罩幕合併可能會發生。若間隔S太大(例如，大於約0.5微米或一些其他適合數值)，沿著第一控制閘極102a之元件與沿著第二控制閘極102b之元件之間的分隔大，而浪費晶片面積。
第一接墊區104a與第二接墊區104b朝第一字元線108a與第二字元線108b突出個別的第一數量P1，且突離第一字元線108a與第二字元線108b個別的第二數量P2。應注意的是，這些第一數量P1中僅有一個被標記為P1，且這些第二數量P2中僅有一個被標記為P2。在一些實施方式中，這些第一數量P1相同及/或這些第二數量P2相同。在一些實施方式中，這些第一數量P1不同及/或這些第二數量P2不同。在一些實施方式中，第一接墊區104a的第一數量P1與第二數量P2相同及/或第二接墊區104b的第一數量P1 與第二數量P2相同。在一些實施方式中，第一接墊區104a的第一數量P1與第二數量P2不同及/或第二接墊區104b的第一數量P1與第二數量P2不同。在一些實施方式中，第一接墊區104a與第二接墊區104b為方形、矩形、圓形、或其他適合形狀。在一些實施方式中，第一接墊區104a與第二接墊區104b為同樣形狀及/或尺寸。在一些實施方式中，第一接墊區104a與第二接墊區104b具有不同形狀及/或尺寸。
第一控制閘極102a與第二控制閘極102b具有到第一接墊區104a與第二接墊區104b側的個別控制閘極寬度Wcg。應注意的是，這些控制閘極寬度Wcg中僅有一個被標記Wcg。在一些實施方式中，控制閘極寬度Wcg為均勻或實質均勻及/或接墊寬度Wp為均勻或實質均勻。在一些實施方式中，這些控制閘極寬度Wcg相同及/或這些接墊寬度Wp相同。在一些實施方式中，這些控制閘極寬度Wcg不同及/或這些接墊寬度Wp不同。在一些實施方式中，第一控制閘極102a與第二控制閘極102b關於個別軸對稱，這些軸平均地平分控制閘極寬度Wcg且沿著第一控制閘極102a與第二控制閘極102b延伸。在其他實施方式中，第一控制閘極102a關於這些軸中各自的軸為非對稱及/或第二控制閘極102b關於這些軸中各自的軸為非對稱。
第一抹除閘極106a與第二抹除閘極106b具有到第一接墊區104a與第二接墊區104b側的個別抹除閘極寬度Weg，第一字元線108a與第二字元線108b具有到第一接墊區104a與第二接墊區104b側的個別字元線寬度Ww1。應 注意的是，這些抹除閘極寬度Weg中僅有一個被標記為Weg，且另外應注意的是，這些字元線寬度Ww1中僅有一個被標記為Ww1。在一些實施方式中，抹除閘極寬度Weg及/或字元線寬度Ww1為均勻或實質均勻。在一些實施方式中，這些字元線寬度Ww1相同及/或這些抹除閘極寬度Weg相同。在一些實施方式中，這些字元線寬度Ww1不同及/或這些抹除閘極寬度Weg不同。在一些實施方式中，第一抹除閘極106a與第二抹除閘極106b分別在第一接墊區104a與第二接墊區104b處凹入及/或分別與第一接墊區104a及第二接墊區104b共形。在一些實施方式中，第一字元線108a與第二字元線108b分別在第一接墊區104a與第二接墊區104b處凹入及/或分別與第一接墊區104a及第二接墊區104b共形。
數個接觸介層窗110位於第一控制閘極102a與第二控制閘極102b以及第一字元線108a與第二字元線108b上。應注意的是，這些接觸介層窗110中僅有一些被標記110。接觸介層窗110為導電的且可例如為或包含鎢或一些其他適合的導電材料。在一些實施方式中，接觸介層窗110將第一控制閘極102a與第二控制閘極102b電性耦合至個別之控制閘極帶狀線(strap line)(未繪示)、及/或將第一字元線108a與第二字元線108b電性耦合至個別之字元線帶狀線(未繪示)。因此，第一控制閘極102a及/或第一字元線108a可例如對應於第一帶狀單元(strap cell)，而第二控制 閘極102b及/或第二字元線108b可例如對應於第二帶狀單元。
控制閘極帶狀線與字元線帶狀線平行於第一控制閘極102a與第二控制閘極102b、以及第一字元線108a與第二字元線108b延伸。另外，控制閘極帶狀線為或包含具較第一控制閘極102a與第二控制閘極102b低之電阻的材料，且字元線帶狀線為或包含具較第一字元線108a與第二字元線108b低之電阻的材料。在一些實施方式中，第一控制閘極102a與第二控制閘極102b及/或第一字元線108a與第二字元線108b為或包含摻雜之多晶矽，而控制閘極帶狀線及/或字元線帶狀線為或包含金屬。然而，其他材料係可適合的。藉由將控制閘極帶狀線與字元線帶狀線分別電性耦合至第一控制閘極102a與第二控制閘極102b、以及第一字元線108a與第二字元線108b，可因較低之電阻而減少沿著第一控制閘極102a與第二控制閘極102b、以及第一字元線108a與第二字元線108b的電壓下降。
請參照圖1B，其提供了圖1A之整合晶片之一些實施方式的剖面圖100B。此剖面圖100B可例如沿著圖1A之線A所獲得。字元線硬罩幕層112與內連線介電層114覆蓋第一控制閘極102a與第二控制閘極102b、以及第一字元線108a與第二字元線108b。字元線硬罩幕層112可為或包含例如氧化矽及/或一些其他適合的介電質，及/或內連線介電層114可為或包含例如低介電常數介電質及/或一些其他適合的介電質。此外，第一控制閘極102a與第二控制閘 極102b、以及第一字元線108a與第二字元線108b位於基材116與隔離結構118上方。
隔離結構118突出於基材116之頂部，以界定基材116之元件區116d，源極/汲極區120a位於第一字元線108a與第二字元線108b之間的元件區116d中。元件區116d可例如具有上布局，其為隔離結構118之上布局的反向，藉此元件區116d可例如對應於基材116到隔離結構118之邊的數個上部。隔離結構118可例如為或包含氧化矽及/或一些其他適合的介電質，及/或可為或包含例如淺溝渠隔離(STI)結構或一些其他適合隔離結構。基材116可例如為或包含塊體矽基材或一些其他半導體基材。
如上所注意的，在第一接墊區104a與第二接墊區104b處，第一控制閘極102a與第二控制閘極102b之間的間隔S大。應注意的是，第二接墊區104b並未繪示於圖1B中，但可見於圖1A中。由於間隔S大，因此在形成第一字元線108a與第二字元線108b時，可於字元線硬罩幕層112中防止硬罩幕合併。由於可防止硬罩幕合併，因此可在字元線硬罩幕層112中準確地形成字元線圖案。此外，藉由蝕刻，可將字元線圖案從字元線硬罩幕層112準確地轉移到導電層，而形成第一字元線108a與第二字元線108b。因此，第一字元線108a與第二字元線108b可具有實質垂直之側壁輪廓SW位於源極/汲極區120a處。此實質垂直之側壁輪廓SW可增加沿著及/或在第一字元線108a與第二字元線108b之間的均勻性，且可進一步增加部分由第一字元線108a與第 二字元線108b所定義之元件的操作參數的均勻性。操作參數所增加之均勻性可降低元件不及格的可能性，因此可增加量產良率。
第一控制閘極102a與第二控制閘極102b亦位於個別之浮置閘極122上，且亦為個別之控制閘極硬罩幕124所覆蓋。浮置閘極122與基材116之間被個別之浮置閘極介電層126所隔開，且浮置閘極122與第一控制閘極102a及第二控制閘極102b之間被個別之控制閘極介電層128所隔開。應注意的是，這些浮置閘極介電層126中僅有一個被標記126，且這些控制閘極介電層128中僅有一個被標記128。浮置閘極122可為或可包含例如摻雜之多晶矽及/或一些其他適合的導電材料。浮置閘極介電層126可為或可包含例如氧化矽及/或一些其他適合的介電質。控制閘極硬罩幕124及/或控制閘極介電層128可為或可包含例如氧化矽、氮化矽、一些其他適合的介電質、或上述之任意組合。
第一控制閘極102a與第二控制閘極102b襯有個別之控制閘極側壁間隙壁130。此外，第一抹除閘極106a與第二抹除閘極106b(未繪示，請參見圖1A)襯有個別之抹除閘極介電層132，第一字元線108a與第二字元線108b襯有個別之字元線介電層134。應注意的是，這些字元線介電層134中僅有一個被標記134。抹除閘極介電層132將第一抹除閘極106a及第二抹除閘極106b與浮置閘極122、控制閘極側壁間隙壁130、以及基材116隔開。字元線介電層134將第一字元線108a及第二字元線108b與基材116、隔離結 構118、以及控制閘極側壁間隙壁130隔開。控制閘極側壁間隙壁130可為或可包含例如氧化矽、氮化矽、一些其他適合的介電質、或上述之任意組合。抹除閘極介電層132及/或字元線介電層134可為或可包含例如氧化矽及/或一些其他適合的介電質。
請參考圖2，其提供了圖1A之整合晶片之一些實施方式之更詳細的上布局200，在其中顯示出元件區116d。元件區116d為一基材之一區域，其在整合晶片運作期間係能起作用的(active)。元件區116d可例如為能起作用的，其中元件區116d在整合晶片之運作期間歷經消耗及/或增益；及/或可例如為有動力的，其中元件區116d在整合晶片之運作期間有電流流經元件區116d。元件區116d由隔離結構118(請參看圖1B)所界定，且可例如具有隔離結構118之布局的反向布局。因此，隔離結構118可例如為元件區116d所不存在的每個地方或實質不存在的每個地方。
請參照圖3A，其提供了圖2之整合晶片之一些替代實施方式的上布局300A，其中第一接墊區104a與第二接墊區104b為圓形。然而，其他適合形狀係可適合的。
請參照圖3B，其提供了圖2之整合晶片之一些替代實施方式的上布局300B，其中第一接墊區104a與第二接墊區104b比突向第一字元線108a與第二字元線108b更突出遠離第一字元線108a與第二字元線108b。因此，第一控制閘極102a與第二控制閘極102b關於個別軸非對稱，這些軸平均地平分控制閘極寬度Wcg且沿著第一控制閘極 102a與第二控制閘極102b的延伸方向。在替代實施方式中，第一接墊區104a與第二接墊區104b可比遠離第一字元線108a與第二字元線108b，更朝向更第一字元線108a與第二字元線108b突出。
請參照圖3C，其提供了圖2之整合晶片之一些替代實施方式的上布局300C，其中第一控制閘極102a與第二控制閘極102b在第一接墊區104a與第二接墊區104b處具有不同布局。第一接墊區104a比突向第一字元線108a與第二字元線108b更突出遠離第一字元線108a與第二字元線108b，而第二接墊區104b突離與突向第一字元線108a與第二字元線108b相同量。在一些實施方式中，第一接墊區104a關於平均地平分第一控制閘極102a之控制閘極寬度Wcg的軸非對稱，而第二接墊區104b關於平均地平分第二控制閘極102b之控制閘極寬度Wcg的軸對稱。在替代實施方式中，第一接墊區104a與第二接墊區104b可具有不同形狀、不同尺寸、不同方位、或上述的任意組合。
請參考圖4A，其提供了圖1B之整合晶片之一些替代實施方式的剖面圖400A，其中隔離結構118之上表面凹陷至低於浮置閘極122的上表面。因此，第一控制閘極102a與第二控制閘極102b在隔離結構118處凹陷。此外，位於第一字元線108a與第二字元線108b下方之隔離結構118的部分被凹陷至低於基材116的上表面。因此，第一字元線108a與第二字元線108b在隔離結構118的這些凹陷部分處向下突出。
請參照圖4B，其提供了圖1B之整合晶片之一些替代實施方式的剖面圖400B，其中浮置閘極122位於隔離結構118上。
請參照圖5A，其提供了包含一記憶體陣列之整合晶片之一些實施方式的上布局500A，其中此記憶體陣列包含控制閘極102，這些控制閘極102具有突出在控制閘極102之字元線側與控制閘極102之抹除閘極側上的接墊區104。應注意的是，這些接墊區104中僅有一些被標記104。此記憶體陣列更包含數個抹除閘極106與字元線108圍住控制閘極102。
控制閘極102、抹除閘極106、以及字元線108部分地定義出數個帶狀單元502與數個記憶體單元(memory cell)504。應注意的是，這些記憶體單元504中僅有一些被標記504。帶狀單元502與記憶體單元504排成數列與數行，且每個帶狀單元502橫跨二列。為清楚起見，這些列分別標記為Rm、Rm+1、Rm+2、以及Rm+3，且這些行分別標記為Cx、Cx+1、Cx+2、Cy-1、以及Cy。列標記的下標識別對應列的數字，行標記的下標識別對應行的數字。m為整數且表示在記憶體陣列中之列數，而x與y為整數且表示在記憶體陣列中之行數。
控制閘極102、抹除閘極106、以及字元線108沿著列(例如，列Rm至列Rm+3)延伸，且沿著行(例如，行Cx至行Cy)而彼此隔開。此外，接墊區104在帶狀單元502處沿著控制閘極102重複。在一些實施方式中，在列Rm與列Rm+2 中的每個接墊區104如同圖1A與圖1B所示與描述的第二接墊區104b，及/或在列Rm+1與列Rm+3中的每個接墊區104如同圖1A與圖1B所示與描述的第一接墊區104a。在替代實施方式中，在列Rm與列Rm+2中的每個接墊區104如同圖3A至圖3C之任一圖中所示與描述的第二接墊區104b，及/或在列Rm+1與列Rm+3中的每個接墊區104如同圖3A至圖3C、圖4A、以及之圖4B任一圖中所示與描述的第一接墊區104a。在一些實施方式中，在行Cx、以及列Rm+1與Rm+2處的部分記憶體陣列如圖1A與圖1B所示與描述，及/或在行Cy、以及列Rm+1與Rm+2處的部分記憶體陣列如圖1A與圖1B所示與描述。舉例而言，圖1B可沿線A而取得。在替代實施方式中，在行Cx、以及列Rm+1與Rm+2處的部分記憶體陣列如圖2、圖3A至圖3C、圖4A、與圖4B之任一圖所示與描述，及/或在行Cy、以及列Rm+1與Rm+2處的部分記憶體陣列如圖2、圖3A至圖3C、圖4A、與圖4B之任一圖所示與描述。舉例而言，圖4A與圖4B之任一圖可沿線A而取得。
數個接觸介層窗110位於帶狀單元502處之控制閘極102與字元線108上。應注意的是，這些接觸介層窗110中僅有一些被標記，且更應該注意的是，在接墊區104處的接觸介層窗亦可稱為接墊接觸介層窗110p。接觸介層窗110將控制閘極102與字元線108分別電性耦合至帶狀線(未繪示)。帶狀線平行於控制閘極102與字元線108延伸，且具有較控制閘極102與字元線108低的電阻。藉由將帶狀線電性耦合或「黏貼(strapping)」至控制閘極102與字元 線108，可降低沿著控制閘極102與字元線108之電壓降，而可提升能源效率。
請參照圖5B，其提供了圖5A之整合晶片之一些實施方式的更詳細上布局500B，其中進一步顯示出元件區116d。應注意的是，元件區116d中僅有一些區段被標記116d。元件區116d為一基材之一區域，其在整合晶片運作期間係能起作用的。如上所述，元件區116d係由隔離結構(未繪示)所界定，且可例如具有布局，其為隔離結構之布局的反向。
請參照圖6，其提供了圖5A與圖5B之整合晶片之一些實施方式的上布局600，其中數條導線(例如，導線602、導線604、與導線606)與數個介層窗(例如，接墊接觸介層窗110p、介層窗608、與介層窗610)互連於控制閘極102的接墊區104。應注意的是，僅繪示互連於接墊區104的導線與介層窗，但額外導線及/或介層窗可存在整合晶片中。導線及/或介層窗具有小於控制閘極102之電阻的電阻，且將每個接墊區電性耦合至對應列中之每個其他接墊區。藉由這樣做，可降低沿著控制閘極102之電阻及因電阻而造成的電壓降，藉以提升能源效率。在一些實施方式中，導線及/或介層窗為或包含金屬，而控制閘極102為或包含摻雜之多晶矽。然而，其他材料係可適合的。
導線與介層窗透過基材(未繪示)上方的不同高度來加以群組，且每個高度利用不同拼湊(hash)(例如，對導線)及/或形狀(例如，對介層窗)。這些導線包含數個第一 階接墊導線602、數個第二階接墊導線604、以及數個第三階接墊導線606。應注意的是，這些第一階接墊導線602中僅有一些被標記，這些第二階接墊導線604中僅有一些被標記，且這些第三階接墊導線606中僅有一些被標記。此外，這些介層窗包含數個接墊接觸介層窗110p(亦可知為零階接墊介層窗)、數個第一階接墊介層窗608、以及數個第二階接墊介層窗610。應注意的是，這些接墊接觸介層窗110p中僅有一些被標記，這些第一階接墊介層窗608中僅有一些被標記，且這些第二階接墊介層窗610中僅有一些被標記。此外，應注意的是，在圖5A與圖5B中之接墊區104處的接觸介層窗110對應於接墊接觸介層窗110p。
第一階接墊導線602與接墊接觸介層窗110p係屬於接墊區104，且接墊接觸介層窗110p將第一階接墊導線602電性耦合至接墊區104。第二階接墊導線604與第一階接墊介層窗608係屬於接墊區104，且第一階接墊介層窗608將第二階接墊導線604電性耦合至第一階接墊導線602。第三階接墊導線606係屬於記憶體陣列之列(例如，列Rm至列Rm+3)，且沿這些列延伸。此外，第三階接墊導線606亦可知為控制閘極帶狀線(討論於上)。第二階接墊介層窗610係屬於接墊區104，且將第三階接墊導線606電性耦合至第二階接墊導線604。
請參照圖7，其提供了圖5A、圖5B、與圖6之整合晶片之一些實施方式在帶狀單元502之其中一者處的剖面圖700。剖面圖700可例如沿著圖5A、圖5B、與圖6之 任一圖中的線B而取得。控制閘極102、抹除閘極106、以及字元線108位於基材116上方，且控制閘極102與字元線108更位於隔離結構118上方。隔離結構118突出至基材116之頂部，而界定出基材116之元件區116d，且數個源極/汲極區120位於元件區116d中並朝向隔離結構118的邊。應注意的是，控制閘極102、字元線108、以及源極/汲極區120均只標記一次。
控制閘極102亦位於個別之浮置閘極122上方，且至少有局部被個別之控制閘極硬罩幕124所覆蓋。浮置閘極122與基材116被個別之浮置閘極介電層126所隔開，且浮置閘極122與控制閘極102被個別之控制閘極介電層128所隔開。控制閘極102被個別之控制閘極側壁間隙壁130所襯。應注意的是，浮置閘極122、控制閘極硬罩幕124、浮置閘極介電層126、控制閘極介電層128、以及控制閘極側壁間隙壁130均只標記一次。
抹除閘極106襯有抹除閘極介電層132，且字元線108襯有個別之字元線介電層134。應注意的是，這些字元線介電層134中僅有一個被標記。抹除閘極介電層132將抹除閘極106與浮置閘極122、控制閘極側壁間隙壁130、以及基材116隔開。字元線介電層134將字元線108與基材116、隔離結構118、以及控制閘極側壁間隙壁130隔開。
字元線硬罩幕層112與內連線結構702覆蓋控制閘極102、抹除閘極106、以及字元線108。內連線結構702包含內連線介電層114，且進一步包含數個導線與數個 介層窗。這些導線與介層窗堆疊在內連線介電層114中。這些導線包含第一階接墊導線602、第二階接墊導線604、以及第三階接墊導線606。這些介層窗包含接墊接觸介層窗110p、第一階接墊介層窗608、以及第二階接墊介層窗610。
請參照圖8至圖20，其提供了一種整合晶片之製造方法之一些實施方式的一系列剖面圖800至剖面圖2000，其中整合晶片包含具有數個接墊區之數個控制閘極，這些接墊區突出在控制閘極之字元線側與控制閘極之抹除閘極側。此方法可用以製作來自圖1A、圖1B、圖2、圖3A至圖3C、圖4A、圖4B、圖5A、圖5B、圖6、以及圖7之任一圖或其組合之整合晶片。此外，剖面圖800至剖面圖2000可例如沿圖1A、圖2、圖5A、圖5B、以及圖6之任一圖或其組合中的線A而取得。
如圖8之剖面圖800所示，形成隔離結構118於基材116中，以界定出元件區116d。元件區116d可例如具有如圖2、圖3A至圖3C、以及圖5B之任一圖或其組合中所示之上布局。隔離結構118可例如具有上布局，此上布局為元件區116d之上布局的反向。在一些實施方式中，製作隔離結構118的製程包含：1)沉積墊氧化層於基材116上；2)沉積墊氮化層於墊氧化層上；3)以隔離結構118的布局來圖案化墊氧化層與墊氮化層；4)在墊氧化層與墊氮化層位於適當位置下，對基材116進行蝕刻，以形成隔離開口；5)以介電材料填充隔離開口；以及6)移除墊氧化層與墊氮化層。然而，其他製程係可適合的。
如圖9之剖面圖900所示，形成第一介電層902與第一導電層904(亦知為浮置閘極層)堆疊在基材116上，且介於隔離結構118之區段之間。製作第一介電層902與第一導電層904的製程可例如包含：1)沉積第一介電層902於基材116上；2)沉積第一導電層904於第一介電層902與隔離結構118上；以及3)對第一導電層904進行平坦化，直到達隔離結構118。然而，其他製程係可適合的。可利用例如熱氧化及/或一些其他適合的沉積製程來進行第一介電層902的沉積。可利用氣相沉積及/或一些其他適合的沉積製程來進行第一導電層904的沉積。
如圖10之剖面圖1000所示，形成第二介電層1002、第二導電層1004(亦知為控制閘極層)、以及硬罩幕層1006堆疊在第一導電層904與隔離結構118的上方。第二介電層1002與硬罩幕層1006可例如為或包含氧化矽、氮化矽、一些其他適合的介電質、或上述之任意組合。在一些實施方式中，第二介電層1002為或包含氧化物-氮化物-氧化物(ONO)薄膜，及/或硬罩幕層1006為或包含ONO薄膜。第二導電層1004可為或可包含例如摻雜多晶矽及/或一些其他適合的導電材料。
如圖11之剖面圖1100所示，由第二介電層1002(請參看圖10)、第二導電層1004(請參看圖10)、以及硬罩幕層1006(請參看圖10)形成數個控制閘極堆疊1102。控制閘極堆疊1102包含個別之控制閘極介電層128、個別之控制閘極102、以及個別之控制閘極硬罩幕 124。控制閘極102分別位於控制閘極介電層128上，且具有沿著控制閘極102之長度分開之個別接墊區104(由上朝下看)。控制閘極硬罩幕124分別位於控制閘極102上。這些控制閘極堆疊1102可例如具有與圖5A、圖5B、與圖6任一圖中之控制閘極102相同的上布局。然而，其他上布局係可適合的。
這些控制閘極堆疊1102包含第一控制閘極堆疊1102a與第二控制閘極堆疊1102b，且第一控制閘極堆疊1102a與第二控制閘極堆疊1102b分別包含第一控制閘極102a與第二控制閘極102b。第一控制閘極102a具有第一接墊區104a，第一接墊區104a朝向第二控制閘極102b與遠離第二控制閘極102b突出(當由上往下看時)。如此，第一接墊區之寬度Wp延伸在第一控制閘極102a之抹除閘極側與第一控制閘極102a之字元線側之間。此外，第一控制閘極102a與第二控制閘極102b之間，即第一控制閘極堆疊1102a與第二控制閘極堆疊1102b之間，的間隔S大。如後續所討論的，當在第一控制閘極堆疊1102a與第二控制閘極堆疊1102b之間形成字元線時，因間隔S大，可避免硬罩幕合併。第一控制閘極堆疊1102a可例如具有如同圖1、圖2、與圖3A至圖3C任一圖中所示之第一控制閘極102a的上布局，及/或第二控制閘極堆疊1102b可例如具有如同圖1、圖2、與圖3A至圖3C任一圖中所示之第二控制閘極102b的上布局。然而，其他上布局係可適合的。
在一些實施方式中，製作控制閘極堆疊1102的製程包含：1)利用控制閘極圖案來圖案化硬罩幕層1006；以及2)在硬罩幕層1006於適當位置下，對第二介電層1002與第二導電層1004進行蝕刻，以轉移控制閘極圖案。然而，其他形成控制閘極堆疊1102的製程係可適合的。可例如利用微影/蝕刻製程或一些其他適合的圖案化製程來進行此圖案化。
如圖12之剖面圖1200所示，形成控制閘極側壁間隙壁130於控制閘極堆疊1102之側壁上。控制閘極側壁間隙壁130可例如為或包含氧化矽、氮化矽、一些其他適合的介電質、或上述的任意組合。在一些實施方式中，控制閘極側壁間隙壁130為或可包含ONO薄膜。在一些實施方式中，製作控制閘極側壁間隙壁130的製程包含：1)沉積側壁間隙壁層覆蓋且襯著控制閘極堆疊1102；以及2)對側壁間隙壁層進行回蝕。然而，其他製程係可適合的。
亦如圖12之剖面圖1200所示，由第一導電層904(請參看圖11)與第一介電層902(請參看圖11)形成分別位於控制閘極堆疊1102下方的數個浮置閘極122與數個浮置閘極介電層126。在一些實施方式中，製作浮置閘極122與浮置閘極介電層126的製程包含利用控制閘極側壁間隙壁130與控制閘極硬罩幕124作為罩幕，對第一導電層904與第一介電層902進行蝕刻。然而，其他製程係可適合的。
如圖13之剖面圖1300所示，形成第三介電層1302(亦知為閘極介電層)於控制閘極側壁間隙壁130之側 壁與浮置閘極122之側壁上。此外，第三介電層1302係形成以襯著基材116與隔離結構118至控制閘極堆疊1102的邊。第三介電層1302定義出沿著控制閘極堆疊1102之側壁的抹除閘極介電層132，抹除閘極介電層132將形成抹除閘極(尚未形成)的邊界，且第三介電層1302可為或可包含例如氧化矽及/或一些其他適合的介電質。製作第三介電層1302的製程可例如包含：1)沉積第三介電層1302的第一介電部分覆蓋且襯著控制閘極堆疊1102；2)回蝕第一介電部分；以及3)沉積第三介電層1302的第二介電部分於基材116上。然而，其他製程係可適合的。可例如利用氣相沉積及/或一些其他適合的沉積製程來形成第一介電部分，及/或可利用例如熱氧化及/或一些其他適合的沉積製程來形成第二介電部分。
如圖14之剖面圖1400所示，形成第三導電層1402(亦知為閘極層)與第一抗反射層1404堆疊且覆蓋在基材116與控制閘極堆疊1102上方。因為從控制閘極堆疊1102到控制閘極堆疊1102之間的間隙壁的高度落差，第三導電層1402形成凹陷至控制閘極堆疊1102的邊。舉例而言，因為從第一控制閘極堆疊1102a與第二控制閘極堆疊1102b到第一控制閘極堆疊1102a與第二控制閘極堆疊1102b之間的空間的高度落差，第一凹陷1406(被第一抗反射層1404所填充)形成在第一控制閘極堆疊1102a與第二控制閘極堆疊1102b之間。第三導電層1402可例如為或包含摻雜之多晶矽及/或一些其他適合的導電材料。第一抗反射 層1404可例如為或包含底部抗反射覆蓋(BARC)材料及/或一些其他適合的抗反射材料。
如圖15之剖面圖1500所示，將第三導電層1402之上表面凹入至低於控制閘極堆疊1102的上表面，然後移除第一抗反射層1404。雖然並未顯示出，但凹入可經由第三導電層1402形成數個抹除閘極。抹除閘極位於抹除閘極介電層132上，且可例如具有與圖5A與圖5B之任一圖中之抹除閘極106相同之上布局。此外，鄰近於第一控制閘極堆疊1102a之抹除閘極可例如具有與圖1A、圖2、以及圖3A至圖3C之任一圖中之第一抹除閘極106a相同之布局，及/或鄰近於第二控制閘極堆疊1102b之抹除閘極可例如具有與圖1A、圖2、以及圖3A至圖3C之任一圖中之第二抹除閘極106b相同之布局。可利用回蝕及/或一些其他適合的製程來進行凹入。回蝕可例如包含：1)蝕刻第一抗反射層1404，直到第三導電層1402被揭開；以及2)同時蝕刻第三導電層1402與第一抗反射層1404，直到第三導電層1402的上表面被凹入至低於控制閘極堆疊1102的上表面。可利用例如電漿灰化及/或一些其他適合的製程來進行移除。
如圖16之剖面圖1600所示，形成字元線硬罩幕層112於控制閘極堆疊1102與第三導電層1402上。字元線硬罩幕層112共形於且襯著第三導電層1402中的第一凹陷1406。由於第一控制閘極堆疊1102a與第二控制閘極堆疊1102b之間的間隔S大，因此第一凹陷1406的寬度Wi大。寬度Wi可例如為大，其中寬度Wi大於字元線硬罩幕層112之 厚度T的約2、3、5、10、或更多倍。然而，其他合適的倍數係可適合的。由於第一凹陷1406的寬度Wi大，因此字元線硬罩幕層112在第一凹陷1406處並未合併。也就是說，在第一凹陷1406之相對側壁上的字元線硬罩幕層112部分並未合併或接觸。在一些實施方式中，字元線硬罩幕層112包含第一字元線硬罩幕層112a與第二字元線硬罩幕層112b。第一字元線硬罩幕層112a可為或可包含例如氧化矽及/或一些其他適合的介電質。第二字元線硬罩幕層112b可為或可包含例如氮化矽及/或一些其他適合的介電質。可利用共形沉積、氣相沉積、一些其他適合的沉積製程、或上述之任意組合來製作字元線硬罩幕層112。
亦繪示於圖16之剖面圖1600，形成第二抗反射層1602覆蓋字元線硬罩幕層112。第二抗反射層1602可例如為或包含底部抗反射覆蓋材料及/或一些其他適合的抗反射材料。
如圖17之剖面圖1700所示，以字元線圖案來圖案化第二抗反射層1602與字元線硬罩幕層112。在一些實施方式中，圖案化包含：1)形成字元線圖案於第二抗反射層1602中；以及2)在第二抗反射層1602在適當位置下，對字元線硬罩幕層112進行蝕刻。然而，其他製程係可適合的。可利用微影/蝕刻製程及/或一些其他適合製程形成字元線圖案於第二抗反射層1602中。
由於字元線硬罩幕層112並未在第一控制閘極堆疊1102a與第二控制閘極堆疊1102b之間合併，因此字元 線硬罩幕層112的厚度T從第一控制閘極堆疊1102a至第二控制閘極堆疊1102b均勻或實質均勻。由於字元線硬罩幕層112的厚度T均勻或實質均勻，因此字元線硬罩幕層112整體的圖案化係均勻的，字元線布局可精確地形成在字元線硬罩幕層112中。舉例而言，可以高均勻度的方式進行蝕刻，以精確地將字元線圖案從第二抗反射層1602轉移至字元線硬罩幕層112。
如圖18之剖面圖1800所示，移除第二抗反射層1602。可利用例如電漿灰化或一些其他適合的移除製程來進行此移除。
亦繪示於圖18之剖面圖1800，對第三導電層1402(請參看圖17)與第三介電層1302(請參看圖17)進行蝕刻。蝕刻將字元線圖案從字元線硬罩幕層112轉移至第三導電層1402與第三介電層1302，藉以形成數個字元線108與數個字元線介電層134。字元線108沿著控制閘極堆疊1102之側壁形成，且字元線介電層134襯著字元線108。這些字元線108可例如具有與圖5A及圖5B之任一圖中之字元線108相同的上布局。然而，其他上布局係可適合的。在一些實施方式中，蝕刻亦移除及/或以別的方式侵蝕掉第二字元線硬罩幕層112b(請參看圖17)。
這些字元線108包含第一字元線108a與第二字元線108b介於第一控制閘極堆疊1102a與第二控制閘極堆疊1102b之間且分別毗鄰第一控制閘極堆疊1102a與第二控制閘極堆疊1102b。第一字元線108a可例如具有如圖 1A、圖2、以及圖3A至圖3C之任一圖中之第一字元線108a所示的上布局，及/或第二字元線108b可例如具有如圖1A、圖2、以及圖3A至圖3C之任一圖中之第二字元線108b所示的上布局。然而，其他上布局係可適合的。
由於字元線硬罩幕層112準確地描繪出字元線圖案，因此藉由蝕刻可將字元線圖案精確地轉移至第三導電層1402。因此，在第一字元線108a與第二字元線108b之間定義漏電流路徑的蝕刻殘餘的可能性低。故，蝕刻的製程窗(例如，適應力)高，且量產良率高。此外，第一字元線108a與第二字元線108b可具有實質垂直之側壁輪廓SW。此實質垂直之側壁輪廓SW可增加沿著及/或在第一字元線108a與第二字元線108b之間的均勻性，且可增加部分由第一字元線108a與第二字元線108b所定義之元件的操作參數的均勻性。所增加之均勻性可降低元件不及格的可能性，因此可增加量產良率。
如圖19之剖面圖1900所示，在控制閘極102之接墊區(例如，接墊區104a)處圖案化控制閘極硬罩幕124，以形成接觸開口1902暴露出控制閘極102。可利用例如微影/蝕刻製程及/或一些其他適合的圖案化製程進行此圖案化。
亦繪示於圖19之剖面圖1900，源極/汲極區120形成於基材116中且鄰近於字元線108。舉例而言，第一源極/汲極區120a可形成在基材116中，且介於第一字元線108a與第二字元線108b之間並毗鄰第一字元線108a與第 二字元線108b。可利用例如離子植入及/或一些其他適合的摻雜製程來進行上述的形成。
如圖20之剖面圖2000所示，形成內連線結構702覆蓋住字元線108與控制閘極堆疊1102。內連線結構702包含內連線介電層114，且進一步包含數個導線與數個介層窗。這些導線包含第一階接墊導線602、第二階接墊導線604、以及第三階接墊導線606。這些介層窗包含接墊接觸介層窗110p、第一階接墊介層窗608、以及第二階接墊介層窗610。第一階接墊導線602、第二階接墊導線604、以及第三階接墊導線606可例如具有如圖6所示之上布局。然而，其他上布局係可適合的。
在一些實施方式中，製作內連線結構702的製程包含：1)利用單鑲嵌(damascene)製程形成接墊接觸介層窗110p；2)利用單鑲嵌製程形成第一階接墊導線602；3)利用雙鑲嵌製程形成第一階接墊介層窗608與第二階接墊導線604；以及4)利用雙鑲嵌製程形成第二階接墊介層窗610與第三階接墊導線606。然而，其他製程係可適合的。在一些實施方式中，單鑲嵌製程包含：1)沉積介電層；2)以單層之導體特徵(例如，一層介層窗或一層導線)的開口來圖案化介電層；3)以導電材料填充開口，而形成單層導電特徵。在一些實施方式中，雙鑲嵌製程包含：1)沉積介電層；2)以二層之導體特徵(例如，一層介層窗與一層導線)的開口來圖案化介電層；以及3)以導電材料填充開口，而形成二層 導電特徵。在單鑲嵌製程與雙鑲嵌製程中，介電層對應於內連線介電層114的一部分。
雖然參考一方法來描述圖8至圖20，但可了解的是，圖8至圖20所示之結構並不受限於方法，而是可獨立與方法分開。此外，雖然將圖8至圖20描述為一系列的動作，但可了解的是，這些動作並不限於此，在其他實施方式中，這些動作的次序可修改，且所揭露之方法亦可應用於其他結構。在其他實施方式中，所例示及/或描述的一些動作可全部或部分省略。
請參照圖21，其係繪示圖8至圖20之方法之一些實施方式的方塊圖2100。
於操作2102，形成隔離結構延伸於基材中，其中隔離結構界定出基材之元件區。請參見例如圖8。
於操作2104，形成浮置閘極層於基材上。請參見例如圖9。
於操作2106，形成第一控制閘極堆疊與第二控制閘極堆疊於浮置閘極層上，其中第一控制閘極堆疊具有接墊區。接墊區突向第一控制閘極堆疊之字元線側上的第二控制閘極堆疊，且亦突離第一控制閘極堆疊之抹除閘極側上的第二控制閘極堆疊。請參見例如圖10與圖11。由於接墊區突向第一控制閘極堆疊之字元線側與抹除閘極側，因此接墊區延伸在這二側之間，且在接墊區處介於第一控制閘極堆疊與第二控制閘極堆疊之間的間隔大。如上所述，這樣可在形製作字元線時防止硬罩幕合併。
於操作2108，圖案化浮置閘極層以形成浮置閘極位於第一控制閘極堆疊與第二控制閘極堆疊下。請參見例如圖12。
於操作2110，形成閘極介電層襯著第一控制閘極堆疊與第二控制閘極堆疊、及第一控制閘極堆疊與第二控制閘極堆疊之間的基材。請參見例如圖13。
於操作2112，形成閘極層與抗反射層覆蓋第一控制閘極堆疊與第二控制閘極堆疊及閘極介電層。請參見例如圖14。由於從第一控制閘極堆疊與第二控制閘極堆疊至第一控制閘極堆疊與第二控制閘極堆疊之間之空間的地形變化，閘極層具有介於在閘極層之間具有凹陷。
於操作2114，凹入閘極層與抗反射層直至閘極層之上表面低於第一控制閘極堆疊與第二控制閘極堆疊之上表面。請參見例如圖15。而且，於凹入後，凹陷存留。
於操作2116，形成字元線硬罩幕層於第一控制閘極堆疊與第二控制閘極堆疊及閘極層上，其中字元線硬罩幕層具有字元線圖案。請參見例如圖16與圖17。此形成包含沉積字元線硬罩幕層，以及利用字元線圖案來圖案化字元線硬罩幕層。由於在接墊處，第一控制閘極堆疊與第二控制閘極堆疊之間的間隔大，因此接墊處之凹陷的寬度大。由於凹陷的寬度大，因此字元線硬罩幕層襯著凹陷而不會在凹陷中合併。此外，字元線硬罩幕層之厚度從第一控制閘極堆疊至第二控制閘極堆疊為均勻或實質均勻。因此，整個字元線 硬罩幕層之圖案化可均勻進行，且字元線圖案可準確定形成在字元線硬罩幕層中。
於操作2118，於字元線硬罩幕層在適當位置下，對閘極層進行蝕刻，以形成第一字元線與第二字元線介於第一控制閘極堆疊與第二控制閘極堆疊之間，且分別毗鄰第一控制閘極堆疊與第二控制閘極堆疊。請參見例如圖18。由於字元線硬罩幕層具有均勻或實質均勻的厚度，因此其可在蝕刻期間對閘極層之遮罩部分提供相同的保護。由於在蝕刻期間相同的保護，且由於字元線硬罩幕層準確地描繪字元線圖案，因此蝕刻準確地將字元線圖案轉移至閘極層。因此，在第一字元線108a與第二字元線108b之間定義漏電流路徑的蝕刻殘餘的風險低，且第一字元線與第二字元線之側壁輪廓垂直或實質垂直。漏電流路徑的低可能性擴大了蝕刻的製程窗(例如，增加適應力)，且提升了量產良率。垂直或實質垂直之側壁輪廓增加了部分由第一字元線與第二字元線所定義之元件的操作參數的均勻性，因此可進一步提升量產良率。
於操作2120，形成源極/汲極區於基材中且介於第一字元線與第二字元線之間。請參見例如圖19。
於操作2122，形成內連線結構於第一控制閘極堆疊與第二控制閘極堆疊、及第一字元線與第二字元線上方。請參見例如圖20。
雖然在此係以一系列的動作或項目來例示或描述圖21之方塊圖2100，但可了解的是，這些動作或項目之 所例示的次序並不是要以限制的想法來解讀。舉例而言，一些動作可能以不同次序及/或與脫離在此所例示及/或描述的那些動作或項目的其他動作或項目同時發生。此外，可並需要所有例示的動作來實施在此描述之一或多個態樣或實施方式，且可以一或多個獨立動作及/或階段來實現在此所描述之動作中的一或多個動作。
在一些實施方式中，本申請提供一種整合晶片，包含：記憶體陣列包含排成數列與數行的數個單元，其中這些列包含第一列；抹除閘極與第一字元線沿著記憶體陣列之第一列延伸；以及第一控制閘極沿著第一列延伸，其中第一控制閘極介於抹除閘極與第一字元線之間且毗鄰抹除閘極與第一字元線，其中第一控制閘極具有第一接墊區突向抹除閘極與第一字元線。在一些實施方式中，抹除閘極與第一字元線共形於第一接墊區。在一些實施方式中，第一接墊區朝抹除閘極與第一字元線突出相同量。在一些實施方式中，整合晶片更包含接觸介層窗位於第一接墊區上且接觸第一接墊區。在一些實施方式中，第一控制閘極具有第二接墊區突向抹除閘極與第一字元線。在一些實施方式中，第一控制閘極之寬度從第一接墊區至第二接墊區實質均勻。在一些實施方式中，整合晶片更包含金屬線高於第一控制閘極且平行第一列延伸，其中金屬線局部地定義出從第一接墊區至第二接墊區之導電路徑。在一些實施方式中，這些列包含第二列，且整合晶片更包含：第二字元線沿著記憶體陣列之第二列延伸；以及第二控制閘極沿著第二列延伸，其中第二控制 閘極介於抹除閘極與第二字元線之間且毗鄰抹除閘極與第二字元線，其中第二控制閘極具有第二接墊區突向抹除閘極與第二字元線，其中第一接墊區與第二接墊區分別位於抹除閘極之相對側且對角相對。
在一些實施方式中，本申請提供了另一種整合晶片包含：第一控制閘極與第二控制閘極，其中第一控制閘極與第二控制閘極平行延伸且分別具有第一接墊區與第二接墊區，其中第一控制閘極具有從第一接墊區至約對齊第二接墊區之第一寬度，其中第一控制閘極在第一接墊區處具有第二寬度大於第一寬度；以及抹除閘極平行於第一控制閘極延伸且毗鄰第一控制閘極，其中抹除閘極具有在第一接墊區處凹陷且共形於第一接墊區之控制閘極側。在一些實施方式中，抹除閘極介於第一控制閘極與第二控制閘極之間且毗鄰第一控制閘極與第二控制閘極，其中抹除閘極圍繞第二接墊區之邊。在一些實施方式中，第二控制閘極具有從第二接墊區至約對齊第一接墊區之第一寬度，其中第二控制閘極在第二接墊區處具有第二寬度。在一些實施方式中，整合晶片更包含第一字元線與第二字元線，其中第一字元線與第二字元線介於第一控制閘極與第二控制閘極之間，其中第一字元線與第二字元線分別圍住部分之第一接墊區與部分之第二接墊區。在一些實施方式中，整合晶片更包含源極/汲極區介於第一字元線與第二字元線之間且毗鄰第一字元線與第二字元線。在一些實施方式中，在第一接墊區處介於第一控制閘極與第二控制閘極之間之距離大於約0.39微米。在一些 實施方式中，整合晶片更包含隔離結構局部位於第一接墊區與第二接墊區下方。
在一些實施方式中，本申請提供了一種整合晶片之製造方法，此方法包含：形成第一控制閘極堆疊與第二控制閘極堆疊於基材上，其中第一控制閘極堆疊具有一一突出突向第二控制閘極堆疊，且更具有第二突出在對齊第一突出之位置處突離第二控制閘極堆疊；沉積閘極層於第一控制閘極堆疊與第二控制閘極堆疊之上方；以及圖案化閘極層，以形成第一抹除閘極與第一字元線，其中第一抹除閘極與第一字元線分別位於第一控制閘極堆疊之相對側上，其中第一字元線與第一抹除閘極分別共形於第一突出與第二突出。在一些實施方式中，圖案化包含：回蝕閘極層直到閘極層之上表面分別低於第一控制閘極堆疊與第二控制閘極堆疊之上表面；沉積硬罩幕層於第一控制閘極堆疊與第二控制閘極堆疊及閘極層上方，其中硬罩幕層之厚度從第一控制閘極堆疊至第二控制閘極堆疊為實質均勻；以字元線圖案來圖案化硬罩幕層；以及在硬罩幕層於適當位置下，對閘極層進行蝕刻。在一些實施方式中，此方法更包含將數個摻質植入基材中，以形成源極/汲極區鄰近於第一字元線。在一些實施方式中，圖案化形成具有面向第二控制閘極堆疊之字元線側壁之第一字元線，其中第一字元線側壁實質垂直。在一些實施方式中，形成第一控制閘極與第二控制閘極包含：沉積控制閘極層於基材上；以及對控制閘極層進行蝕刻，以將控制閘極圖案轉移至控制閘極層。
上述概述了數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，在此進行各種之更動、取代與修改。
100A‧‧‧上布局
102a‧‧‧第一控制閘極
102b‧‧‧第二控制閘極
104a‧‧‧第一接墊區
104b‧‧‧第二接墊區
106a‧‧‧第一抹除閘極
106b‧‧‧第二抹除閘極
108a‧‧‧第一字元線
108b‧‧‧第二字元線
110‧‧‧接觸介層窗
A‧‧‧線
P1‧‧‧第一數量
P2‧‧‧第二數量
S‧‧‧間隔
Wcg‧‧‧控制閘極寬度
Weg‧‧‧抹除閘極寬度
Ww1‧‧‧字元線寬度
Wp‧‧‧寬度

Claims (20)

  1. 一種整合晶片，包含：一記憶體陣列，包含複數個單元排成複數列與複數行，其中該些列包含一第一列；一抹除閘極與一第一字元線，沿著該記憶體陣列之該第一列延伸；以及一第一控制閘極，沿著該第一列延伸，其中該第一控制閘極介於該抹除閘極與該第一字元線之間且毗鄰該抹除閘極與該第一字元線，其中該第一控制閘極具有一第一接墊區突向該抹除閘極與該第一字元線。
  2. 如申請專利範圍第1項之整合晶片，其中該抹除閘極與該第一字元線共形於第一接墊區。
  3. 如申請專利範圍第1項之整合晶片，其中該第一接墊區朝該抹除閘極與該第一字元線突出相同量。
  4. 如申請專利範圍第1項之整合晶片，更包含：一接觸介層窗位於該第一接墊區上且接觸該第一接墊區。
  5. 如申請專利範圍第1項之整合晶片，其中該第一控制閘極具有一第二接墊區突向該抹除閘極與該第一字元線。
  6. 如申請專利範圍第5項之整合晶片，其中該第一控制閘極之一寬度從該第一接墊區至該第二接墊區實質均勻。
  7. 如申請專利範圍第5項之整合晶片，更包含：一金屬線，高於該第一控制閘極且平行該第一列延伸，其中該金屬線局部地定義出從該第一接墊區至該第二接墊區之一導電路徑。
  8. 如申請專利範圍第1項之整合晶片，其中該些列包含一第二列，其中該整合晶片更包含：一第二字元線，沿著該記憶體陣列之該第二列延伸；以及一第二控制閘極，沿著該第二列延伸，其中該第二控制閘極介於該抹除閘極與該第二字元線之間且毗鄰該抹除閘極與該第二字元線，其中該第二控制閘極具有一第二接墊區突向該抹除閘極與該第二字元線，其中該第一接墊區與該第二接墊區分別位於該抹除閘極之相對側且對角相對。
  9. 一種整合晶片，包含：一第一控制閘極與一第二控制閘極，其中該第一控制閘極與該第二控制閘極平行延伸且分別具有一第一接墊區 與一第二接墊區，其中該第一控制閘極具有從該第一接墊區至約對齊該第二接墊區之一第一寬度，其中該第一控制閘極在該第一接墊區處具有一第二寬度大於該第一寬度；以及一抹除閘極，平行於該第一控制閘極延伸且毗鄰該第一控制閘極，其中該抹除閘極具有在該第一接墊區處凹陷且共形於該第一接墊區之一控制閘極側。
  10. 如申請專利範圍第9項之整合晶片，其中該抹除閘極介於該第一控制閘極與該第二控制閘極之間且毗鄰該第一控制閘極與該第二控制閘極，其中該抹除閘極圍繞該第二接墊區之邊。
  11. 如申請專利範圍第9項之整合晶片，其中該第二控制閘極具有從該第二接墊區至約對齊該第一接墊區之該第一寬度，其中該第二控制閘極在該第二接墊區處具有該第二寬度。
  12. 如申請專利範圍第9項之整合晶片，更包含：一第一字元線與一第二字元線，其中該第一字元線與該第二字元線介於該第一控制閘極與該第二控制閘極之間，其中該第一字元線與該第二字元線分別圍住部分之該第一接墊區與部分之該第二接墊區。
  13. 如申請專利範圍第12項之整合晶片，更包含：一源極/汲極區介於該第一字元線與該第二字元線之間且毗鄰該第一字元線與該第二字元線。
  14. 如申請專利範圍第9項之整合晶片，其中在該第一接墊區處介於該第一控制閘極與該第二控制閘極之間之一距離大於約0.39微米。
  15. 如申請專利範圍第9項之整合晶片，更包含：一隔離結構局部位於該第一接墊區與該第二接墊區下方。
  16. 一種整合晶片之製造方法，該方法包含：形成一第一控制閘極堆疊與一第二控制閘極堆疊於一基材上，其中該第一控制閘極堆疊具有一第一突出突向該第二控制閘極堆疊，且更具有一第二突出在對齊該第一突出之一位置處突離該第二控制閘極堆疊；沉積一閘極層於該第一控制閘極堆疊與該第二控制閘極堆疊之上方；以及圖案化該閘極層，以形成一第一抹除閘極與一第一字元線，其中該第一抹除閘極與該第一字元線分別位於該第一控制閘極堆疊之相對側上，其中該第一字元線與該第一抹除閘極分別共形於該第一突出與該第二突出。
  17. 如申請專利範圍第16項之方法，其中該圖案化包含：回蝕該閘極層直到該閘極層之一上表面分別低於該第一控制閘極堆疊與該第二控制閘極堆疊之上表面；沉積一硬罩幕層於該第一控制閘極堆疊與該第二控制閘極堆疊及該閘極層上方，其中該硬罩幕層之一厚度從該第一控制閘極堆疊至該第二控制閘極堆疊為實質均勻；以一字元線圖案來圖案化該硬罩幕層；以及在該硬罩幕層於適當位置下，對該閘極層進行一蝕刻。
  18. 如申請專利範圍第16項之方法，更包含：將複數個摻質植入該基材中，以形成一源極/汲極區鄰近於該第一字元線。
  19. 如申請專利範圍第16項之方法，其中該圖案化形成具有面向該第二控制閘極堆疊之一字元線側壁之該第一字元線，其中該第一字元線側壁實質垂直。
  20. 如申請專利範圍第16項之方法，其中形成該第一控制閘極與該第二控制閘極包含：沉積一控制閘極層於該基材上；以及對該控制閘極層進行一蝕刻，以將一控制閘極圖案轉移至該控制閘極層。
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