CN110957322A - 控制栅极带状布局以改进字线蚀刻工艺窗口 - Google Patents

控制栅极带状布局以改进字线蚀刻工艺窗口 Download PDF

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Abstract

本申请的各种实施例涉及控制栅极布局，以改善字线的蚀刻工艺窗口。在一些实施例中，集成芯片包括存储器阵列、擦除栅极、字线和控制栅极。存储器阵列包括多个行和多个列中的多个单元。擦除栅极和字线沿着存储器阵列的行平行地伸长。控制栅极沿着行伸长，并且位于擦除栅极和字线之间并与擦除栅极和字线相邻。此外，控制栅极具有朝向擦除栅极和字线突出的焊盘区。由于焊盘区朝向擦除栅极和字线突出，所以焊盘区的宽度在控制栅极的字线侧和擦除栅极侧之间扩展。本发明的实施例涉及控制栅极带状布局以改进字线蚀刻工艺窗口。

Description

控制栅极带状布局以改进字线蚀刻工艺窗口
技术领域
本发明的实施例涉及控制栅极带状布局以改进字线蚀刻工艺窗口。
背景技术
许多现代电子器件包括闪存。闪存是一种电子非易失性计算机存储介质，可以电擦除和重新编程。为了存储信息，闪存包括通常由浮动栅极晶体管制成的可寻址的存储器单元阵列。常见类型的闪存单元包括堆叠栅极闪存单元和分裂栅极闪存单元(例如，第三代SUPERFLASH(ESF3)存储器单元)。与堆叠栅极闪存单元相比，分裂栅极闪存单元具有更低的功耗、更高的注入效率、更少的对短沟道效应的敏感性以及过擦除免疫性。
发明内容
本发明的实施例提供了一种集成芯片，包括：存储器阵列，包括多个行和多个列中的多个单元，其中，所述多个行包括第一行；擦除栅极和第一字线，沿着所述存储器阵列的所述第一行是伸长的；以及第一控制栅极，沿着所述第一行是伸长的，其中，所述第一控制栅极位于所述擦除栅极和所述第一字线之间并且与所述擦除栅极和所述第一字线相邻，并且其中，所述第一控制栅极具有朝向所述擦除栅极和所述第一字线突出的第一焊盘区。
本发明的另一实施例提供了一种集成芯片，包括：第一控制栅极和第二控制栅极，其中，所述第一控制栅极和所述第二控制栅极平行地伸长并且分别具有第一焊盘区和第二焊盘区，其中，所述第一控制栅极具有从所述第一焊盘区到与所述第二焊盘区齐平的第一宽度，并且其中，所述第一控制栅极在所述第一焊盘区处具有大于所述第一宽度的第二宽度；以及擦除栅极，与所述第一控制栅极平行地伸长并且与所述第一控制栅极相邻，其中，所述擦除栅极具有在第一焊盘区处凹进并且与所述第一焊盘区共形的控制栅极侧。
本发明的又一实施例提供了一种用于形成集成芯片的方法，所述方法包括：在衬底上形成第一控制栅极堆叠件和第二控制栅极堆叠件，其中，所述第一控制栅极堆叠件具有朝向所述第二控制栅极堆叠件突出的第一突起，并且还具有在与所述第一突起齐平的位置处远离所述第二控制栅极堆叠件突出的第二突起；在所述第一控制栅极堆叠件和所述第二控制栅极堆叠件上沉积栅极层；以及图案化所述栅极层以形成第一擦除栅极和第一字线，其中，所述第一擦除栅极和所述第一字线分别位于所述第一控制栅极堆叠件的相对侧上，并且其中，所述第一字线和所述第一擦除栅极分别与所述第一突起和所述第二突起共形。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了包括控制栅极的集成芯片的一些实施例的各种视图，其中焊盘区在控制栅极的字线侧和控制栅极的擦除栅极侧上突出。
图2示出了图1A和图1B的集成芯片的一些实施例的顶部布局，其中示出了器件区。
图3A至图3C示出了图2的集成芯片的一些替代实施例的顶部布局，其中焊盘区是变化的。
图4A和图4B示出了图1A和图1B的集成芯片的一些替代实施例的截面图，其中隔离结构是变化的。
图5A和图5B示出了包括存储器阵列的集成芯片的一些实施例的顶部布局，其中控制栅极具有在控制栅极的字线侧和控制栅极的擦除栅极侧上突出的焊盘区。
图6示出了图5A和图5B的集成芯片的一些实施例的顶部布局，其中多条导线和多个通孔互连焊盘区。
图7示出了带状单元处的图5A、图5B和图6的集成芯片的一些实施例的截面图。
图8至图20示出了用于形成集成芯片的方法的一些实施例的一系列截面图，该集成芯片包括控制栅极，其中焊盘区在控制栅极的字线侧和控制栅极的擦除栅极侧上突出。
图21示出了图8至图20的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
存储器阵列可以例如包括：第一控制栅极和第二控制栅极；第一字线和第二字线；和源极/漏极区。第一和第二字线位于第一和第二控制栅极之间并且分别与第一和第二控制栅极相邻，并且源极/漏极区位于第一和第二字线之间并与第一和第二字线相邻。第一和第二控制栅极以及第一和第二字线沿着存储器阵列的各行是伸长的并跨越存储器阵列的多列。此外，第一和第二控制栅分别具有多个第一焊盘区和多个第二焊盘区。第一焊盘区从第一控制栅极的单侧突出穿过第一字线，并且第二焊盘区从第二控制栅极的单侧突出穿过第二字线。此外，第一焊盘区沿着第二焊盘区的行偏移。存储器阵列的挑战是第一和第二控制栅极之间的间距在第一和第二焊盘区处较小。进而，小间距在形成第一和第二字线时提出了挑战。
在形成第一和第二字线的同时，形成导电层，导电层衬于第一和第二控制栅极之间的间距，并且在第一和第二控制栅极之间具有凹痕。此外，形成覆盖并衬于导电层的硬掩模层。利用第一和第二字线的布局图案化硬掩模层，并且在硬掩模层就位的情况下对导电层执行蚀刻。挑战是由于第一和第二控制栅极之间的小间距，凹痕在第一和第二焊盘区具有小的宽度。结果，硬掩模层在凹痕中合并，因此具有增加的厚度。增加的厚度防止布局被精确地转移到硬掩模层并因此转移到导电层，由此减小了蚀刻的工艺窗口(例如，弹性)并且降低了批量制造产量。例如，来自蚀刻的蚀刻残余物可以限定第一和第二字线之间的泄漏路径。作为另一个例子，第一和第二字线可以从顶部到底部形成有不均匀的宽度(例如，锥形宽度)。非均匀宽度可能偏移存储器阵列中的器件的操作参数并导致器件故障。
本申请的各种实施例涉及控制栅极布局，以改善字线的蚀刻工艺窗口。在一些实施例中，集成芯片包括存储器阵列、擦除栅极、字线和控制栅极。存储器阵列包括多个行和多个列中的多个单元，并且多个行包括行。擦除栅极和字线沿着存储器阵列的行平行地伸长。控制栅极沿着行伸长，并且位于擦除栅极和字线之间并与之相邻。此外，控制栅极具有朝向擦除栅极和字线突出的焊盘区。
因为焊盘区朝向擦除栅极和字线突出，所以焊盘区的宽度在控制栅极的擦除栅极侧和控制栅极的字线侧之间扩展。因为焊盘区的宽度在擦除栅极侧和字线侧之间扩展，所以控制栅极与字线侧上的相邻控制栅极之间的间距在焊盘区处可能较大。此外，可以在形成字线和其他字线时避免硬掩模合并。因为可以避免硬掩模合并，所以可以增加批量制造产量。例如，可以减少限定相邻字线之间的泄漏路径的蚀刻残留物的可能性，并且因此可以增加字线的蚀刻工艺窗口(例如，弹性)。作为另一个例子，字线的侧壁轮廓可以是垂直的或基本垂直的。垂直或基本垂直的侧壁轮廓可以进而降低存储器阵列中的器件的操作参数的偏移的可能性并降低器件故障的可能性。
参考图1A，提供包括第一控制栅极102a和第二控制栅极102b的集成芯片的一些实施例的顶部布局100A，其中第一控制栅极102a和第二控制栅极102a分别具有第一焊盘区104a和第二焊盘区104b。第一焊盘区104a从第一控制栅极102a的擦除栅极侧朝向第一擦除栅极106a突出，并且还从第一控制栅极102a的字线侧朝向第一字线108a突出。第二焊盘区104b从第二控制栅极102b的擦除栅极侧朝向第二擦除栅极106b突出，并且还从第二控制栅极102b的字线侧朝向第二字线108b突出。
第一和第二控制栅极102a、102b、第一和第二擦除栅极106a、106b以及第一和第二字线108a、108b在第一维度(例如，X维度)上平行地伸长，并且第一和第二焊盘区104a、104b在第一维度上彼此偏移。此外，第一和第二控制栅极102a、102b、第一和第二擦除栅极106a、106b以及第一和第二字线108a、108b在横断于第一维度的第二维度(例如，Y维度)彼此间距开。第一和第二控制栅极102a、102b位于第一和第二擦除栅极106a、106b之间并分别与第一和第二擦除栅极106a、106b相邻，并且第一和第二字线108a、108b位于第一和第二控制栅极102a、102b之间并分别与第一和第二控制栅极102a、102b相邻。第一和第二控制栅极102a、102b、第一和第二擦除栅极106a、106b、第一和第二字线108a、108b或前述的任何组合可以是或包括例如掺杂的多晶硅和/或一些其他合适的导电材料。
因为第一和第二焊盘区104a、104b从擦除栅极侧和字线侧突出，所以第一和第二焊盘区104a、104b具有在擦除栅极侧和字线侧之间扩展的各个焊盘宽度Wp。注意，只有一个焊盘宽度Wp标记为Wp。因为焊盘宽度Wp在擦除栅极侧和字线侧之间扩展，所以第一和第二控制栅极102a、102b之间的间距S在第一和第二焊盘区104a、104b处较大。因为间距S大，所以在形成第一和第二字线108a、108b时防止了硬掩模合并。例如，在形成第一和第二字线108a、108b的同时，可以沉积导电层，导电层衬于第一和第二控制栅极102a、102b之间的间隔并且在第一和第二控制栅极102a、102b之间具有凹痕。此外，可以沉积硬掩模层，硬掩模层覆盖并衬于导电层。因为间距S较大，所以凹痕可以足够大，使得硬掩模层不会在凹痕中合并。此外，从第一控制栅极102a到第二控制栅极102b，硬掩模层的厚度可以是均匀的或基本均匀的。
由于防止了硬掩模合并，因此形成第一和第二字线108a、108b的蚀刻可具有大的工艺窗口(例如，高弹性)。例如，继续上述示例，可以在硬掩模层中形成字线图案，并且可以在硬掩模层就位的情况下对导电层执行蚀刻。因为防止了硬掩模合并，所以可以在硬掩模层中精确地形成字线图案并且将字线图案从硬掩模层精确地转移到导电层。结果，限定第一和第二字线108a、108b之间的泄漏路径的蚀刻残留物的可能性低，因此蚀刻的工艺窗口(例如，弹性)较大。此外，批量制造产量较高。
在一些实施例中，间距S大于约0.30、0.35或0.39微米，在约0.3-0.5微米之间，在约0.3-0.4微米之间，在约0.4-0.5微米之间，或一些其它合适的值。如果间距S太小(例如，小于约0.3微米或一些其他合适的值)，则可能发生上面讨论的硬掩模合并。如果间距太大(例如，大于约0.5微米或一些其它合适的值)，沿第一控制栅极102a的器件和沿第二控制栅极102b的器件之间的间隔将很大并且芯片面积将被浪费。
第一和第二焊盘区104a、104b朝向第一和第二字线108a、108b突出各自的第一量P1并且远离第一和第二字线108a、108b突出各自的第二量P2。注意，第一量P1中只有一个标记为P1，第二量P2中只有一个标记为P2。在一些实施例中，第一量P1是相同的和/或第二量P2是相同的。在一些实施例中，第一量P1是不同的和/或第二量P2是不同的。在一些实施例中，第一焊盘区104a的第一和第二量P1、P2是相同的和/或第二焊盘区104b的第一和第二量P1、P2是相同的。在一些实施例中，第一焊盘区104a的第一和第二量P1、P2是不同的和/或第二焊盘区104b的第一和第二量P1、P2是不同的。在一些实施例中，第一和第二焊盘区104a、104b是正方形、矩形、圆形或一些其他合适的形状。在一些实施例中，第一和第二焊盘区104a、104b具有相同的形状和/或尺寸。在一些实施例中，第一和第二焊盘区104a、104b具有不同的形状和/或尺寸。
第一和第二控制栅极102a、102b具有到第一和第二焊盘区104a、104b的侧面的各个控制栅极宽度Wcg。注意，只有一个控制栅极宽度Wcg标记为Wcg。在一些实施例中，控制栅极宽度Wcg是均匀的或基本均匀的和/或焊盘宽度Wp是均匀的或基本均匀的。在一些实施例中，控制栅极宽度Wcg相同和/或焊盘宽度Wp相同。在一些实施例中，控制栅极宽度Wcg不同和/或焊盘宽度Wp不同。在一些实施例中，第一和第二控制栅极102a、102b关于各个轴对称，该轴等分控制栅极宽度Wcg并且第一和第二控制栅极102a、102b沿该轴是伸长的。在其他实施例中，第一控制栅极102a关于相应的一个轴不对称和/或第二控制栅极102b关于相应的一个轴不对称。
第一和第二擦除栅极106a、106b具有到第一和第二焊盘区104a、104b的侧面的各个擦除栅极宽度Weg，并且第一和第二字线108a、108b具有到第一和第二焊盘区104a、104b的侧面的各个字线宽度Ww1。注意，只有一个擦除栅极宽度Weg被标记为Weg，并且还注意到只有一个字线宽度Ww1被标记为Ww1。在一些实施例中，擦除栅极宽度Weg和/或字线宽度Ww1是均匀的或基本均匀的。在一些实施例中，字线宽度Ww1是相同的和/或擦除栅极宽度Weg是相同的。在一些实施例中，字线宽度Ww1是不同的和/或擦除栅极宽度Weg是不同的。在一些实施例中，第一和第二擦除栅极106a、106b分别在第一和第二焊盘区104a、104b处凹进和/或分别与第一和第二焊盘区104a、104b共形。在一些实施例中，第一和第二字线108a、108b分别在第一和第二焊盘区104a、104b处凹进和/或分别与第一和第二字线108a、108b共形。
多个接触通孔110位于第一和第二控制栅极102a、102b以及第一和第二字线108a、108b上。注意，仅一些接触通孔110标记为110。接触通孔110是导电的并且可以例如是或包括钨或一些其他合适的导电材料。在一些实施例中，接触通孔110将第一和第二控制栅极102a、102b电耦合到单独的控制栅极带状线(未示出)和/或将第一和第二字线108a、108b电耦合到单独的字线带状线(未示出)。因此，第一控制栅极102a和/或第一字线108a可以例如对应于第一带状单元，而第二控制栅极102b和/或第二字线108b可以例如对应于第二带状单元。
控制栅极和字线带状线与第一和第二控制栅极102a、102b以及第一和第二字线108a、108b平行地伸长。此外，控制栅极带状线是或者包括具有比第一和第二控制栅极102a、102b的电阻低的电阻的材料，并且字线带状线是或者包括具有比第一和第二字线108a、108b的电阻低的电阻的材料。在一些实施例中，第一和第二控制栅极102a、102b和/或第一和第二字线108a、108b是或包括掺杂的多晶硅，而控制栅极带状线和/或字线带状线是或包括金属。然而，其他材料是合适的。通过将控制栅极带状线和字线带状线分别电耦合到第一和第二控制栅极102a、102b以及第一和第二字线108a、108b，由于较低的电阻，沿着第一和第二控制栅极102a、102b和第一和第二字线108a、108b的电压降减小。
参考图1B，提供了图1A的集成芯片的一些实施例的截面图100B。例如，截面图100B可以沿图1A中的线A截取。第一和第二控制栅极102a、102b以及第一和第二字线108a、108b由字线硬掩模层112和互连介电层114覆盖。字线硬掩模层112可以是或包括例如氧化硅和/或一些其他合适的电介质，和/或互连介电层114可以是或包括例如低k电介质和/或一些其他合适的电介质。另外，第一和第二控制栅极102a、102b以及第一和第二字线108a、108b位于衬底116和隔离结构118上面。
隔离结构118突出到衬底116的顶部以划分衬底116的器件区116d，并且源极/漏极区120a是位于第一和第二字线108a、108b之间的器件区116d中。器件区116d可以例如具有顶部布局，该顶部布局是隔离结构118的顶部布局的相反布局，由此器件区116d可以例如对应于衬底116的顶部到隔离结构118的侧面。隔离结构118可以例如是或包括氧化硅和/或一些其他合适的电介质和/或可以是或包括例如浅沟槽隔离(STI)结构或一些其他合适的隔离结构。衬底116可以是例如体硅衬底或一些其他半导体衬底。
如上所述，第一和第二控制栅极102a、102b之间的间距S在第一和第二焊盘区104a、104b处较大。注意，第二焊盘区104b未在图1B中示出，但可以在图1A中看到。因为间距S较大，所以在形成第一和第二字线108a、108b时防止字线硬掩模层112中的硬掩模合并。因为防止了硬掩模合并，所以可以在字线硬掩模层112中精确地形成字线图案。此外，可以通过蚀刻将字线图案从字线硬掩模层112精确地转移到导电层，以形成第一和第二字线108a、108b。结果，第一和第二字线108a、108b可以在源极/漏极区120a处具有基本垂直的侧壁轮廓SW。基本垂直的侧壁轮廓SW可以沿第一和第二字线108a、108b和/或在第一和第二字线108a、108b之间增加均匀性，并且可以进一步增加部分地由第一和第二字线108a、108b限定的器件的操作参数的均匀性。操作参数的增加的均匀性可降低器件故障的可能性，并因此可增加批量制造产量。
第一和第二控制栅极102a、102b也位于单独的浮动栅极122上面，并且还被单独的控制栅极硬掩模124覆盖。浮动栅极122通过单独的浮动栅极介电层126与衬底116分隔开，并且通过单独的控制栅极介电层128与第一和第二控制栅极102a、102b分隔开。注意，浮动栅极介电层126中只有一个被标记为126，并且只有一个控制栅极介电层128被标记为128。浮动栅极122可以是或包括例如掺杂的多晶硅和/或一些其他合适的导电材料。浮动栅极介电层126可以是或包括例如氧化硅和/或一些其他合适的电介质。控制栅极硬掩模124和/或控制栅极介电层128可以是或包括例如氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。
单独的控制栅极侧壁间隔件130衬于第一和第二控制栅极102a、102b。此外，单独的擦除栅极介电层132衬于第一和第二擦除栅极106a、106b(未示出，参见图1A)，以及单独的字线介电层134衬于第一和第二字线108a、108b。注意，只有一个字线介电层134被标记。擦除栅极介电层132将第一和第二擦除栅极106a、106b与浮动栅极122、控制栅极侧壁间隔件130和衬底116分开。字线介电层134将第一和第二字线108a、108b与衬底116、隔离结构118和控制栅侧壁间隔件130分开。控制栅侧壁间隔件130可以是或包括例如氧化硅、氮化硅、一些其它合适的电介质或者前述的任何组合。擦除栅极介电层132和/或字线介电层134可以是或包括例如氧化硅和/或一些其他合适的电介质。
参考图2，提供了图1A的集成芯片的一些实施例的更详细的顶部布局200，其中示出了器件区116d。器件区116d是在集成芯片的操作期间有源的衬底的区域。例如，器件区116d可以是有源的，因为器件区116d在集成芯片的操作期间经历耗尽和/或增强，和/或可以例如是有源的，因为在集成芯片的操作期间电流流过器件区116d。器件区116d由隔离结构118(参见图1B)划分，并且可以例如具有隔离结构118的布局的相反布局。因此，隔离结构118可以例如是在没有器件区116d的任何地方或基本上任何地方。
参考图3A，提供了图2的集成芯片的一些替代实施例的顶部布局300A，其中第一和第二焊盘区104a、104b是圆形的。然而，其他合适的形状是合适的。
参考图3B，提供图2的集成芯片的一些替代实施例的顶部布局300B，其中第一和第二焊盘区104a、104b突出得更远离第一和第二字线108a、108b，而不是朝向第一和第二字线108a、108b。因此，第一和第二控制栅极102a、102b关于各个轴不对称，该轴等分控制栅极宽度Wcg并且第一和第二控制栅极102a、102b沿着这些轴是伸长的。在替代实施例中，第一和第二焊盘区104a、104b可以更朝向第一和第二字线108a、108b突出，而不是远离第一和第二字线108a、108b。
参考图3C，提供图2的集成芯片的一些替代实施例的顶部布局300C，其中第一和第二控制栅极102a、102b在第一和第二焊盘区104a、104b处具有不同的布局。相比于朝向第一和第二字线108a、108b，第一焊盘区104更远离第一和第二字线108a、108b突出，而第二焊盘区104b远离第一和第二字线108a、108b突出以及朝向第一和第二字线108a、108b突出相同的量。在一些实施例中，第一焊盘区104a关于等分第一控制栅极102a的控制栅极宽度Wcg的轴不对称，而第二焊盘区104b关于等分第二控制栅极102b的控制栅极宽度Wcg的轴对称。在替代实施例中，第一和第二焊盘区104a、104b可以具有不同的形状、不同的尺寸、不同的取向或前述的任何组合。
参考图4A，提供了图1B的集成芯片的一些替代实施例的截面图400A，其中隔离结构118的顶面凹陷在浮动栅极122的顶面下方。结果，第一和第二控制栅极102a、102b在隔离结构118处凹陷。另外，在第一和第二字线108a、108b下面的隔离结构118的部分凹陷在衬底116的顶面下方。结果，第一和第二字线108a、108b在隔离结构118的这些凹陷部分处向下突出。
参考图4B，提供了图1B的集成芯片的一些替代实施例的截面图400B，其中浮动栅极122位于隔离结构118上面。
参考图5A，提供了包括存储器阵列的集成芯片的一些实施例的顶部布局500A，其中存储器阵列包括控制栅极102，控制栅极102具有在控制栅极102的字线侧和控制栅极102的擦除栅极侧上突出的焊盘区104。注意，仅有一些焊盘区104被标记为104。存储器阵列还包括与控制栅极102相邻的擦除栅极106和字线108。
控制栅极102、擦除栅极106和字线108部分地限定多个带状单元502和多个存储器单元504。注意，仅一些存储器单元504被标记为504。带状单元502和存储器单元504处于多行和多列中，并且带状单元502每个跨越两行。为清楚起见，行分别标记为Rm、Rm+1、Rm+2和Rm+3，并且列分别标记为Cx、Cx+1、Cx+2、Cy-1和Cy。行标签的下标标识相应的行号，列标签的下标标识相应的列号。m是表示存储器阵列中的行号的整数，x和y是表示存储器阵列中的列号的整数。
控制栅极102、擦除栅极106和字线108沿着行(例如，Rm至Rm+3)伸长，并且沿着列(例如，Cx至Cy)彼此间距开。此外，焊盘区104在带状单元502处沿着控制栅极102重复。在一些实施例中，行Rm和Rm+2中的焊盘区104各自作为图1A和图1B中示出和描述的第二焊盘区104b，和/或行Rm+1和Rm+3中的焊盘区各自作为图1A和图1B中示出和描述的第一焊盘区104a。在替代实施例中，行Rm和Rm+2中的焊盘区104各自作为图3A至图3C中任何一个示出和描述的第二焊盘区104b，和/或行Rm+1和Rm+3中的焊盘区各自作为图3A至图3C、图4A和图4B中任何一个示出和描述的第一焊盘区104a。在一些实施例中，列Cx和行Rm+1和Rm+2处的存储器阵列的一部分如图1A和图1B示出和描述，和/或列Cy和行Rm+1和Rm+2处的存储器阵列的一部分如图1A和图1B示出和描述。例如，图1B可以沿着线A截取。在替换实施例中，列Cx和行Rm+1和Rm+2的存储器阵列的一部分如图2、图3A至图3C、图4A和图4B中的任何一个示出和描述，和/或列Cy和行Rm+1和Rm+2处的存储器阵列的一部分如图2、图3A至图3C、图4A和图4B中的任何一个示出和描述。例如，图4A和图4B中的任何一个可以沿A线截取。
多个接触通孔110位于带状单元502处的控制栅极102和字线108上。注意，仅标记了一些接触通孔110，并且还注意，焊盘区104处的接触通孔可以也称为焊盘接触通孔110p。接触通孔110将控制栅极102和字线108分别电连接到带状线(未示出)。带状线与控制栅极102和字线108平行地伸长，并且具有比控制栅极102和字线108低的电阻。通过将带状线电耦合或“捆扎”到控制栅极102和字线108，沿着控制栅极102和字线108的电压降减小，并且提高了功率效率。
参考图5B，提供了图5A的集成芯片的一些实施例的更详细的顶部布局500B，其中进一步示出了器件区116d。注意，仅器件区116d的一些段标记为116d。器件区116d是在集成芯片的操作期间有源的衬底的区域。如上所述，器件区116d由隔离结构(未示出)划分，并且可以例如具有与隔离结构的布局相反的布局。
参考图6，提供图5A和图5B的集成芯片的一些实施例的顶部布局600，其中多条线(例如，602、604和606)和多个通孔(例如，110p、608和610)互连控制栅极102的焊盘区104。注意，仅示出了互连焊盘区104的线和通孔，但是在集成芯片中可以存在附加的线和/或通孔。线和/或通孔的电阻小于控制栅极102的电阻，并且将每个焊盘区电耦合到相应行中的每个其他焊盘区。通过这样做，减小了电阻和沿控制栅极102的电压降，从而提高了功率效率。在一些实施例中，线和/或通孔是或包括金属，而控制栅极102是或包括掺杂的多晶硅。然而，其他材料是合适的。
线和通孔通过衬底(未示出)上的高度分组，并且每个高度由不同的散列(例如，用于线)和/或形状(例如，用于通孔)表示。多条线包括多个第一级焊盘线602、多个第二级焊盘线604和多个第三级焊盘线606。注意，仅标记了一些第一级焊盘线602，仅标记一些第二级焊盘线604，并且仅标记一些第三级焊盘线606。此外，多个通孔包括多个焊盘接触通孔110p(也称为零级焊盘通孔)、多个第一级焊盘通孔608和多个第二级焊盘通孔610。注意，仅标记一些焊盘接触通孔110p，仅标记一些第一级焊盘通孔608，并且仅标记一些第二级焊盘通孔610。此外，注意图5A和图5B中的焊盘区104处的接触通孔110对应于焊盘接触通孔110p。
第一级焊盘线602和焊盘接触通孔110p对于焊盘区104是独立的，并且焊盘接触通孔110p将第一级焊盘线602电耦合到焊盘区104。第二级焊盘线604和第一级焊盘通孔608对于焊盘区104是独立的，并且第一级焊盘通孔608将第二级焊盘线604电连接到第一级焊盘线602。第三级焊盘线606对于存储器阵列的行(例如，Rm至Rm+3)是独立的并且沿着行是伸长的。此外，第三级焊盘线606也可称为控制栅极带状线(如上所述)。第二级焊盘通孔610对于焊盘区104是独立的，并且将第三级焊盘线606电耦合到第二级焊盘线604。
参考图7，提供其中一个带状单元502处的图5A、图5B和图6的集成芯片的一些实施例的截面图700。截面图700可以例如沿图5A、图5B和图6的任何一个图中的线B截取。控制栅极102、擦除栅极106和字线108位于衬底116上面，并且控制栅极102和字线108进一步位于隔离结构118上面。隔离结构118突出到衬底116的顶部以划分衬底116的器件区116d，并且源极/漏极区120在器件区116d中到隔离结构118的侧面。注意，控制栅极102、字线108和源极/漏极区120每个仅标记一次。
控制栅极102还位于单独的浮动栅极122上面并且至少部分地由单独的控制栅极硬掩模124覆盖。浮动栅极122通过单独的浮动栅极介电层126与衬底116隔开并且通过单独的控制栅极介电层128与与控制栅极102隔开。单独的控制栅极侧壁间隔件130衬于控制栅极102。注意，浮动栅极122、控制栅极硬掩模124、浮动栅极介电层126、控制栅极介电层128和控制栅极侧壁间隔件130的每个仅标记一次。
擦除栅极介电层132衬于擦除栅极106，并且单独的字线介电层134衬于字线108。注意，仅字线介电层134中的一个被标记。擦除栅极介电层132将擦除栅极106与浮动栅极122、控制栅极侧壁间隔件130和衬底116分离。字线介电层134将字线108与衬底116、隔离结构118和控制栅侧壁间隔件130分离。
控制栅极102、擦除栅极106和字线108由字线硬掩模层112和互连结构702覆盖。互连结构702包括互连介电层114，并且还包括多条线和多个通孔。多条线和多个通孔堆叠在互连介电层114中。多条线包括第一级焊盘线602、第二级焊盘线604和第三级焊盘线606。多个通孔包括焊盘接触通孔110p、第一级焊盘通孔608和第二级焊盘通孔610。
参照图8至图20，提供了用于形成集成芯片的方法的一些实施例的一系列截面图800-2000，其中集成芯片包括控制栅极，其中焊盘区在控制栅极的字线侧和控制栅极的擦除栅极侧上突出。该方法可用于从图1A、图1B、图2、图3A至图3C、图4A、图4B、图5A、图5B、图6和图7中的任何一个或组合形成集成芯片。另外，例如，截面图800-2000可以沿图1A、图2、图5A、图5B和图6中的任何一个或组合中的线A截取。
如图8的截面图800所示，隔离结构118形成在衬底116中，划分器件区116d。例如，器件区116d可以具有如图2、图3A至图3C和图5B中的任何一个或组合所示的顶部布局。隔离结构118可以例如具有顶部布局，该顶部布局是器件区116d的顶部布局的相反布局。在一些实施例中，用于形成隔离结构118的工艺包括：1)在衬底116上沉积衬垫氧化物层；2)在衬垫氧化物层上沉积衬垫氮化物层；3)利用隔离结构118的布局图案化衬垫氧化物和氮化物层；4)在衬垫氧化物和氮化物层就位的情况下对衬底116执行蚀刻以形成隔离开口；5)用介电材料填充隔离开口；6)去除衬垫氧化物和氮化物层。然而，其他工艺是可以接受的。
如图9的截面图900所示，第一介电层902和第一导电层904(也称为浮动栅极层)堆叠形成在衬底116上，在隔离结构的区段之间。用于形成第一介电层902和第一导电层904的工艺可以例如包括：1)在衬底116上沉积第一介电层902；2)在第一介电层902和隔离结构118上沉积第一导电层904；以及3)对第一导电层904执行平坦化，直到到达隔离结构118。然而，其他工艺是可以接受的。第一介电层902的沉积可以例如通过热氧化和/或一些其他合适的沉积工艺来执行。第一导电层904的沉积可以例如通过气相沉积和/或一些其他合适的沉积工艺来执行。
如图10的截面图1000所示，第二介电层1002、第二导电层1004(也称为控制栅极层)和硬掩模层1006形成堆叠在第一导电层904和隔离结构118上方。例如，第二介电层1002和硬掩模层1006可以是或包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，第二介电层1002是或包括氧化物-氮化物-氧化物(ONO)膜，和/或硬掩模层1006是或包括ONO膜。第二导电层1004可以是或包括例如掺杂的多晶硅和/或一些其他合适的导电材料。
如图11的截面图1100所示，多个控制栅极堆叠件1102由第二介电层1002(参见图10)、第二导电层1004(参见图10)和硬掩模层1006(参见图10)形成。控制栅极堆叠件1102包括单独的控制栅极介电层128、单独的控制栅极102和单独的控制栅极硬掩模124。控制栅极102分别位于控制栅极介电层128上面并且具有沿着控制栅极102的长度(当从上向下看时)间隔开的单独的焊盘区104。控制栅极硬掩模124分别位于控制栅极102上面。多个控制栅极堆叠件1102可以例如具有与图5A、图5B和图6中的任何一个中的多个控制栅极102相同的顶部布局。然而，其他顶部布局是合适的。
多个控制栅极堆叠件1102包括第一控制栅极堆叠件1102a和第二控制栅极堆叠件1102b，并且第一控制栅极堆叠件1102a和第二控制栅极堆叠件1102b分别包括第一控制栅极102a和第二控制栅极102b。第一控制栅极102a具有第一焊盘区104a，第一焊盘区104a朝向第二控制栅极102b以及远离第二控制栅极102b突出(当从顶部向下看时)。这样，第一焊盘区104a的宽度Wp在第一控制栅极102a的擦除栅极侧和第一控制栅极102a的字线侧之间扩展。此外，间距S在第一和第二控制栅极102a、102b之间并且因此在第一和第二控制栅极堆叠件1102a、1102b之间较大。如下所述，可以避免在第一和第二控制栅极堆叠件1102a、1102b之间形成字线时的硬掩模合并，因为间距S较大。第一控制栅极堆叠件1102a可以例如具有如图1A、图2和图3A至图3C中的任何一个中的第一控制栅极102a所示的顶部布局，和/或第二控制栅极堆叠件1102b可以具有如图1A、图2和图3A至图3C中的任何一个中的第二控制栅极102b所示的顶部布局。然而，其他顶级布局是可以接受的。
在一些实施例中，用于形成控制栅极堆叠件1102的工艺包括：1)用控制栅极图案图案化硬掩模层1006；2)在硬掩模层1006就位的情况下对第二介电层1002和第二导电层1004执行蚀刻以转移控制栅极图案。然而，用于形成控制栅极堆叠件1102的其他工艺是合适的。图案化可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。
如图12的截面图1200所示，控制栅极侧壁间隔件130形成在控制栅极堆叠件1102的侧壁上。控制栅极侧壁间隔件130可以例如是或包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，控制栅极侧壁间隔件130是或包括ONO膜。在一些实施例中，用于形成控制栅极侧壁间隔件130的工艺包括：1)沉积覆盖并衬于控制栅极堆叠件1102的侧壁间隔件层；以及2)对侧壁间隔件层执行回蚀刻。然而，其他工艺是可以接受的。
还通过图12的截面图1200示出，浮动栅极122和浮动栅极介电层126由第一导电层904(参见图11)和第一介电层902(参见图11)形成，分别位于控制栅极堆叠件1102下面。在一些实施例中，用于形成浮动栅极122和浮动栅极介电层126的工艺包括使用控制栅侧壁间隔件130和控制栅极硬掩模124作为掩模，对第一导电层904和第一介电层902执行蚀刻。然而，其他工艺是可以接受的。
如图13的横截面1300所示，第三介电层1302(也称为栅极介电层)形成在控制栅极侧壁间隔件130的侧壁和浮动栅极122的侧壁上。此外，第三介电层1302形成为衬于衬底116和隔离结构118至控制栅极堆叠件1102的侧面。第三介电层1302沿控制栅极堆叠件1102的侧壁限定擦除栅极介电层132，擦除栅极介电层132将与擦除栅极(尚未形成)相邻并且可以是或包括例如氧化硅和/或一些其他合适的电介质。用于形成第三介电层1302的工艺可以例如包括：1)沉积第三介电层1302的第一介电部分，覆盖并衬于控制栅极堆叠件1102；2)回蚀刻第一介电部分；以及3)在衬底116上沉积第三介电层1302的第二介电部分。然而，其它工艺是合适的。第一介电部分可以例如通过气相沉积和/或一些其他合适的沉积工艺形成，和/或第二介电部分可以例如通过热氧化和/或一些其他合适的沉积形成。
如图14的截面图1400所示，形成第三导电层1402(也称为栅极层)和第一抗反射层1404，堆叠在衬底116和控制栅极堆叠件1102上方并覆盖衬底116和控制栅极堆叠件1102。由于从控制栅极堆叠件1102到控制栅极堆叠件1102之间的空间的高度的下降，第三导电层1402形成对控制栅极堆叠件1102的侧面的凹痕。例如，第一凹痕1406(由第一抗反射层1404填充)由于从第一和第二控制栅极堆叠件1102a、1102b到第一和第二控制栅极堆叠件1102a、1102b之间的空间的高度下降而形成在第一和第二控制栅极堆叠件1102a、1102b之间。第三导电层1402可以是例如或包括掺杂的多晶硅和/或一些其他合适的导电材料。第一抗反射层1404可以例如是或包括底部抗反射涂层(BARC)材料和/或一些其他合适的抗反射材料。
如图15的截面图1500所示，第三导电层1402的顶面凹陷到控制栅极堆叠件1102的顶面下方，随后去除第一抗反射层1404。虽然未示出，但是凹陷可以由第三导电层1402形成擦除栅极。擦除栅极位于擦除栅极介电层132上并且可以例如具有与图5A和图5B中任何一个中的擦除栅极106相同的顶部布局。此外，邻接第一控制栅极堆叠件1102a的擦除栅极可以例如具有与图1A、图2和图3A至图3C中的任何一个中的第一擦除栅极106a相同的布局，和/或邻接第二控制栅极堆叠件1102b的擦除栅极可以具有与图1A、图2和图3A至图3C中的任何一个中的第二擦除栅极106b相同的布局。例如，凹陷可以通过回蚀刻和/或一些其他合适的工艺来执行。回蚀刻可以例如包括：1)蚀刻第一抗反射层1404，直到第三导电层1402未被覆盖；2)同时蚀刻第三导电层1402和第一抗反射层1404，直到第三导电层1402的顶面凹陷到控制栅极堆叠件1102的顶面下方。例如，可以通过等离子体灰化和/或一些其他合适的方法执行去除。
如图16的截面图1600所示，在控制栅极堆叠件1102和第三导电层1402上形成字线硬掩模层112。字线硬掩模层112共形于并且衬于第三导电层1402中的第一凹痕1406。由于第一和第二控制栅极堆叠件1102a、1102b之间的间距S较大，所以第一凹痕1406的宽度Wi较大。宽度Wi可以例如比字线硬掩模层112的厚度T大大约2、3、5、10或更多倍。然而，其他合适的倍数是合适的。因为第一凹痕1406的宽度Wi较大，所以字线硬掩模层112不会在第一凹痕1406处合并。也就是说，字线硬掩模层112的位于第一凹痕1406的相对侧壁上的部分不合并或接触。在一些实施例中，字线硬掩模层112包括第一字线硬掩模层112a和第二字线硬掩模层112b。第一字线硬掩模层112a可以是或包括例如氧化硅和/或一些其他合适的电介质。第二字线硬掩模层112b可以是或包括例如氮化硅和/或一些其他合适的电介质。字线硬掩模层112可以例如通过共形沉积、气相沉积、一些其他合适的沉积工艺或前述的任何组合来形成。
还通过图16的截面图1600示出，形成覆盖字线硬掩模层112的第二抗反射层1602。第二抗反射层1602可以例如是或包括BARC材料和/或一些其他合适的抗反射材料。
如图17的截面图1700所示，用字线图案图案化第二抗反射层1602和字线硬掩模层112。在一些实施例中，图案化包括：1)在第二抗反射层1602中形成字线图案；以及2)在第二抗反射层1602就位的情况下对字线硬掩模层112执行蚀刻。然而，其他工艺是可以接受的。字线图案可以例如通过光刻/蚀刻工艺或一些其他合适的工艺形成在第二抗反射层1602中。
因为字线硬掩模层112没有在第一和第二控制栅极堆叠件1102a、1102b之间合并，所以字线硬掩模层112的厚度T在从第一控制栅极堆叠件1102a到第二控制栅极堆叠件1102b是均匀或基本均匀的。因为字线硬掩模层112的厚度T是均匀的或基本均匀的，所以在字线硬掩模层112上图案化是均匀的，并且在字线硬掩模层112中精确地形成字线布局。例如，可以以高均匀性执行蚀刻，以将字线图案从第二抗反射层1602精确地转移到字线硬掩模层112。
如图18的截面图1800所示，去除第二抗反射层1602。例如，可以通过等离子体灰化或一些其他合适的去除工艺来执行去除。
还通过图18的截面图1800示出，对第三导电层1402(参见图17)和第三介电层1302(参见图17)执行蚀刻。蚀刻将字线图案从字线硬掩模层112转移到第三导电层1402和第三介电层1302，从而形成多个字线108和多个字线介电层134。沿着控制栅极堆叠件1102的侧壁形成字线108，并且字线介电层134衬于字线108。多个字线108可以例如具有与图5A和图5B中任何一个中的的多个字线108相同的顶部布局。然而，其他顶级布局是可以接受的。在一些实施例中，蚀刻还去除和/或以其他方式侵蚀第二字线硬掩模层112b(参见图17)。
多个字线108包括在第一控制栅极堆叠件1102a和第二控制栅极堆叠件1102b之间并且分别与第一控制栅极堆叠件1102a和第二控制栅极堆叠件1102b相邻的第一字线108a和第二字线108b。例如，第一字线108a可以具有如图1A、图2和图3A至图3C中的任何一个中的第一字线108a所示的顶部布局，和/或第二字线108b可以具有如图1A、图2和图3A至图3C中的任何一个中的第二字线108b所示的顶部布局。然而，其他顶级布局是可以接受的。
因为字线硬掩模层112精确地描述了字线图案，所以通过蚀刻将字线图案精确地转移到第三导电层1402。结果，限定第一和第二字线108a、108b之间的泄漏路径的蚀刻残余物的可能性低。因此，蚀刻的工艺窗口(例如，弹性)较大并且批量制造产量高。另外，第一和第二字线108a、108b可以具有基本垂直的侧壁轮廓SW。基本垂直的侧壁轮廓SW可以增加沿第一和第二字线108a、108b和/或在第一和第二字线108a、108b之间的均匀性，并且可以增加部分地由第一和第二字线108a、108b限定的器件的操作参数的均匀性。增加的均匀性可以降低器件故障的可能性，并因此可以增加批量制造产量。
如图19的截面图1900所示，控制栅极硬掩模124在控制栅极102的焊盘区(例如，104a)处被图案化，以形成暴露控制栅极102的接触开口1902。图案化可以例如通过光刻/蚀刻工艺和/或一些其他合适的图案化工艺来执行。
还通过图19的截面图1900示出，源极/漏极区120形成在衬底116中，与字线108相邻。例如，第一源极/漏极区120a可以形成在衬底116中，位于第一和第二字线108a、108b之间并与之相邻。例如，可以通过离子注入和/或一些其他合适的掺杂工艺来执行该形成。
如图20的截面图2000所示，形成互连结构702，互连结构702覆盖字线108和控制栅极堆叠件1102。互连结构702包括互连介电层114，并且还包括多条线和多个通孔。多条线包括第一级焊盘线602、第二级焊盘线604和第三级焊盘线606。多个通孔包括焊盘接触通孔110p、第一级焊盘通孔608以及第二级焊盘通孔610。第一级焊盘线602、第二级焊盘线604和第三级焊盘线606可以例如具有如图6所示的顶部布局。然而，其他顶部布局是适合的。
在一些实施例中，用于形成互连结构702的工艺包括：1)通过单镶嵌工艺形成焊盘接触通孔110p；2)通过单镶嵌工艺形成第一级焊盘线602；3)通过双镶嵌工艺形成第一级焊盘通孔608和第二级焊盘线604；4)通过双镶嵌工艺形成第二级焊盘通孔610和第三级焊盘线606。然而，其他工艺是可以接受的。在一些实施例中，单镶嵌工艺包括：1)沉积介电层；2)利用用于单层级导电部件(例如，通孔层级或线层级)的开口图案化介电层；3)用导电材料填充开口以形成单层级导电部件。在一些实施例中，双镶嵌工艺包括：1)沉积介电层；2)利用用于具有两级导电部件(例如，通孔层级和线层级)的开口图案化介电层；3)用导电材料填充开口以形成两层级导电部件。在单镶嵌和双镶嵌工艺中，介电层对应于互连介电层114的一部分。
虽然参考方法描述了图8至图20，但是可以理解，图8至图20中所示的结构可以在图8中示出。图8至图20所示的方法不限于该方法，而是可以独立于该方法。此外，尽管图将图8至图20描述为一系列动作，应当理解，这些动作不是限制性的，因为在其他实施例中动作的顺序可以改变，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分地省略所示出和/或描述的一些动作。
参考图21，示出了图8至图20的方法的一些实施例的框图2100。
在2102处，形成延伸到衬底中的隔离结构，其中隔离结构划分衬底的器件区。参见例如图8。
在2104处，在衬底上形成浮动栅极层。例如，参见图9。
在2106处，在浮动栅极层上形成第一控制栅极堆叠件和第二控制栅极堆叠件，其中第一控制栅极堆叠件具有焊盘区。焊盘区在第一控制栅极堆叠件的字线侧上朝向第二控制栅极堆叠件突出，并且还在第一控制栅极堆叠件的擦除栅极侧上远离第二控制栅极堆叠件突出。参见例如图10和图11。因为焊盘区在第一控制栅极堆叠件的字线侧和擦除栅极侧上突出，所以焊盘区的宽度在这两个侧之间扩展，并且第一和第二控制栅极堆叠件之间的间距在焊盘区处较大。如上所述，这防止了在形成字线时硬掩模合并。
在2108处，图案化浮动栅极层以在第一和第二控制栅极堆叠件下面形成浮动栅极。参见例如图12。
在2110处，形成栅极介电层，栅极介电层衬于第一和第二控制栅极堆叠件以及第一和第二控制栅极堆叠件之间的衬底。参见例如图13。
在2112处，形成栅极层和抗反射层，栅极层和抗反射层覆盖第一和第二控制栅极堆叠件和栅极介电层。参见例如图14。由于从第一和第二控制栅极堆叠件到第一和第二控制栅极堆叠件之间的空间的形貌变化，栅极层具有位于栅极层之间的凹痕。
在2114处，栅极层和抗反射层凹陷，直到栅极层的顶面在第一和第二控制栅极堆叠件的顶面下方。参见例如图15。此外，凹陷后凹痕仍然存在。
在2116处，在第一和第二控制栅极堆叠件和栅极层上形成字线硬掩模层，其中字线硬掩模层具有字线图案。参见例如图16和图17。形成包括沉积字线硬掩模层以及用字线图案图案化字线硬掩模层。因为第一和第二控制栅堆叠件之间的间距在焊盘区处较大，所以凹痕的宽度在焊盘区处较大。因为凹痕的宽度较大，所以字线硬掩模层衬于凹痕而不在凹痕中合并。此外，字线硬掩模层的厚度从第一控制栅极堆叠件到第二控制栅极堆叠件是均匀的或基本均匀的。因此，可以在字线硬掩模层上均匀地执行图案化，并且可以在字线硬掩模层中精确地形成字线图案。
在2118处，在字线硬掩模层就位的情况下，对栅极层执行蚀刻，以在第一控制栅极堆叠件和第二控制栅极堆叠件之间形成第一字线和第二字线，第一字线和第二字线分别与第一控制栅极堆叠件和第二控制栅极堆叠件相邻。例如，参见图18。因为字线硬掩模层具有均匀或基本均匀的厚度，所以它在蚀刻期间为栅极层的掩模部分提供均匀的保护。由于在蚀刻期间的均匀保护，并且因为字线硬掩模层精确地描述了字线图案，所以蚀刻精确地将字线图案转移到栅极层。因此，限定第一和第二字线之间的泄漏路径的蚀刻残留物的风险低，并且第一和第二字线的侧壁轮廓是垂直的或基本垂直的。泄漏路径的低可能性扩大了蚀刻的工艺窗口(例如，增加弹性)并增加了批量制造产量。垂直或基本垂直的侧壁轮廓增加了部分由第一和第二字线限定的器件的操作参数的均匀性，因此进一步提高了批量制造产量。
在2120处，在第一和第二字线之间的衬底中形成源极/漏极区。参见例如图19。
在2122处，在第一和第二控制栅极堆叠件以及第一和第二字线上方形成互连结构。例如参见图20。
虽然图21的框图2100在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本申请提供了一种集成芯片，包括：存储器阵列，包括多个行和多个列中的多个单元，其中所述多个行包括第一行；擦除栅极和第一字线，沿存储器阵列的第一行是伸长的；以及第一控制栅极，沿着第一行是伸长的，其中第一控制栅极位于擦除栅极和第一字线之间并且与擦除栅极和第一字线相邻，并且其中，第一控制栅极具有朝向擦除栅极和第一字线突出的第一焊盘区。在一些实施例中，擦除栅极和第一字线与第一焊盘区共形。在一些实施例中，第一焊盘区朝向擦除栅极和第一字线突出相同的量。在一些实施例中，集成芯片还包括：接触通孔，位于第一焊盘区上面并且接触第一焊盘区。在一些实施例中，第一控制栅极具有朝向擦除栅极和第一字线突出的第二焊盘区。在一些实施例中，第一控制栅极的宽度从第一焊盘区到第二焊盘区基本均匀。在一些实施例中，集成芯片还包括：金属线，在第一控制栅极上方升高并且与第一行平行伸长，其中金属线部分地限定从第一焊盘区到第二焊盘区的导电路径。在一些实施例中，所述多个行包括第二行，并且所述集成芯片还包括：第二字线，沿着所述阵列的第二行是伸长的；以及第二控制栅极，沿第二行是伸长的，其中第二控制栅极位于擦除栅极和第二字线之间并且与擦除栅极和第二字线相邻，其中第二控制栅极具有朝向擦除栅极和第二字线突出的第二焊盘区，并且其中，第一焊盘区和第二焊盘区分别位于擦除栅极的相对侧上并且对角线相对。
在一些实施例中，本申请提供了另一集成芯片，包括：第一控制栅极和第二控制栅极，其中第一控制栅极和第二控制栅极平行地伸长并且分别具有第一焊盘区和第二焊盘区，其中，第一控制栅极具有从第一焊盘区到第二焊盘区的第一宽度，并且其中第一控制栅极在第一焊盘区处具有大于第一宽度的第二宽度；以及擦除栅极，与第一控制栅极平行地伸长并且与第一控制栅极相邻，其中擦除栅极具有在第一焊盘区处凹进并与第一焊盘区共形的控制栅极侧。在一些实施例中，擦除栅极位于第一控制栅极和第二控制栅极之间并且与第一控制栅极和第二控制栅极相邻，其中擦除栅极环绕第二焊盘区的边缘。在一些实施例中，第二控制栅极具有从第二焊盘区到第一焊盘区的第一宽度，并且其中第二控制栅极在第二焊盘区处具有第二宽度。在一些实施例中，集成芯片还包括第一字线和第二字线，其中第一字线和第二字线位于第一控制栅极和第二控制栅极之间，并且其中，第一字线和第二字线分别环绕第一焊盘区和第二焊盘区的部分。在一些实施例中，集成芯片还包括：源极/漏极区，位于第一字线和第二字线之间并且与第一字线和第二字线相邻。在一些实施例中，第一焊盘区处的第一控制栅极和第二控制栅极之间的距离大于约0.39微米。在一些实施例中，集成芯片还包括：隔离结构，部分地位于第一焊盘区和第二焊盘区下面。
在一些实施例中，本申请提供了一种用于形成集成芯片的方法，该方法包括：在衬底上形成第一控制栅极堆叠件和第二控制栅极堆叠件，其中第一控制栅极堆叠件具有朝向第二控制栅极堆叠件突出的第一突起，并且还具有在与第一突起齐平的位置处远离第二控制栅极堆叠件突出的第二突起；在第一控制栅极堆叠件和第二控制栅极堆叠件上沉积栅极层；以及图案化所述栅极层以形成第一擦除栅极和第一字线，其中所述第一擦除栅极和所述第一字线分别位于所述第一控制栅极堆叠件的相对侧上，并且其中所述第一字线和所述第一擦除栅极分别与第一突起和第二突起共形。在一些实施例中，图案化包括：回蚀刻栅极层，直到栅极层的顶面分别位于第一控制栅极堆叠件和第二控制栅极堆叠件的顶面之下；在第一控制栅极堆叠件和第二控制栅极堆叠件和栅极层上沉积硬掩模层，其中硬掩模层的厚度从第一控制栅极堆叠件到第二控制栅极堆叠件基本均匀；用字线图案图案化硬掩模层；以及在硬掩模层就位的情况下对栅极层执行蚀刻。在一些实施例中，该方法还包括将掺杂剂注入到衬底中以形成与第一字线相邻的源极/漏极区。在一些实施例中，图案化形成第一字线，其中字线侧壁面向第二控制栅极堆叠件，其中字线侧壁基本上是垂直的。在一些实施例中，第一控制栅极堆叠件和第二控制栅极的形成包括：在衬底上沉积控制栅极层；以及对控制栅极层执行蚀刻以将控制栅极图案转移到控制栅极层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片，包括：
存储器阵列，包括多个行和多个列中的多个单元，其中，所述多个行包括第一行；
擦除栅极和第一字线，沿着所述存储器阵列的所述第一行是伸长的；以及
第一控制栅极，沿着所述第一行是伸长的，其中，所述第一控制栅极位于所述擦除栅极和所述第一字线之间并且与所述擦除栅极和所述第一字线相邻，并且其中，所述第一控制栅极具有朝向所述擦除栅极和所述第一字线突出的第一焊盘区。
2.根据权利要求1所述的集成芯片，其中，所述擦除栅极和所述第一字线与所述第一焊盘区共形。
3.根据权利要求1所述的集成芯片，其中，所述第一焊盘区朝向所述擦除栅极和所述第一字线突出相同的量。
4.根据权利要求1所述的集成芯片，还包括：
接触通孔，位于所述第一焊盘区上面并且接触所述第一焊盘区。
5.根据权利要求1所述的集成芯片，其中，所述第一控制栅极具有朝向所述擦除栅极和所述第一字线突出的第二焊盘区。
6.根据权利要求5所述的集成芯片，其中，所述第一控制栅极的宽度从所述第一焊盘区到所述第二焊盘区是均匀的。
7.根据权利要求5所述的集成芯片，还包括：
金属线，在所述第一控制栅极上方升高并且与所述第一行平行伸长，其中，所述金属线部分地限定从所述第一焊盘区到所述第二焊盘区的导电路径。
8.根据权利要求1所述的集成芯片，其中，所述多个行包括第二行，并且所述集成芯片还包括：
第二字线，沿着所述存储器阵列的所述第二行是伸长的；以及
第二控制栅极，沿着所述第二行是伸长的，其中，所述第二控制栅极位于所述擦除栅极和所述第二字线之间并且与所述擦除栅极和所述第二字线相邻，其中，所述第二控制栅极具有朝向所述擦除栅极和所述第二字线突出的第二焊盘区，并且其中，所述第一焊盘区和所述第二焊盘区分别位于所述擦除栅极的相对侧上并且对角线相对。
9.一种集成芯片，包括：
第一控制栅极和第二控制栅极，其中，所述第一控制栅极和所述第二控制栅极平行地伸长并且分别具有第一焊盘区和第二焊盘区，其中，所述第一控制栅极具有从所述第一焊盘区到与所述第二焊盘区齐平的第一宽度，并且其中，所述第一控制栅极在所述第一焊盘区处具有大于所述第一宽度的第二宽度；以及
擦除栅极，与所述第一控制栅极平行地伸长并且与所述第一控制栅极相邻，其中，所述擦除栅极具有在第一焊盘区处凹进并且与所述第一焊盘区共形的控制栅极侧。
10.一种用于形成集成芯片的方法，所述方法包括：
在衬底上形成第一控制栅极堆叠件和第二控制栅极堆叠件，其中，所述第一控制栅极堆叠件具有朝向所述第二控制栅极堆叠件突出的第一突起，并且还具有在与所述第一突起齐平的位置处远离所述第二控制栅极堆叠件突出的第二突起；
在所述第一控制栅极堆叠件和所述第二控制栅极堆叠件上沉积栅极层；以及
图案化所述栅极层以形成第一擦除栅极和第一字线，其中，所述第一擦除栅极和所述第一字线分别位于所述第一控制栅极堆叠件的相对侧上，并且其中，所述第一字线和所述第一擦除栅极分别与所述第一突起和所述第二突起共形。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013255A (zh) * 2021-03-24 2021-06-22 上海华虹宏力半导体制造有限公司 分栅存储器及其制造方法
CN113451319A (zh) * 2021-06-28 2021-09-28 长江存储科技有限责任公司 一种半导体器件的制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861553B2 (en) * 2018-09-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device-region layout for embedded flash
DE102019112410A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Bauelementbereich-Layout für eingebetteten Flash-Speicher
US11527543B2 (en) * 2020-06-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Polysilicon removal in word line contact region of memory devices
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
CN113611745B (zh) * 2021-07-30 2024-05-14 上海华虹宏力半导体制造有限公司 半导体器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012137A1 (en) * 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
CN1716612A (zh) * 2004-06-29 2006-01-04 三星电子株式会社 具有耦合带区的非易失性半导体存储器及其制造方法
US20070047309A1 (en) * 2005-08-30 2007-03-01 Halo Lsi Inc. Twin MONOS array for high speed application
CN104335334A (zh) * 2011-11-17 2015-02-04 硅存储技术公司 具有改进跨接的耦合栅的分栅型非易失性浮栅存储单元阵列

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180368B1 (en) * 1988-03-23 2001-01-30 University Of Melbourne Ryegrass pollen allergen
US6541324B1 (en) * 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
JP4758625B2 (ja) * 2004-08-09 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
JP4773073B2 (ja) * 2004-08-11 2011-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090098721A1 (en) * 2007-10-16 2009-04-16 Michael-Y Liu Method of fabricating a flash memory
US20110085348A1 (en) * 2009-10-13 2011-04-14 Dobson Paul J LED light source for fiber optic cable
JP5613506B2 (ja) * 2009-10-28 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置
DE102011017332A1 (de) * 2011-04-16 2012-10-18 Volkswagen Aktiengesellschaft Verfahren zur Datenkommunikation in einem Fahrzeug und Datenkommunikationsvorrichtung
US9269766B2 (en) * 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US9111796B2 (en) * 2014-01-20 2015-08-18 United Microelectronics Corp. Semiconductor structure and layout structure for memory devices
US9735245B2 (en) 2014-08-25 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9397228B2 (en) * 2014-12-04 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9716097B2 (en) 2015-01-14 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques to avoid or limit implant punch through in split gate flash memory devices
US9653302B2 (en) * 2015-07-31 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with multiple spacer and method for manufacturing the same
US10103156B2 (en) * 2017-02-16 2018-10-16 Globalfoundries Singapore Pte. Ltd. Strap layout for non-volatile memory device
US10879251B2 (en) * 2017-04-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012137A1 (en) * 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
CN1716612A (zh) * 2004-06-29 2006-01-04 三星电子株式会社 具有耦合带区的非易失性半导体存储器及其制造方法
US20070047309A1 (en) * 2005-08-30 2007-03-01 Halo Lsi Inc. Twin MONOS array for high speed application
CN104335334A (zh) * 2011-11-17 2015-02-04 硅存储技术公司 具有改进跨接的耦合栅的分栅型非易失性浮栅存储单元阵列

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013255A (zh) * 2021-03-24 2021-06-22 上海华虹宏力半导体制造有限公司 分栅存储器及其制造方法
CN113013255B (zh) * 2021-03-24 2024-05-03 上海华虹宏力半导体制造有限公司 分栅存储器及其制造方法
CN113451319A (zh) * 2021-06-28 2021-09-28 长江存储科技有限责任公司 一种半导体器件的制造方法

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