TWI835625B - 記憶體元件及其製造方法 - Google Patents

Abstract

本揭露實施例提供一種記憶體元件及其製造方法。記憶體元件包括：定義於半導體基底中的多個主動區；多個字元線結構，形成於半導體基底上且交錯於多個主動區，其中各字元線結構包括浮置閘極以及堆疊於浮置閘極之上的控制閘極；多個第一保護層，分別覆蓋一字元線結構的控制閘極的上部，其中各字元線結構的控制閘極的底端低於各第一保護層的底端；以及第二保護層，覆蓋多個第一保護層，且包覆多個字元線結構。

Description

記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。

快閃記憶體屬於非揮發性記憶體，且可容許多次寫入、讀取與抹除資料。特別來說，反及（NAND）型快閃記憶體具有高儲存密度的優點，而被廣泛地應用於各種大容量的記憶體產品中。隨著NAND型快閃記憶體的發展，個別字元線結構的線寬縮短，且相鄰字元線結構之間的間隙縮小。此可能導致個別字元線結構的形貌難以控制，且造成相鄰字元線結構相互造成的電阻-電容延遲（resistance-capacitance delay，RC delay）產生變化。

本揭露的一態樣提供一種記憶體元件，包括：定義於半導體基底中的多個主動區；多個字元線結構，形成於所述半導體基底上，且交錯於所述多個主動區，其中各字元線結構包括浮置閘極以及堆疊於所述浮置閘極之上的控制閘極；多個第一保護層，分別覆蓋所述多個字元線結構中的一者的所述控制閘極的上部，其中各字元線結構的所述控制閘極的底端低於各第一保護層的底端；以及第二保護層，覆蓋所述多個第一保護層，且包覆所述多個字元線結構。

本揭露的另一態樣提供一種記憶體元件的製造方法，包括：在半導體基底上依序堆疊介電材料層、閘極材料層、介電材料層與閘極材料層；以第一蝕刻製程將所述閘極材料層的上部圖案化為多個上部控制閘極；形成覆蓋所述多個上部控制閘極以及所述閘極材料層的下部的保護材料層；以第二蝕刻製程形成位於所述多個上部控制閘極之間且穿過所述保護材料層、所述閘極材料層的所述下部、所述介電材料層、所述閘極材料層與所述介電材料層的溝渠，其中所述保護材料層圖案化為多個第一保護層，所述閘極材料層的所述下部圖案化為多個下部控制閘極，所述介電材料層圖案化為多個閘間介電層，所述閘極材料層圖案化為多個浮置閘極，且所述介電材料層圖案化為多個穿隧介電層；以及形成覆蓋所述多個第一保護層且沿著所述多個下部控制閘極、所述多個閘間介電層、所述多個浮置閘極與所述多個穿隧介電層的側壁延伸的第二保護層。

圖1A是依照本揭露一些實施例的記憶體元件10的一部分的平面示意圖。記憶體元件10為反及型（NAND）快閃記憶體。如圖1A所示，記憶體元件10包括陣列排列的多個電晶體100。各電晶體100定義於一主動區102與一字元線結構104的交錯處。字元線結構104提供電晶體100的控制閘極與浮置閘極。此外，主動區102的位於字元線結構104兩側的部分提供電晶體100的源極與汲極，且主動區102的交疊於字元線結構104的部分作為電晶體100的通道。

多個主動區102與多個字元線結構104交錯配置。同一行的電晶體100沿同一主動區102排列，而由多個字元線結構104控制。另一方面，同一列的電晶體100共用同一字元線結構104，但由不同的主動區102提供源極、汲極與通道。如此一來，多個電晶體100以成串的方式排列。同一串的電晶體100沿行方向排列，且彼此串聯連接。此外，沿列方向延伸的多個字元線結構104可被多串電晶體100所共用。在一實施例中，行方向為方向Y，而列方向為方向X。

各主動區102為半導體基底一表層部分，且相鄰主動區102藉由形成於半導體基底中的溝渠隔離結構106而彼此側向間隔開。此外，各主動區102可經摻雜為N型或P型。另一方面，多個字元線結構104延伸於半導體基底上。將參照圖1B而更詳細地描述，各字元線結構104包括一堆疊結構與包覆在此堆疊結構表面的保護層。儘管未繪示於圖1A中，相鄰字元線結構104之間的間隙可填入有介電材料。然而，此介電材料並不會填滿上述空隙，使得多個空氣間隙108沿列方向（方向X）而分別延伸於相鄰字元線結構104之間。密封於介電材料中的空氣間隙108近似於真空狀態，而具有極低的介電常數。如此一來，可降低相鄰字元線結構104互相造成的電阻-電容延遲。

圖1B是沿著圖1A中的一主動區102的剖視示意圖。如圖1B所示，各主動區102交錯於上方的多個字元線結構104。各字元線結構104包括浮置閘極110、與堆疊於浮置閘極110上的控制閘極112，且包括延伸於浮置閘極110與主動區102之間的穿隧介電層114以及延伸於浮置閘極110與控制閘極112之間的閘間介電層116。

在一實施例中，控制閘極112包括導體層112a以及導體層112b。導體層112a可由一導體材料構成，而導體層112b可由另一導體材料構成。舉例而言，導體層112a與浮置閘極110可由多晶矽構成，而導體層112b可為金屬層（例如是鎢層）。此外，在一實施例中，導體層112b的寬度由下往上遞減，使得導體層112b頂部的寬度W1小於導體層112b底部的寬度W2。另一方面，導體層112a的寬度則未明顯地由下往上遞減（相較於導體層112b），且略大於導體層112b底部的寬度W2。在此實施例中，導體層112a的側壁可實質上共面於下方的閘間介電層116、浮置閘極110與穿隧介電層114的側壁，而導體層112b的側壁則自導體層112a的側壁而往上逐漸向內傾斜。

各字元線結構104更可包括覆蓋控制閘極112的頂蓋層118。在控制閘極112包括導體層112a與導體層112b的實施例中，頂蓋層118可接觸於導體層112b。此外，頂蓋層118底部的寬度可實質上等於導體層112b頂部的寬度W1。在導體層112b的寬度由下而上遞減的實施例中，如圖1B所示，頂蓋層118的寬度並未明顯地由下往上遞減（相較於導體層112b），且頂蓋層118的側壁未與導體層112b的側壁共面。作為替代地，頂蓋層118的寬度也可由下而上遞減，以使得頂蓋層118的側壁與導體層112b的側壁實質上共面。另外，儘管頂蓋層118被繪示為具有直角的頂角，但頂蓋層118的頂角也可能為圓角或斜角。

各字元線結構104的包括頂蓋層118、控制閘極112、閘間介電層116、浮置閘極110與穿隧介電層114的堆疊結構被至少兩層保護層覆蓋。控制閘極112具有上部（或稱上部控制閘極）與下部（或稱下部控制閘極）。保護層120共形地覆蓋控制閘極112的上部與頂蓋層118的表面，且控制閘極112的底端低於保護層120的底端。在控制閘極112包括導體層112a與導體層112b的實施例中，保護層120覆蓋導體層112b的側壁以及頂蓋層118的側壁與頂面，而並未覆蓋導體層112a的側壁。此外，保護層120的底端從上方而接觸導體層112a，且導體層112a的側壁往上連續地連接保護層120的側壁。作為結果，導體層112a的寬度約等於導體層112b底部的寬度W2與兩倍的保護層120厚度的總和。

保護層122覆蓋保護層120，且完整地包覆包括頂蓋層118、控制閘極112、閘間介電層116、浮置閘極110與穿隧介電層114的堆疊結構。換言之，保護層122沿保護層120的表面延伸，且可經由保護層120而接觸於頂蓋層118與控制閘極112的上部。另外，保護層122可直接接觸於控制閘極112的下部、閘間介電層116、浮置閘極110與穿隧介電層114的側壁。在控制閘極112包括導體層112a與導體層112b的實施例中，保護層122透過保護層120而接觸導體層112b，且可直接接觸於導體層112a。

保護層120與保護層122分別由絕緣材料構成。在一實施例中，保護層120與保護層122由相同的絕緣材料構成。在替代實施例中，保護層120與保護層122由不同的絕緣材料構成。作為實例，用於形成保護層120與保護層122的絕緣材料可分別包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、或其組合。

多個保護層120用以分別覆蓋多個字元線結構104的頂部，且彼此側向分離。另一方面，單一保護層122可全面地形成於半導體基底上，而覆蓋所有的字元線結構104，且延伸於相鄰字元線結構104之間。如圖1B所示，保護層122沿主動區102的位於相鄰字元線結構104之間的部分的表面延伸。

介電材料124填入於相鄰字元線結構104之間，且覆蓋各字元線結構104的頂面。藉由製程控制，介電材料124並不會填滿相鄰字元線結構104之間的間隙。如此一來，空氣間隙108密封於介電材料124的位於相鄰字元線結構104之間的部分中。在控制閘極112的導體層112b由下而上漸縮的實施例中，空氣間隙108可包括分離的上部空氣間隙108a與下部空氣間隙108b。上部空氣間隙108a的頂端可在相鄰的頂蓋層118之間，且上部空氣間隙108a的底端位於相鄰導體層112b之間。此外，上部空氣間隙108a可約在導體層112b的頂面的高度處具有最大寬度，且自最大寬度處往上且往下漸縮。另一方面，下部空氣間隙108b的頂端可位於相鄰導體層112a之間，且下部空氣間隙108b的底端可位於相鄰浮置閘極110之間。在一實施例中，下部空氣間隙108b除頂部朝向頂端漸縮之外，可大致上等寬。然而，上部空氣間隙108a與下部空氣間隙108b的形貌可因製程參數而異，本揭露並不以此為限。藉由在相鄰字元線結構104之間形成空氣間隙，可降低相鄰字元線結構104相互造成的電阻-電容延遲。

儘管未繪示出，記憶體元件10更可包括其他構件。舉例而言，每一主動區102的兩端可分別設置有選擇電晶體，而用以控制各主動區102兩端的電壓差。如此一來，一串的電晶體100可串聯連接於一對選擇電晶體之間。此外，介電材料124之上可形成有更多的導電特徵與絕緣層。此些導電特徵可提供記憶體元件10的繞線。

圖2是依照本揭露一些實施例的用於製造記憶體元件10的方法的流程圖。圖3A至圖3F是在圖2所示的製造流程期間的各階段的中間結構的沿一主動區102的剖視示意圖。

請參照圖2與圖3A，在步驟S200處，於半導體基底上依序形成覆蓋各主動區102的介電材料層300、閘極材料層302、介電材料層304、閘極材料層306與頂蓋材料層308。在控制閘極112包括導體層112a與導體層112b的實施例中，閘極材料層306可包括導體材料層306a與導體材料層306b。

請參照圖2與圖3B，在步驟S202處，將頂蓋材料層308圖案化為多個頂蓋層118。在後續步驟中，將以各頂蓋層118作為遮罩而蝕刻閘極材料層306、介電材料層304、閘極材料層302與介電材料層300，以定義出多條字元線結構104。換言之，頂蓋層118的位置及尺寸定義出字元線結構104的位置與尺寸。

請參照圖2與圖3C，在步驟S204處，以頂蓋層118作為遮罩而圖案化閘極材料層306的上部，以形成控制閘極112的上部。在閘極材料層306包括導體材料層306a與導體材料層306b的實施例中，導體材料層306b此時被圖案化為作為控制閘極112的上部的導體層112b。另一方面，此時導體材料層306a則並未被圖案化。作為實例，可使用非等向性蝕刻製程（在本文中亦稱第一蝕刻製程）來實現導體材料層306b的圖案化。在第一蝕刻製程期間，導體材料層306b的未交疊於頂蓋層118的部分被移除，而導體材料層306b的被頂蓋層118遮蔽的部分保留下來，以形成導體層112b。此外，第一蝕刻製程可停止於暴露出導體材料層306a時，以避免在當前的步驟圖案化導體材料層306a。在一實施例中，控制蝕刻參數以使導體層112b的寬度由上而下逐漸增加，且具有傾斜的側壁。

請參照圖2與圖3D，在步驟S206處，在目前的結構上形成保護材料層310。保護材料層310共形地覆蓋閘極材料層306的保留部分以及位於其上方的突出結構。在一實施例中，閘極材料層306的保留部分包括導體材料層306a，且所述突出結構包括頂蓋層118以及導體層112b。在此些實施例中，保護材料層310沿著導體材料層306a的位於相鄰導體層112b之間的部分的表面延伸，且共形地覆蓋各導體層112b與其上的頂蓋層118的表面。

請參照圖2與圖3E，在步驟S208處，形成穿過保護材料層310、閘極材料層306的保留部分、介電材料層304、閘極材料層302與介電材料層300的溝渠TR。如此一來，完成字元線結構104的圖案化。具體而言，閘極材料層306的未經圖案化的下部此時被圖案化為控制閘極112的下部；介電材料層304被圖案化為閘間介電層116；閘極材料層302被圖案化為浮置閘極110；且介電材料層300被圖案化為穿隧介電層114。此外，保護材料層310的保留部分形成保護層120。

作為實例，可使用另一非等向性蝕刻製程（在本文中亦稱為第二蝕刻製程）來形成溝渠TR並完成字元線結構104的圖案化。在第二蝕刻製程期間，保護材料層310的沿著閘極材料層306的下部的表面延伸的部分被移除，使得保護材料層310的保留部分形成包覆控制閘極112的上部（例如是導體層112b）與頂蓋層118的保護層120。接下來，閘極材料層306的下部（例如是導體材料層306a）、介電材料層304、閘極材料層302與介電材料層300的未交疊於保護層120的部分被移除，而形成溝渠TR並完成字元線結構104的圖案化。在此期間，控制閘極112的上部（例如是導體層112b）與頂蓋層118受到保護層120的包覆，而得以保持原有的形貌。因此，能夠更有效地控制控制閘極112的形貌與電阻率，且能更精準地掌握控制閘極112之間的間隙寬度。

請參照圖2與圖3F，在步驟S210處，於目前的結構上形成保護層122。保護層122共形地覆蓋目前的結構。如此一來，保護層120被保護層122覆蓋。此外，溝渠TR的側壁與底面被保護層122襯覆。此時，字元線結構104完整地被保護層122包覆，且保護層122還沿著主動區102的位於相鄰字元線結構104之間的部分的表面延伸。

請參照圖2與圖1B，在步驟S212處，以介電材料124填入於相鄰字元線結構104之間的間隙且覆蓋字元線結構104。藉由製程控制，介電材料124並未填滿所述間隙，使得空氣間隙108密封於相鄰字元線結構104之間。在控制閘極112的上部（例如是導體層112b）寬度由下往上遞減的實施例中，介電材料124易堆積在控制閘極112的上部底端的高度處。在此實施例中，各空氣間隙108易被截斷成上部空氣間隙108a與下部空氣間隙108b。

圖4是沿著根據另一些實施例的記憶體元件40的一主動區102的剖視示意圖。記憶體元件40相似於參照圖1A與圖1B所描述的記憶體元件10，以下僅描述兩者的差異處，兩者的相同與相似處則不再贅述。如圖4所示，記憶體元件40的各字元線結構104’包括位於閘間介電層116上方的控制閘極112’。控制閘極112’包括導體層112a以及堆疊於導體層112a之上的導體層112b’。相較於參照圖1B所描述的導體層112b，圖4所示的導體層112b’具有較為筆直的側壁。此使得導體層112b’的頂端寬度大致上等於導體層112b’的底端寬度。基於導體層112b’具有相對筆直的側壁，沿著導體層112b’的側壁延伸的保護層120’可具有較為筆直的縱向延伸表面（相較於圖1B所示的保護層120）。如此一來，導體層112a、閘間介電層116、浮置閘極110與穿隧介電層114的側壁可實質上共面於保護層120’的縱向表面。此外，覆蓋保護層120’的保護層122’也可具有較為筆直的縱向延伸表面（相較於圖1B所示的保護層122）。

作為結果，相鄰字元線結構104’之間的間隙較不易在導體層112b’的底端高度處產生頸縮，而是具有由上而下大致上一致的寬度。如此一來，密封於介電材料124’中且位於相鄰字元線結構104’之間的空氣間隙108’可不被截斷成分離的上部與下部，而可連續地沿垂直方向延伸。各空氣間隙108’的頂端高於兩側的控制閘極112’的底端，且各空氣間隙108’的底端低於兩側的控制閘極112’的底端。在一實施例中，各空氣間隙108’的頂端可位於相鄰的頂蓋層118之間，且各空氣間隙108’的底端可位於相鄰的浮置閘極110之間。

可使用參照圖2與圖3A至圖3F所描述的製造方法來製造圖4所示的記憶體元件40，惟在進行第一蝕刻製程以形成控制閘極112’的導體層112b’時可調整蝕刻參數，而使所形成的導體層112b’具有相對筆直的側壁。在後續步驟中，將自然形成圖4所示的保護層120’、控制閘極112’的導體層112a、閘間介電層116、浮置閘極110、穿隧介電層114、保護層122’以及具有空氣間隙108’的介電材料124’。

綜上所述，本揭露實施例提供一種記憶體元件及其製造方法。記憶體元件包括定義於半導體基底中的多個主動區，且包括位於半導體基底上且交錯於各主動區的多個字元線結構。各字元線結構由下而上包括穿隧介電層、浮置閘極、閘間介電層與控制閘極。此外，第一保護層覆蓋控制閘極的上部，且第二保護層覆蓋第一保護層且完整地包覆字元線結構。在製程期間，透過至少兩次的蝕刻製程來完成控制閘極的圖案化。第一次蝕刻製程實現控制閘極的上部的圖案化，而第二次蝕刻製程實現控制閘極的下部的圖案化。在第一次蝕刻製程之後且在第二次蝕刻製程之前，形成覆蓋控制閘極的上部的第一保護層，以使得在第二次蝕刻製程期間控制閘極的上部能夠得到第一保護層的保護。如此一來，可避免控制閘極的上部在第二次蝕刻製程期間遭受侵蝕而產生形變。因此，更能有效地掌握制控制閘極的形貌以及相鄰字元線結構之間的間隙。在一實施例中，控制閘極的上部具有上窄下寬的結構。在此些實施例中，密封於填在相鄰字元線結構之間的介電材料中的空氣間隙被截斷成彼此分離的上部與下部。在替代實施例中，控制閘極的上部具有實質上筆直的側壁。在此些替代實施例中，所述空氣間隙可沿著垂直方向連續地延伸，而不被截斷成分離的上部與下部。

10、40:記憶體元件 100:電晶體 102:主動區 104、104’:字元線結構 106:溝渠隔離結構 108、108’:空氣間隙 108a:上部空氣間隙 108b:下部空氣間隙 110:浮置閘極 112、112’:控制閘極 112a、112b、112b’:導體層 114:穿隧介電層 116:閘間介電層 118:頂蓋層 120、120’、122、122’:保護層 124、124’:介電材料 300:介電材料層 302:閘極材料層 304:介電材料層 306:閘極材料層 306a、306b:導體材料層 308:頂蓋材料層 310:保護材料層 S200、S202、S204、S206、S208、S210、S212:步驟 TR:溝渠 W1、W2:寬度 X、Y:方向

圖1A是依照本揭露一些實施例的記憶體元件的一部分的平面示意圖。 圖1B是沿著圖1A中的一主動區的剖視示意圖。 圖2是依照本揭露一些實施例的用於製造圖1A與圖1B所示的記憶體元件的方法的流程圖。 圖3A至圖3F是在圖2所示的製造流程期間的各階段的中間結構的沿一主動區的剖視示意圖。 圖4是沿著根據另一些實施例的記憶體元件的一主動區的剖視示意圖。

102:主動區

104:字元線結構

108:空氣間隙

108a:上部空氣間隙

108b:下部空氣間隙

110:浮置閘極

112:控制閘極

112a:第一導體層

112b:第二導體層

114:穿隧介電層

116:閘間介電層

118:頂蓋層

120、122:保護層

124:介電材料

W1、W2:寬度

Y:方向

Claims (17)

1. 一種記憶體元件，包括：定義於半導體基底中的多個主動區；多個字元線結構，形成於所述半導體基底上，且交錯於所述多個主動區，其中各字元線結構包括：浮置閘極；控制閘極，堆疊於所述浮置閘極之上；以及多個穿隧介電層，彼此側向分離且分別位於所述浮置閘極與所述多個主動區之間；多個第一保護層，分別覆蓋所述多個字元線結構中的一者的所述控制閘極的上部，其中各字元線結構的所述控制閘極的底端低於各第一保護層的底端；以及第二保護層，覆蓋所述多個第一保護層，且包覆所述多個字元線結構，其中所述第二保護層覆蓋所述控制閘極、所述浮置閘極與所述多個穿隧介電層的側壁。
2. 如請求項1所述的記憶體元件，其中各第一保護層部分地覆蓋所述多個字元線結構中的一者的所述控制閘極。
3. 如請求項1所述的記憶體元件，其中各第一保護層的所述底端從上方接觸所述多個字元線結構中的一者的所述控制閘極的下部。
4. 如請求項3所述的記憶體元件，其中各字元線結構的所述控制閘極的所述下部的側壁並未被所述多個第一保護層的任何一者覆蓋。
5. 如請求項3所述的記憶體元件，其中各字元線結構的所述控制閘極的所述上部與所述下部分別為金屬層與多晶矽層。
6. 如請求項1所述的記憶體元件，其中各字元線結構的所述控制閘極的所述上部由上而下漸寬。
7. 如請求項6所述的記憶體元件，其中填充於所述多個字元線結構之間的介電材料存在多個空氣間隙，各空氣間隙位於所述多個字元線結構的相鄰兩者之間，且具有彼此在垂直方向上分離的上部空氣間隙與下部空氣間隙。
8. 如請求項7所述的記憶體元件，其中各空氣間隙的所述上部空氣間隙的底端位於所述多個字元線結構中的相鄰兩者的所述控制閘極的所述上部之間，且各空氣間隙的所述下部空氣間隙的頂端低於所述多個字元線結構中的相鄰兩者的所述控制閘極的所述上部。
9. 如請求項1所述的記憶體元件，更包括：閘間介電層，位於所述控制閘極與所述浮置閘極之間，其中各第一保護層的縱向延伸表面實質上共面於所述多個字元線結構中的一者的所述控制閘極的下部、所述閘間介電層、所述浮置閘極與所述穿隧介電層的側壁。
10. 如請求項9所述的記憶體元件，其中填充於所述多個字元線結構之間的介電材料存在多個空氣間隙，分別連續地沿垂直方向延伸於所述多個字元線結構的相鄰兩者之間。
11. 如請求項1所述的記憶體元件，其中所述第二保護層具有橫向地延伸於所述多個字元線結構之間的多個部分。
12. 一種記憶體元件的製造方法，包括：在半導體基底上依序堆疊介電材料層、閘極材料層、介電材料層與閘極材料層；以第一蝕刻製程將所述閘極材料層的上部圖案化為多個上部控制閘極；形成覆蓋所述多個上部控制閘極以及所述閘極材料層的下部的保護材料層；以第二蝕刻製程形成位於所述多個上部控制閘極之間且穿過所述保護材料層、所述閘極材料層的所述下部、所述介電材料層、所述閘極材料層與所述介電材料層的溝渠，其中所述保護材料層圖案化為多個第一保護層，所述閘極材料層的所述下部圖案化為多個下部控制閘極，所述介電材料層圖案化為多個閘間介電層，所述閘極材料層圖案化為多個浮置閘極，且所述介電材料層圖案化為多個穿隧介電層；以及形成覆蓋所述多個第一保護層且沿著所述多個下部控制閘極、所述多個閘間介電層、所述多個浮置閘極與所述多個穿隧介電層的側壁延伸的第二保護層。
13. 如請求項12所述的記憶體元件的製造方法，其中在進行所述第二蝕刻製程以圖案化所述閘極材料層的所述下部時，所述多個上部控制閘極被所述多個第一保護層覆蓋。
14. 如請求項12所述的記憶體元件的製造方法，其中以位於所述閘極材料層上且彼此側向分離的多個頂蓋層作為遮罩來進行所述第一蝕刻製程。
15. 如請求項14所述的記憶體元件的製造方法，其中在進行所述第二蝕刻製程以圖案化所述閘極材料層的所述下部時，所述多個上部控制閘極與所述多個頂蓋層被所述多個第一保護層覆蓋。
16. 如請求項12所述的記憶體元件的製造方法，其中在形成所述第二保護層之後，更包括：形成覆蓋所述第二保護層的介電材料。
17. 如請求項16所述的記憶體元件的製造方法，其中多個字元線結構分別包括所述多個上部控制閘極中的一者及其下方的所述下部控制閘極、所述閘間介電層、所述浮置閘極與所述穿隧介電層，所述介電材料中存在有多個空氣間隙，且各空氣間隙延伸於所述多個字元線結構的相鄰兩者之間。

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