KR20240029315A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는 워드라인들 및 선택 라인들을 포함하고, 상기 선택 라인들을 각각 노출시키는 제1 패드 계단 구조 및 상기 선택 라인들을 노출시키는 공통 패드 구조를 포함하는 게이트 구조; 상기 제1 패드 계단 구조를 통해 상기 선택 라인들과 각각 연결된 콘택 플러그들; 및 상기 공통 패드 구조를 통해 상기 선택 라인들에 공통으로 연결된 적어도 하나의 공통 콘택 플러그들을 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 워드라인들 및 선택 라인들을 포함하고, 상기 선택 라인들을 각각 노출시키는 제1 패드 계단 구조 및 상기 선택 라인들을 노출시키는 공통 패드 구조를 포함하는 게이트 구조; 상기 제1 패드 계단 구조를 통해 상기 선택 라인들과 각각 연결된 콘택 플러그들; 및 상기 공통 패드 구조를 통해 상기 선택 라인들에 공통으로 연결된 적어도 하나의 공통 콘택 플러그들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 게이트 라인 및 제2 게이트 라인들을 포함하는 게이트 구조; 상기 제1 게이트 라인에 연결된 제1 콘택 플러그; 상기 제2 게이트 라인에 연결된 제2 콘택 플러그; 및 상기 제1 게이트 라인 및 상기 제2 게이트 라인에 공통으로 연결된 공통 콘택 플러그를 포함하고, 상기 제1 콘택 플러그, 상기 제2 콘택 플러그 및 상기 공통 콘택 플러그를 통해 상기 제1 게이트 라인 및 상기 제2 게이트 라인에 공통으로 바이어스를 인가할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물 내에 상기 제1 물질막들을 각각 노출시키는 제1 패드 계단 구조를 형성하는 단계; 상기 적층물 내에 상기 제1 물질막들을 노출시키는 공통 패드 구조를 형성하는 단계; 상기 제1 패드 계단 구조를 통해 상기 제1 물질막들에 각각 연결된 콘택 플러그들을 형성하는 단계; 및 상기 공통 패드 구조를 통해 상기 제1 물질막들에 공통으로 연결된 적어도 하나의 공통 콘택 플러그들을 형성하는 단계를 포함할 수 있다.
메모리 셀들을 3차원으로 적층함으로써, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 9a 및 도 3b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치는 게이트 구조(GST), 콘택 플러그들(CT1~CT3) 및 적어도 하나의 공통 콘택 플러그들(C_CT)을 포함할 수 있다. 또한, 반도체 장치는 관통 구조(TS), 배선(ML) 또는 비아(V)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
게이트 구조(GST)는 게이트 라인들(GL1~GL3)을 포함할 수 있다. 게이트 라인들(GL1~GL3)은 선택 라인, 워드 라인 또는 비트 라인일 수 있다. 실시예로서, 게이트 라인들(GL1~GL3)은 소스 선택 라인 또는 드레인 선택 라인일 수 있다. 게이트 구조(GST)는 게이트 라인들(GL1~GL3)과 교대로 적층된 절연막들(IL)을 더 포함할 수 있다. 절연막들(IL)은 게이트 라인들(GL1~GL3)을 상호 절연시키기 위한 것으로, 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
게이트 구조(GST)는 패드 계단 구조(PS) 및 공통 패드 구조(C_PS)를 포함할 수 있다. 제1 패드 계단 구조(PS1)와 공통 패드 구조(C_PS)는 관통 구조(TS)를 사이에 두고 마주하여 위치될 수 있다. 패드 계단 구조(PS)와 공통 패드 구조(C_PS)는 비대칭 형태를 가질 수 있다.
패드 계단 구조(PS)는 게이트 라인들(GL1~GL3)을 각각 노출시킬 수 있다. 실시예로서, 패드 계단 구조(PS)는 게이트 라인들(GL1~GL3)의 제1 측벽(SW1)들이 서로 이격된 형태를 가질 수 있다. 게이트 라인들(GL1~GL3)은 제1 측벽들(SW1)과 연결된 제1 상부면들(US1)을 포함할 수 있다. 패드 계단 구조(PS)에 의해 게이트 라인들(GL1~GL3)의 제1 상부면들(US1)이 각각 노출될 수 있다. 따라서, 제1 상부면들(US1)이 콘택 플러그들(CT1~CT3)과 전기적으로 연결되는 패드로서 사용될 수 있다.
공통 패드 구조(C_PS)는 게이트 라인들(GL1~GL3)을 노출시킬 수 있다. 실시예로서, 공통 패드 구조(C_PS)에 의해 게이트 라인들(GL1, GL2)의 제2 측벽들(SW2)이 노출될 수 있고, 공통 패드 구조(C_PS)는 제2 측벽들(SW2)이 서로 정렬된 형태를 가질 수 있다. 제2 측벽들(SW2)이 동일한 평면에 위치될 수 있고, 공동 평면에서 공통으로 노출될 수 있다. 제2 측벽들(SW2)과 연결된 제2 상부면들(US2)은 노출되지 않을 수 있다. 따라서, 제2 측벽들(SW2)이 공통 콘택 플러그(C_CT)와 전기적으로 연결되는 패드로서 사용될 수 있다.
참고로, 공통으로 연결된 게이트 라인들(GL1~GL3) 중 적어도 하나의 게이트 라인은 상부면(US3)이 노출될 수 있다. 실시예로서, 선택 라인들 중 최하부에 위치된 제3 게이트 라인(GL3)의 경우, 제2 측벽(SW2)과 연결된 제3 상부면(US3)이 공통 패드 구조(C_PS)에 의해 노출될 수 있다. 따라서, 제3 상부면(US3)이 공통 콘택 플러그(C_CT)와 전기적으로 연결되는 패드로서 사용될 수 있다.
콘택 플러그들(CT1~CT3)은 게이트 라인들(GL1~GL3)과 각각 연결될 수 있다. 콘택 플러그들(CT1~CT3)은 패드 계단 구조(PS)를 통해 노출된 게이트 라인들(GL1~GL3)의 상부면들(US1)과 각각 연결될 수 있다. 제1 콘택 플러그(CT1)는 제1 게이트 라인(GL1)에 연결될 수 있고, 제2 콘택 플러그(CT2)는 제2 게이트 라인(GL2)에 연결될 수 있고, 제3 콘택 플러그(CT3)는 제3 게이트 라인(GL3)에 연결될 수 있다.
콘택 플러그들(CT1~CT3)은 비아들(V)과 각각 연결될 수 있고, 비아들(V)을 통해 배선(ML)과 전기적으로 연결될 수 있다. 콘택 플러그들(CT1~CT3)은 동일한 배선(ML)에 전기적으로 연결될 수 있다.
공통 콘택 플러그(C_CT)는 게이트 라인들(GL1~GL3)과 공통으로 연결될 수 있다. 공통 콘택 플러그(C_CT)는 게이트 라인들(GL1, GL2)의 제2 측벽들(SW2)과 공통으로 연결될 수 있다. 제3 게이트 라인(GL3)이 선택 라인들 중 최하부 선택 라인인 경우, 공통 콘택 플러그(C_CT)는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 제2 측벽들(SW2) 및 제3 게이트 라인(GL3)의 제3 상부면(IS3)과 공통으로 연결될 수 있다.
관통 구조(TS)는 게이트 구조(GST)를 관통할 수 있다. 관통 구조(TS)는 패드 계단 구조(PS)과 공통 패드 구조(C_PS)의 사이에 위치될 수 있다. 관통 구조(TS)는 제1 콘택 플러그(CT1)와 공통 콘택 플러그(C_CT)의 사이에 위치될 수 있다. 관통 구조(TS)는 채널 구조 또는 전극 구조일 수 있다. 실시예로서, 채널 구조는 게이트 구조(GST)를 관통하는 채널막, 채널막의 측벽을 감싸는 메모리막 또는 채널막 내의 절연 코어를 포함하거나, 이들을 조합하여 포함할 수 있다. 전극 구조는 게이트 구조(GST)를 관통하는 전극막 또는 전극막의 외벽 또는 내벽을 감싸는 메모리막을 포함하거나, 이들을 조합하여 포함할 수 있다.
관통 구조(TS)와 게이트 라인들(GL1~GL3)이 교차하는 영역에 트랜지스터들(TR)이 위치될 수 있다. 제1 게이트 라인(GL1)과 관통 구조(TS)의 교차 영역에 제1 트랜지스터가 위치될 수 있고, 제2 게이트 라인(GL2)과 관통 구조(TS)의 교차 영역에 제2 트랜지스터가 위치될수 있고, 제3 게이트 라인(GL3)과 관통 구조(TS)의 교차 영역에 제3 트랜지스터가 위치될 수 있다. 게이트 라인들(GL1~GL3)이 선택 라인인 경우, 트랜지스터들(TR)은 선택 트랜지스터일 수 있다. 게이트 라인들(GL1~GL3)이 워드 라인 또는 비트 라인인 경우 트랜지스터들(TR)은 메모리 셀일 수 있다.
전술한 바와 같은 구조에 따르면, 게이트 라인들(GL1~GL3)의 일측에 콘택 플러그들(CT1~CT3)이 각각 연결될 수 있고, 게이트 라인들(GL1~GL3)의 타측에 공통 콘택 플러그(C_CT)가 공통으로 연결될 수 있다. 따라서, 게이트 라인들(GL1~GL3)을 병렬로 연결할 수 있고, 게이트 라인들(GL1~GL3)의 저항을 감소시킬 수 있다.
또한, 트랜지스터들(TR)을 구동하기 위해 게이트 라인들(GL1~GL3)에 바이어스를 인가할 때, 콘택 플러그들(CT1~CT3)을 통해 인가된 바이어스가 제1 방향(D1)으로 전달될 뿐만 아니라, 공통 콘택 플러그(C_CT)를 통해 제2 방향(D2)으로 전달 수 있다. 따라서, 병렬로 연결된 게이트 라인들(GL1~GL3)에 공통으로 바이어스를 인가할 수 있고, 트랜지스터들(TR)의 동작 속도를 개선할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 2a는 평면도일 수 있고, 도 2b는 도 2a의 A-A' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명할 수 있다.
도 2a 및 도 2b를 참조하면, 반도체 장치는 게이트 구조(GST), 콘택 플러그들(CT1~CT5) 및 적어도 하나의 공통 콘택 플러그들(C_CT)을 포함할 수 있다. 또한, 반도체 장치는 베이스(10), 더미 적층물(DST), 관통 구조(TS), 제1 배선(ML1), 제2 배선(ML2) 또는 비아(V)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
게이트 구조(GST)는 베이스(10) 상에 위치될 수 있다. 베이스(10)는 기판, 소스 구조, 주변 회로 등의 하부 구조를 포함할 수 있다. 게이트 구조(GST)는 교대로 적층된 도전막들(21A~21C) 및 절연막들(22)을 포함할 수 있다. 도전막들(21A~21C)은 선택 라인, 워드 라인 또는 비트 라인일 수 있다. 실시예로서, 최상부 적어도 하나의 제1 도전막(21A)은 드레인 선택 라인일 수 있고, 최하부 적어도 하나의 제3 도전막(21C)은 소스 선택 라인일 수 있고, 나머지 제2 도전막들(21B)은 워드 라인일 수 있다. 참고로, 소스와 드레인은 상대적인 개념이며, 최상부 적어도 하나의 제1 도전막(21A)이 소스 선택 라인이고, 최하부 적어도 하나의 제3 도전막(21C)이 드레인 선택 라인인 것도 가능하다.
게이트 구조(GST)는 제1 패드 계단 구조(PS1) 및 공통 패드 구조(C_PS)를 포함할 수 있다. 제1 패드 계단 구조(PS1)와 공통 패드 구조(C_PS)는 관통 구조(TS)를 사이에 두고 마주하여 위치될 수 있다. 제1 패드 계단 구조(PS1)는 드레인 선택 라인으로 사용되는 제1 도전막들(21A)을 각각 노출시킬 수 있다. 참고로, 제1 패드 계단 구조(PS1)가 워드 라인으로 사용되는 제2 도전막들(21B) 중 적어도 하나의 제2 도전막(21B)을 함께 노출시키는 것도 가능하다.
게이트 구조(GST)는 제2 패드 계단 구조(PS2) 또는 제3 패드 계단 구조(PS3)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제1 패드 계단 구조(PS1), 제2 패드 계단 구조(PS2) 및 제3 패드 계단 구조(PS3)는 서로 다른 레벨에 위치될 수 있다. 제2 패드 계단 구조(PS2) 또는 제3 패드 계단 구조(PS3)는 제1 패드 계단 구조(PS1)와 실질적으로 동일한 계단 형태를 가질 수 있다.
제2 패드 계단 구조(PS2)는 제1 패드 계단 구조(PS1)를 사이에 두고 공통 패드 구조(C_PS)와 마주하여 위치될 수 있다. 제2 패드 계단 구조(PS2)는 워드 라인으로 사용되는 제2 도전막들(21B)을 각각 노출시킬 수 있다. 참고로, 제2 패드 계단 구조(PS2)가 소스 선택 라인으로 사용되는 제3 도전막들(21C) 중 적어도 하나의 제3 도전막(21C)을 함께 노출시키는 것도 가능하다.
제3 패드 계단 구조(PS3)는 제1 패드 계단 구조(PS1) 또는 제2 패드 계단 구조(PS2)를 사이에 두고 공통 패드 구조(C_PS)와 마주하여 위치될 수 있다. 제3 패드 계단 구조(PS3)는 소스 선택 라인으로 사용되는 제3 도전막들(21C)을 각각 노출시킬 수 있다. 참고로, 제3 패드 계단 구조(PS3)가 워드 라인으로 사용되는 제2 도전막들(21B) 중 적어도 하나의 제2 도전막(21B)을 함께 노출시키는 것도 가능하다.
게이트 구조(GST)는 제1 더미 패드 계단 구조(D_PS1) 또는 제2 더미 패드 계단 구조(D_PS2)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제1 더미 패드 계단 구조(D_PS1)는 제1 패드 계단 구조(PS1)와 실질적으로 동일한 레벨에 위치될 수 있고, 제1 패드 계단 구조(PS1)와 마주하여 위치될 수 있고, 제1 패드 계단 구조(PS1)와 대칭 형태를 가질 수 있다. 제2 더미 패드 계단 구조(D_PS2)는 제2 패드 계단 구조(PS2)와 실질적으로 동일한 레벨에 위치될 수 있고, 제2 패드 계단 구조(PS2)와 마주하여 위치될 수 있고, 제2 패드 계단 구조(PS2)와 대칭 형태를 가질 수 있다.
게이트 구조(GST)는 공통 패드 구조(C_PS)와 연결된 더미 계단 구조(DS)를 더 포함할 수 있다. 더미 계단 구조(DS)는 제3 패드 계단 구조(PS3)와 실질적으로 동일한 레벨에 위치될 수 있고, 관통 구조(TS)를 사이에 두고 제3 패드 계단 구조(PS3)와 마주하여 위치될 수 있고, 제3 패드 계단 구조(PS3)와 대칭 형태를 가질 수 있다. 더미 계단 구조(DS)는 소스 선택 라인으로 사용되는 제3 도전막들(21C)을 각각 노출시킬 수 있다. 참고로, 더미 계단 구조(DS)가 워드 라인으로 사용되는 제2 도전막들(21B) 중 적어도 하나의 제2 도전막(21B)을 함께 노출시키는 것도 가능하다.
게이트 구조(GST)는 제1 슬릿 구조(SL1) 또는 제2 슬릿 구조(SL2)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제1 슬릿 구조(SL1)는 제1 방향(I)으로 확장될 수 있고, 게이트 구조(GST)를 제3 방향(Ⅲ)으로 관통할 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면으로부터 돌출된 방향일 수 있다. 실시예로서, 제1 슬릿 구조(SL1)에 의해 게이트 구조(GST)가 메모리 블록 단위로 분리될 수 있다. 제2 슬릿 구조(SL2)는 게이트 구조(GST) 내에 위치될 수 있고, 제2 슬릿 구조(SL2)는 제1 도전막들(21A)을 관통하는 깊이를 가질 수 있다. 이를 통해, 드레인 선택 라인들이 워드 라인들에 비해 좁은 폭을 가질 수 있다. 제2 슬릿 구조(SL2)는 제1 방향(I)으로 확장될 수 있고, 관통 구조(TS)를 가로지를 수 있다.
콘택 플러그들(CT1~CT5)은 도전막들(21A~21C)과 각각 연결될 수 있다. 실시예로서, 제1 내지 제3 콘택 플러그들(CT1~CT3)은 드레인 선택 라인으로 사용되는 제1 도전막들(21A)에 각각 연결될 수 있다. 제4 콘택 플러그들(CT4)은 워드 라인으로 사용되는 제2 도전막들(21B)에 각각 연결될 수 있다. 제5 콘택 플러그들(CT5)은 소스 선택 라인으로 사용되는 제3 도전막들(21C)에 각각 연결될 수 있다.
제1 내지 제5 콘택 플러그들(CT1~CT5)은 비아(V)를 통해 제1 내지 제3 배선들(ML3)에 연결될 수 있다. 제1 내지 제3 콘택 플러그들(CT1~CT3)은 제1 배선(ML1)에 공통으로 연결될 수 있다. 제4 콘택 플러그들(CT4)은 제2 배선들(ML2)에 각각 연결될 수 있다. 제5 콘택 플러그들(CT5)은 제3 배선들(ML3)에 각각 연결되거나 공통으로 연결될 수 있다. 공통 콘택 플러그(C_CT)는 도전막들(21A~21C) 중 일부의 도전막들(21A~21C)과 공통으로 연결될 수 있다. 실시예로서, 공통 콘택 플러그(C_CT)는 드레인 선택 라인으로 사용되는 제1 도전막들(21A)에 공통으로 연결될 수 있다.
제1 내지 제3 콘택 플러그들(CT1~CT3)과 공통 콘택 플러그(C_CT)는 실질적으로 동일한 레벨에 위치될 수 있다. 제1 내지 제3 콘택 플러그들(CT1~CT3)과 공통 콘택 플러그(C_CT)는 실질적으로 동일한 폭을 갖거나 상이한 폭을 가질 수 있다. 실시예로서, 공통 콘택 플러그(C_CT)는 제1 내지 제3 콘택 플러그들(CT1~CT3)에 비해 큰 폭(W_C>W_CT1)을 가질 수 있다.
제1 내지 제3 콘택 플러그들(CT1~CT3)은 제1 방향(I)으로 배열될 수 있고, 공통 콘택 플러그들(C_CT)은 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 더미 패드 계단 구조(D_PS1), 제2 더미 계단 구조(D_PS1) 또는 더미 계단 구조(DS)에는 제1 내지 제5 콘택 플러그들(CT1~CT5)이 연결되지 않을 수 있다.
관통 구조(TS)는 제1 패드 계단 구조(PS1)와 공통 패드 구조(C_PS)의 사이에서 게이트 구조(GST)를 관통할 수 있다. 관통 구조(TS)는 비아(V)를 통해 비트 라인(BL)에 연결될 수 있다. 비트 라인(BL)은 제1 배선(ML1) 또는 제2 배선(ML2)과 실질적으로 동일한 레벨에 위치될 수 있다.
더미 적층물(DST)은 베이스(10) 상에 위치될 수 있고, 교대로 적층된 제1 물질막들(11) 및 제2 물질막들(12)을 포함할 수 있다. 한 쌍의 더미 적층물들(DST)의 사이에 더미 적층물(DST)이 위치될 수 있다. 제1 물질막들(11)은 제2 물질막들(12)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 일 예로, 제1 물질막들(11)이 질화물 등의 희생 물질을 포함할 수 있고, 제2 물질막들(12)이 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(11)이 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(12)이 산화물 등의 절연 물질을 포함할 수 있다. 제1 물질막들(11)은 제조 과정에서 도전막들(21A~21C)로 대체되지 않고 잔류된 것일 수 있다.
전술한 바와 같은 구조에 따르면, 관통 구조(TS)와 제1 도전막들(21A)의 교차 영역에 드레인 선택 트랜지스터들이 위치될 수 있다. 드레인 선택 트랜지스터들의 동작 시, 제1 내지 제3 콘택 플러그들(CT1~CT3) 및 공통 콘택 플러그(C_CT)를 통해 제1 도전막들(21A)에 공통으로 바이어스를 인가할 수 있다. 따라서, 제1 도전막들(21A)을 병렬로 연결시켜 저항을 개선할 수 있고, 드레인 선택 트랜지스터들의 동작 특성을 개선할 수 있다.
도 3a 내지 도 9a 및 도 3b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 평면도일 수 있고 각 번호의 b도는 a도의 B-B' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명할 수 있다.
도 3a 및 도 3b를 참조하면, 적층물(ST)을 형성할 수 있다. 적층물(ST)은 교대로 적층된 제1 물질막들(31) 및 제2 물질막들(32)을 포함할 수 있다. 제1 물질막들(31)은 워드라인, 비트라인, 선택 라인 등을 형성하기 위한 것일 수 있고, 제2 물질막들(32)은 절연막을 형성하기 위한 것일 수 있다. 제1 물질막들(31)은 제2 물질막들(32)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 일 예로, 제1 물질막들(31)이 질화물 등의 희생 물질을 포함할 수 있고, 제2 물질막들(32)이 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(31)이 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(32)이 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 관통 구조들(TS)을 형성할 수 있다. 관통 구조들(TS)은 채널 구조 또는 전극 구조일 수 있다. 실시예로서, 채널 구조는 채널막(33)을 포함할 수 있고, 메모리막(34) 또는 절연 코어(35)를 더 포함할 수 있다. 메모리막(34)은 채널막(33)의 측벽을 감쌀 수 있다. 메모리막(34)은 터널링막, 데이터 저장막 또는 블로킹막을 포함하거나, 이들을 조합하여 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 폴리실리콘, 전하 트랩 물질, 질화물, 가변 저항 물질 등을 포함하거나, 이들을 조합하여 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 계단 구조들(S1)을 형성할 수 있다. 실시예로서, 적층물(ST) 상에 제1 마스크 패턴(41)을 형성할 수 있다. 제1 마스크 패턴(41)은 관통 구조들(TS)을 덮을 수 있고, 제1 계단 구조들(S1)이 형성될 영역을 노출시키는 제1 개구부들(OP1)을 포함할 수 있다. 이어서, 제1 마스크 패턴(41)을 식각 배리어로 적층물(ST)을 식각할 수 있다. 이어서, 제1 개구부들(OP1)을 확장시킨 후(화살표 참조), 제1 마스크 패턴(41)을 식각 배리어로 적층물(ST)을 식각한다. 이와 같이, 제1 개구부들(OP1)의 확장과 적층물(ST)의 식각을 교대로 반복하여 수행함으로써, 제1 계단 구조들(S1)을 형성할 수 있다. 제1 계단 구조들(S1)은 최상부 적어도 하나의 제1 물질막들(31)을 각각 노출시킬 수 있다. 실시예로서, 제1 계단 구조들(S1)은 드레인 선택 라인에 해당되는 제1 물질막들(31)을 각각 노출시킬 수 있다. 이어서, 제1 마스크 패턴(41)을 제거할 수 있다.
도 5a 및 도 5b를 참조하면, 제2 계단 구조들(S2)을 형성할 수 있다. 제1 계단 구조들(S1) 중 적어도 하나의 제1 계단 구조들(S1)을 적층물(ST) 내로 전사시켜 제2 계단 구조들(S2)을 형성할 수 있다. 실시예로서, 적층물(ST) 상에 제2 마스크 패턴(42)을 형성할 수 있다. 제2 마스크 패턴(42)은 제1 계단 구조들(S1) 중 적어도 하나의 제1 계단 구조들(S1)을 노출시키는 제2 개구부들(OP2)을 포함할 수 있다. 이어서, 제2 마스크 패턴(42)을 식각 배리어로 적층물(ST)을 식각하여 제2 계단 구조들(S2)을 형성할 수 있다. 제2 개구부들(OP2)은 제1 개구부들(OP1)에 비해 넓은 폭을 가질 수 있다. 따라서, 제2 계단 구조들(S2)과 연결된 제1 측벽들(SW11)이 정의될 수 있다. 이어서, 제2 마스크 패턴(42)을 제거할 수 있다.
도 6a 및 도 6b를 참조하면, 제3 계단 구조들(S3)을 형성할 수 있다. 제2 계단 구조들(S2) 중 적어도 하나의 제2 계단 구조들(S2)을 적층물(ST) 내로 전사시켜 제3 계단 구조들(S3)을 형성할 수 있다. 실시예로서, 적층물(ST) 상에 제3 마스크 패턴(43)을 형성할 수 있다. 제3 마스크 패턴(43)은 제2 계단 구조들(S2) 중 적어도 하나의 제2 계단 구조들(S2)을 노출시키는 제3 개구부들(OP3)을 포함할 수 있다. 이어서, 제3 마스크 패턴(43)을 식각 배리어로 적층물(ST)을 식각하여 제3 계단 구조들(S3)을 형성할 수 있다. 제3 개구부들(OP3)은 제1 개구부들(OP1) 또는 제2 개구부들(OP2)에 비해 넓은 폭을 가질 수 있다. 따라서, 제1 측벽들(SW11)과 연결된 제2 측벽들(SW12)이 정의될 수 있다. 이어서, 제3 마스크 패턴(43)을 제거할 수 있다.
도 7a 및 도 7b를 참조하면, 제4 계단 구조(S4)를 형성할 수 있다. 제3 계단 구조들(S3) 중 적어도 하나의 제3 계단 구조(S3)와 연결된 제2 측벽(SW12)을 일부 후퇴시켜 제3 측벽(SW13)을 형성할 수 있다. 제3 측벽(SW13)은 제2 측벽(SW12)과 연결될 수 있고, 제2 측벽(SW12)과 관통 구조(TS)의 사이에 위치될 수 있다. 실시예로서, 적층물(ST) 상에 제4 마스크 패턴(44)을 형성할 수 있다. 제4 마스크 패턴(44)은 제2 측벽(SW12)으로부터 소정 간격으로 적층물(ST)을 노출시키는 제4 개구부(OP4)를 포함할 수 있다. 제4 마스크 패턴은 관통 구조들(TS)을 덮도록 형성될 수 있고, 제4 개구부(OP4)는 관통 구조들(TS)로부터 이격될 수 있다. 이어서, 제4 마스크 패턴(44)을 식각 배리어로 적층물(ST)을 식각하여 제3 측벽(SW3)을 형성할 수 있다. 제2 측벽(SW12)과 제3 측벽(SW13) 간의 거리 차이로 인해, 제4 계단 구조(S4)가 형성될 수 있다. 이어서, 제4 마스크 패턴(44)을 제거할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 내지 제4 계단 구조들(S1~S4)을 덮도록 적층물(ST) 상에 절연막(50)을 형성한 후, 적층물(ST)을 관통하는 제1 슬릿 구조(SL1)를 형성할 수 있다. 실시예로서, 적층물(ST) 및 절연막(50)을 관통하는 제1 슬릿을 형성한 후, 제1 슬릿을 통해 노출된 제1 물질막들(31)을 도전막들(51)로 대체할 수 있다. 이를 통해, 교대로 적층된 도전막들(51) 및 제2 물질막들(32)을 포함하는 게이트 구조(GST)를 형성할 수 있다. 제1 물질막들(31)을 도전막들(51)로 대체할 때, 제1 물질막들(31) 중 일부는 대체되지 않고 잔류될 수 있다. 따라서, 교대로 적층된 제1 물질막들(31) 및 제2 물질막들(32)을 포함하는 더미 적층물(DST)이 형성될 수 있다.
게이트 구조(GST)는 제1 계단 구조(S1)에 의해 정의된 제1 패드 계단 구조(PS1) 및 제1 더미 패드 계단 구조(D_PS1)를 포함할 수 있다. 게이트 구조(GST)는 제2 계단 구조(S2)에 의해 정의된 제2 패드 계단 구조(PS2) 및 제2 더미 패드 계단 구조(D_PS2)를 포함할 수 있다. 게이트 구조(GST)는 제3 계단 구조(S3)에 의해 정의된 제3 패드 계단 구조(PS3)를 포함할 수 있다. 게이트 구조(GST)는 제3 계단 구조(S3)에 의해 정의된 더미 계단 구조(DS)를 포함할 수 있다. 게이트 구조(GST)는 제4 계단 구조(S4)에 의해 정의된 공통 패드 구조(C_PS)를 포함할 수 있다.
제1 패드 계단 구조(PS1), 제2 패드 계단 구조(PS2) 및 제3 패드 계단 구조(PS3)는 관통 구조들(TS)의 일측에 위치될 수 있고, 도전막들(51)의 일측을 각각 노출시킬 수 있다. 공통 패드 계단 구조(C_PS)는 관통 구조들(TS)의 타측에 위치될 수 있고, 최상부 적어도 하나의 도전막들(51)의 타측을 공통으로 노출시킬 수 있다. 제1 패드 계단 구조(PS1)와 공통 패드 구조(C_PS)는 관통 구조들(TS)을 사이에 두고 서로 마주하여 위치될 수 있다.
이어서, 제1 슬릿 내에 제1 슬릿 구조(SL1)를 형성할 수 있다. 실시예로서, 제1 슬릿 구조(SL1)는 소스 콘택 구조를 포함할 수 있다. 이어서, 게이트 구조(GST) 내에 제2 슬릿 구조(SL2)를 형성할 수 있다. 제2 슬릿 구조(SL2)는 도전막들(51) 중 드레인 선택 라인에 해당되는 도전막들(51)을 관통할 수 있다. 제2 슬릿 구조(SL2)는 관통 구조(TS)를 가로질로 일 방향으로 확장될 수 있다.
도 9a 및 도 9b를 참조하면, 콘택 플러그들(CT1~CT5) 및 공통 콘택 플러그(C_CT)를 형성할 수 있다. 콘택 플러그들(CT1~CT5)은 관통 구조들(TS)의 일측에 위치될 수 있고, 제1 패드 계단 구조(PS1), 제2 패드 계단 구조(PS2) 및 제3 패드 계단 구조(PS3)를 통해 노출된 도전막들(51)에 각각 연결될 수 있다. 실시예로서, 제1 내지 제3 콘택 플러그들(CT1~CT3)은 드레인 선택 라인들에 각각 연결될 수 있고, 제4 콘택 플러그들(CT4)은 워드 라인들에 각각 연결될 수 있고, 재5 콘택 플러그들(CT5)은 소스 선택 라인들에 각각 연결될 수 있다.
공통 콘택 플러그(C_CT)는 관통 구조들(TS)의 타측에 위치될 수 있고, 공통 패드 구조(C_PS)를 통해 노출된 도전막들(51)에 공통으로 연결될 수 있다. 실시예로서, 공통 콘택 플러그(C_CT)는 드레인 선택 라인들에 공통으로 연결될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 패드 계단 구조(SP1)를 통해 도전막들(51)의 일측을 각각 노출시키고 공통 패드 구조(C_PS)를 통해 도전막들(51)의 타측을 공통으로 노출시킬 수 있다. 따라서, 도전막들(51)의 일측에 제1 내지 제3 콘택 플러그들(CT1~CT3)을 각각 연결시키고, 도전막들(51)의 타측에 공통 콘택 플러그(C_CT)를 공통으로 연결시킴으로써, 도전막들(51)을 병렬로 연결시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 이는 본 발명의 개념에 따른 실시예를 설명하기 위한 것일 뿐이며, 본 발명은 상기 실시예들에 한정되지 않는다. 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 실시예들에 대한 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 베이스 11: 제1 물질막
12: 제2 물질막 21A: 제1 도전막
21B: 제2 도전막 21C: 제3 도전막
22: 절연막 31: 제1 물질막
32: 제2 물질막 33: 채널막
34: 메모리막 35: 절연 코어
41: 제1 마스크 패턴 42: 제2 마스크 패턴
43: 제3 마스크 패턴 44: 제4 마스크 패턴
51: 도전막 GL1: 제1 게이트 라인
GL2: 제2 게이트 라인 GL3: 제3 게이트 라인
IL: 절연막 GST: 게이트 구조
PS: 패드 계단 구조 PS1: 제1 패드 계단 구조
D_PS1: 제1 더미 패드 계단 구조 PS2: 제2 패드 계단 구조
D_PS2: 제2 더미 패드 계단 구조 PS3: 제3 패드 계단 구조
DS: 더미 계단 구조 C_PS: 공통 패드 구조
C_CT: 공통 콘택 플러그 CT1: 제1 콘택 플러그
CT2: 제2 콘택 플러그 CT3: 제3 콘택 플러그
CT4: 제4 콘택 플러그 CT5: 제5 콘택 플러그
SL1: 제1 슬릿 구조 SL2: 제2 슬릿 구조
BL: 비트 라인 DST: 더미 적층물
V: 비아 ML: 배선
ML1: 제1 배선 ML2: 제2 배선
ML3: 제3 배선 TS: 관통 구조
ST: 적층물 S1: 제1 계단 구조
S2: 제2 계단 구조 S3: 제3 계단 구조
S4: 제4 계단 구조

Claims (31)

  1. 워드라인들 및 선택 라인들을 포함하고, 상기 선택 라인들을 각각 노출시키는 제1 패드 계단 구조 및 상기 선택 라인들을 노출시키는 공통 패드 구조를 포함하는 게이트 구조;
    상기 제1 패드 계단 구조를 통해 상기 선택 라인들과 각각 연결된 콘택 플러그들; 및
    상기 공통 패드 구조를 통해 상기 선택 라인들에 공통으로 연결된 적어도 하나의 공통 콘택 플러그들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 패드 계단 구조는,
    상기 선택 라인들의 제1 측벽들이 서로 이격된 형태를 갖는
    반도체 장치.
  3. 제1항에 있어서,
    상기 콘택 플러그들은 상기 제1 패드 계단 구조를 통해 노출된 상기 선택 라인들의 상부면들과 각각 연결된
    반도체 장치.
  4. 제1항에 있어서,
    상기 공통 패드 구조는,
    상기 선택 라인들의 제2 측벽들이 서로 정렬된 형태를 갖는
    반도체 장치.
  5. 제1항에 있어서,
    상기 공통 콘택 플러그는 상기 선택 라인들의 제2 측벽과 공통으로 연결된
    반도체 장치.
  6. 제1항에 있어서,
    상기 공통 패드 구조는 상기 선택 라인들 중 최하부 선택 라인의 상부면을 노출시키고, 나머지 선택 라인들의 제2 측벽들이 서로 정렬된 형태를 갖는
    반도체 장치.
  7. 제6항에 있어서,
    상기 공통 콘택 플러그는 상기 최하부 선택 라인의 상부면 및 상기 나머지 선택 라인들의 제2 측벽들과 공통으로 연결된
    반도체 장치.
  8. 제1항에 있어서,
    상기 공통 콘택 플러그는 상기 제1 콘택 플러그들에 비해 큰 폭을 갖는
    반도체 장치.
  9. 제1항에 있어서,
    상기 콘택 플러그들은 제1 방향으로 배열되고 상기 공통 콘택 플러그들은 상기 제1 방향과 교차된 제2 방향으로 배열된
    반도체 장치.
  10. 제1항에 있어서,
    상기 게이트 구조는,
    상기 제1 패드 계단 구조를 사이에 두고 상기 공통 패드 구조와 마주하여 위치되고, 상기 워드라인들을 각각 노출시키는 제2 패드 계단 구조를 포함하는
    반도체 장치.
  11. 제10항에 있어서,
    상기 게이트 구조는,
    상기 공통 패드 구조와 연결되고 상기 워드라인들을 각각 노출시키는 더미 계단 구조를 포함하는
    반도체 장치.
  12. 제1항에 있어서,
    상기 제1 패드 계단 구조와 상기 공통 패드 구조의 사이에 위치되고, 상기 게이트 구조를 관통하는 채널 구조들
    을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 채널 구조들과 상기 선택 라인들이 교차된 영역에 선택 트랜지스터들이 위치된
    반도체 장치.
  14. 제13항에 있어서,
    상기 선택 트랜지스터들의 동작 시, 상기 콘택 플러그들 및 상기 공통 콘택 플러그를 통해 상기 선택 라인들에 공통으로 바이어스를 인가하는
    반도체 장치.
  15. 제1 게이트 라인 및 제2 게이트 라인들을 포함하는 게이트 구조;
    상기 제1 게이트 라인에 연결된 제1 콘택 플러그;
    상기 제2 게이트 라인에 연결된 제2 콘택 플러그; 및
    상기 제1 게이트 라인 및 상기 제2 게이트 라인에 공통으로 연결된 공통 콘택 플러그를 포함하고,
    상기 제1 콘택 플러그, 상기 제2 콘택 플러그 및 상기 공통 콘택 플러그를 통해 상기 제1 게이트 라인 및 상기 제2 게이트 라인에 공통으로 바이어스를 인가하는
    반도체 장치.
  16. 제15항에 있어서,
    상기 게이트 구조는,
    상기 제1 게이트 라인 및 상기 제2 게이트 라인을 각각 노출시키는 패드 계단 구조; 및
    상기 제1 게이트 라인 및 상기 제2 게이트 라인을 노출시키는 공통 패드 구조를 포함하는
    반도체 장치.
  17. 제15항에 있어서,
    상기 제1 콘택 플러그와 상기 공통 콘택 플러그의 사이에 위치되고, 상기 게이트 구조를 관통하는 채널 구조
    를 더 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 채널 구조와 상기 제1 게이트 라인의 교차 영역에 위치된 제1 트랜지스터; 및
    상기 채널 구조와 상기 제2 게이트 라인의 교차 영역에 위치된 제2 트랜지스터
    를 더 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 바이어스에 의해 공통으로 구동되는
    반도체 장치.
  20. 제15항에 있어서,
    상기 제1 게이트 라인 및 상기 제2 게이트 라인은 드레인 선택 라인 또는 소스 선택 라인인
    반도체 장치.
  21. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물 내에 상기 제1 물질막들을 각각 노출시키는 제1 패드 계단 구조를 형성하는 단계;
    상기 적층물 내에 상기 제1 물질막들을 노출시키는 공통 패드 구조를 형성하는 단계;
    상기 제1 패드 계단 구조를 통해 상기 제1 물질막들에 각각 연결된 콘택 플러그들을 형성하는 단계; 및
    상기 공통 패드 구조를 통해 상기 제1 물질막들에 공통으로 연결된 적어도 하나의 공통 콘택 플러그들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 공통 패드 구조를 형성하는 단계는,
    상기 제1 물질막들을 각각 노출시키는 제1 계단 구조들을 형성하는 단계;
    상기 제1 계단 구조들 중 일부의 제1 계단 구조들을 상기 적층물 내로 전사시켜 제2 계단 구조들을 형성하는 단계; 및
    상기 제2 계단 구조들 중 하나의 제2 계단 구조와 연결된 상기 공통 패드 구조를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제2 계단 구조들은, 상기 제1 물질막들을 각각 노출시키는 제2 패드 계단 구조를 포함하는
    반도체 장치의 제조 방법.
  24. 제22항에 있어서,
    상기 제2 계단 구조들 중 적어도 하나의 제2 계단 구조를 상기 적층물 내로 전사시켜 제3 계단 구조들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 제3 계단 구조들은, 상기 제1 물질막들을 각각 노출시키는 제3 패드 계단 구조를 포함하는
    반도체 장치의 제조 방법.
  26. 제24항에 있어서,
    상기 제3 계단 구조들은, 상기 공통 패드 구조와 연결된 더미 계단 구조를 포함하는
    반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 제1 패드 계단 구조는,
    상기 제1 물질막들의 제1 측벽들이 서로 이격된 형태를 갖는
    반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 콘택 플러그들은 상기 제1 패드 계단 구조를 통해 노출된 상기 제1 물질막들의 상부면들과 각각 연결된
    반도체 장치의 제조 방법.
  29. 제21항에 있어서,
    상기 공통 패드 계단 구조는,
    상기 제1 물질막들의 제2 측벽들이 서로 정렬된 형태를 갖는
    반도체 장치의 제조 방법.
  30. 제21항에 있어서,
    상기 적층물을 관통하는 채널 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 제1 패드 계단 구조와 상기 공통 패드 구조는 상기 채널 구조를 사이에 두고 서로 마주하여 위치된
    반도체 장치의 제조 방법.
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