CN113161365A - 三维半导体存储器件及其制造方法 - Google Patents

三维半导体存储器件及其制造方法 Download PDF

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成晧准
李俊熙
任峻成
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Abstract

公开了一种半导体存储器件，包括：在第一基板上的第二基板，并且该第二基板包括下半导体层和在下半导体层上的上半导体层；在上半导体层上的电极结构，并且该电极结构包括多个堆叠的电极；竖直沟道结构，其穿透电极结构并连接到第二基板；层间介电层，其覆盖电极结构；以及切割结构，其穿透层间介电层和上半导体层。上半导体层具有由切割结构限定的第一侧壁。下半导体层具有与第一侧壁相邻的第二侧壁。第一侧壁和第二侧壁彼此水平地偏移。

Description

三维半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求2020年1月22日在韩国知识产权局提交的韩国专利申请第10-2020-0008895号的优先权，其全部内容以引用方式并入本文中。
技术领域
本发明构思涉及一种半导体器件及其制造方法，并且更具体地，涉及一种具有提高的可靠性的三维半导体存储器件及其制造方法。
背景技术
半导体器件已经高度集成，以满足客户所需的半导体器件的高性能和低制造成本。因为半导体器件的集成是确定产品价格的重要因素，所以对高度集成的半导体器件的需求日益增加。典型的二维或平面半导体器件的集成主要由单位存储单元所占据的面积决定，因此，集成很大程度上受形成精细图案的技术水平的影响。然而，增加图案精细度所需的极其昂贵的处理设备可能在增加二维或平面半导体器件的集成方面设置了实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些示例实施例提供了一种具有提高的可靠性的三维半导体存储器件。
本发明构思的一些示例实施例提供了一种具有提高的可靠性的三维半导体存储器件的制造方法。
根据本发明构思的示例实施例，一种半导体存储器件可以包括：在第一基板上的第二基板，该第二基板包括下半导体层和在下半导体层上的上半导体层；在上半导体层上的电极结构，该电极结构包括多个堆叠的电极；竖直沟道结构，其穿透电极结构并连接到第二基板；层间介电层，其覆盖电极结构；以及切割结构，其穿透层间介电层和上半导体层。上半导体层可以具有由切割结构限定的第一侧壁。下半导体层可以具有与第一侧壁相邻的第二侧壁。第一侧壁和第二侧壁可以彼此水平地偏移。
根据本发明构思的示例实施例，一种半导体存储器件可以包括：在第一基板上的第二基板；切割结构，其将第二基板分离为第一半导体层和第二半导体层；分别在第一半导体层和第二半导体层上的第一电极结构和第二电极结构，第一半导体层和第二半导体层中的每一个包括多个堆叠的电极；在第一电极结构与第二电极结构之间的模制结构，该模制结构包括多个堆叠的牺牲层；以及第一竖直沟道结构和第二竖直沟道结构，其分别穿透第一电极结构和第二电极结构。堆叠的牺牲层可以位于与对应的堆叠电极的高度相同的高度。切割结构可以穿透模制结构和在模制结构下方的第二基板。
根据本发明构思的示例实施例，一种半导体存储器件可以包括：在基板上的外围电路结构，该外围电路结构包括在基板上的外围晶体管、在外围晶体管上的外围线以及将外围晶体管电连接到外围线的外围触点；在外围电路结构上的下半导体层；在下半导体层上的上半导体层；切割结构，其穿透上半导体层，该切割结构的底面所在的竖直高度在上半导体层的底面与下半导体层的底面之间；在下半导体层与上半导体层之间的源半导体层；在上半导体层上的电极结构，该电极结构包括多个堆叠的电极；竖直沟道结构，其穿透电极结构并电连接到源半导体层；层间介电层，其覆盖电极结构；以及直通触点，其穿透层间介电层并电连接到外围线。上半导体层可以具有由切割结构限定的第一侧壁。直通触点可以与第一侧壁间隔开。
根据本发明构思的示例实施例，一种制造半导体存储器件的方法可以包括：在第一基板上形成彼此间隔开的第一下半导体层和第二下半导体层；在第一下半导体层和第二下半导体层上形成上半导体层；通过在上半导体层上交替堆叠多个介电层和多个牺牲层来形成模制结构；形成覆盖模制结构的层间介电层；形成穿透模制结构的竖直沟道结构；形成穿透模制结构并在一个方向上延伸的第一沟槽；允许多个电极代替暴露于第一沟槽的牺牲层；以及形成切割结构，该切割结构穿透层间介电层和上半导体层并将上半导体层分离为第一上半导体层和第二上半导体层。第一上半导体层可以具有由切割结构限定的第一侧壁。第一下半导体层可以具有与第一侧壁相邻的第二侧壁。第一侧壁和第二侧壁可以彼此水平地偏移。
附图说明
图1示出了根据本发明构思的示例实施例的其上集成有三维半导体存储器件的第一基板的平面图。
图2示出了根据本发明构思的示例实施例的三维半导体存储器件的简化透视图。
图3示出了根据本发明构思的示例实施例的三维半导体存储器件的简化平面图。
图4示出了根据本发明构思的示例实施例的三维半导体存储器件的单元阵列结构的简化平面图。
图5示出了图4中的部分M的放大平面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。
图6A、图6B和图6C示出了分别沿着图5的线I-I’、II-II’和III-III’截取的截面图。
图7示出了根据本发明构思的示例实施例的三维半导体存储器件的简化透视图。
图8A、图9A、图10A、图11A和图12A示出了沿着图5的线I-I’截取的截面图，示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。
图8B、图9B、图10B、图11B和图12B示出了沿着图5的线II-II’截取的截面图，示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。
图13A和图13B示出了分别沿着图5的线I-I’和III-III’截取的截面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。
图14A和图15A示出了沿着图5的线I-I’截取的截面图，示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。
图14B和图15B示出了沿着图5的线II-II’截取的截面图，示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。
图16示出了沿着图5的线I-I’截取的截面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。
图17示出了图4中的部分M的放大平面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。
图18A和图18B示出了分别沿着图17的线I-I’和II-II’截取的截面图。
图19示出了用于形成图9A和图9B的沟道孔的过程的截面图。
图20示出了根据本发明构思的示例实施例的三维半导体存储器件的单元阵列结构的简化平面图。
图21A和图21B示出了分别沿着图20的线I-I’和II-II’截取的截面图。
图22A和图22B示出了分别沿着图20的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。
图23示出了沿着图20的线I-I’截取的截面图，示出了根据本发明构思的示例实施例的三维半导体存4储器件。
图24示出了根据本发明构思的示例实施例的三维半导体存储器件的单元阵列结构的简化平面图。
图25示出了沿着图24的线I-I’截取的截面图。
图26示出了根据本发明构思的示例实施例的三维半导体存储器件的单元阵列结构的简化平面图。
图27示出了图4中的部分M的放大平面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。
图28示出了沿着图27的线I-I’截取的截面图。
具体实施方式
图1示出了根据本发明构思的示例实施例的其上集成有三维半导体存储器件的第一基板的平面图。在附图中，相同的附图标记始终表示相同的元件。
参考图1，第一基板SUB(例如，晶片)可以包括其上形成有半导体芯片的芯片区域10以及在芯片区域10之间的划线区域20。芯片区域10可以沿着彼此相交的第一方向D1和第二方向D2二维地布置。划线区域20可以围绕芯片区域10中的每一个。例如，划线区域20可以设置在沿第一方向D1彼此相邻的芯片区域10之间以及沿第二方向D2彼此相邻的芯片区域10之间。划线区域20可以用作相邻芯片区域10之间的边界。例如，划线区域20可以是其中切割半导体基板SUB的区域，从而允许芯片区域10彼此物理分离(例如，形成单独的半导体芯片)。
根据本发明构思的一些示例实施例，第一基板SUB中包括的芯片区域10中的每一个可以在其上设置有包括三维布置的存储单元的三维半导体存储器件。
图2示出了根据本发明构思的示例实施例的三维半导体存储器件的简化透视图。在示例实施例中，图2的三维半导体器件可以设置在半导体基板SUB的芯片区域10上，如上面结合图1所公开。
参考图2，根据本发明构思的示例实施例的三维半导体存储器件可以包括外围电路结构PS、在外围电路结构PS上的单元阵列结构CS以及竖直穿透单元阵列结构CS和外围电路结构PS的直通触点(未示出)。当在平面图中观察时，单元阵列结构CS和直通触点可以与外围电路结构PS重叠。
在本发明构思的一些示例实施例中，外围电路结构PS可以包括行解码器和列解码器、页面缓冲器、控制电路和外围逻辑电路。外围电路结构PS的外围逻辑电路可以集成在诸如图1的第一基板SUB的半导体基板上。
单元阵列结构CS可以包括单元阵列，该单元阵列包括多个三维布置的存储单元。例如，单元阵列结构CS可以包括多个存储块BLK0至BLKn。存储块BLK0至BLKn中的每一个可以是数据擦除单元(例如，可以在单个擦除操作中被擦除的最小存储单元)。存储块BLK0至BLKn中的每一个可以包括三维布置的存储单元。
图3示出了根据本发明构思的示例实施例的三维半导体存储器件的简化平面图。
参考图1和图3，第一基板SUB的芯片区域10中的每一个可以在其上设置有上面参考图2讨论的外围电路结构PS和单元阵列结构CS。
芯片区域10中的每一个可以在其上设置有由行解码器ROW DEC和列解码器COLDEC、页面缓冲器PBR以及控制电路CTRL构成的外围电路结构(参见图2的外围电路结构PS)。
芯片区域10可以在其上设置有构成单元阵列结构(参见图2的单元阵列结构CS)的多个垫MT。多个垫MT可以沿着第一方向D1和第二方向D2布置。每个垫MT可以包括上面参考图2讨论的存储块BLK0至BLKn。
多个垫MT可以设置为与外围电路结构(参见图2的外围电路结构PS)重叠。根据本发明构思的一些示例实施例，外围电路结构(参见图2的外围电路结构PS)的外围逻辑电路可以自由地设置在垫MT的下方。
图4示出了根据本发明构思的示例实施例的三维半导体存储器件的单元阵列结构的简化平面图。
参考图4，第一下半导体层LSL1至第四下半导体层LSL4可以设置在芯片区域10的第一基板SUB上。第一下半导体层LSL1至第四下半导体层LSL4可以在第一方向D1和第二方向D2上二维地布置。第一下半导体层LSL1至第四下半导体层LSL4可以彼此间隔开。
例如，第二下半导体层LSL2可以在第一方向D1上与第一下半导体层LSL1相邻。第三下半导体层LSL3可以在第二方向D2上与第一下半导体层LSL1相邻。第四下半导体层LSL4可以在第二方向D2上与第二下半导体层LSL2相邻。第四下半导体层LSL4可以在第一方向D1上与第三下半导体层LSL3相邻。
上半导体层USL可以设置在第一下半导体层LSL1至第四下半导体层LSL4上。上半导体层USL可以包括分别设置在第一下半导体层LSL1至第四下半导体层LSL4上的第一上半导体层USL1至第四上半导体层USL4。切割结构TCP可以将上半导体层USL划分为第一上半导体层USL1至第四上半导体层USL4。第一上半导体层USL1至第四上半导体层USL4可以彼此绝缘。
例如，切割结构TCP可以包括第四切割结构TCP4，其限定了第一上半导体层USL1至第四上半导体层USL4的外周。切割结构TCP还可以包括第一切割结构TCP1和第二切割结构TCP2，其横穿第四切割结构TCP4的内部在第一方向D1上延伸。第一切割结构TCP1和第二切割结构TCP2可以在第一上半导体层USL1与第三上半导体层USL3之间彼此平行地延伸。第一切割结构TCP1和第二切割结构TCP2可以在第二上半导体层USL2与第四上半导体层USL4之间彼此平行地延伸。切割结构TCP还可以包括第三切割结构TCP3，其横穿第四切割结构TCP4的内部在第二方向D2上延伸。第三切割结构TCP3可以在第一上半导体层USL1与第二上半导体层USL2之间在第二方向D2上延伸。第三切割结构TCP3可以在第三上半导体层USL3与第四上半导体层USL4之间在第二方向D2上延伸。
上半导体层USL还可以包括由切割结构TCP限定的第一虚设半导体层DSL1和第二虚设半导体层DSL2。第一虚设半导体层DSL1可以插入在第一上半导体层USL1与第三上半导体层USL3之间。例如，第一虚设半导体层DSL1可以与第一上半导体层USL1和第三上半导体层USL3相邻。第二虚设半导体层DSL2可以插入在第二上半导体层USL2与第四上半导体层USL4之间。例如，第二虚设半导体层DSL2可以与第二上半导体层USL2和第四上半导体层USL4相邻。
第一电极结构ST1至第四电极结构ST4可以设置在上半导体层USL上。第一电极结构ST1至第四电极结构ST4可以分别设置在第一上半导体层USL1至第四上半导体层USL4上。第一电极结构ST1至第四电极结构ST4中的每一个可以是包括三维布置的存储单元的存储结构。第一电极结构ST1至第四电极结构ST4中的每一个可以构成以上参考图3讨论的单个垫MT。在图4的示例中，芯片区域10包括四个垫MT，但是实施例不限于此。
第一模制结构MO1可以插入在第一方向D1上彼此相邻的第一电极结构ST1与第二电极结构ST2之间。第二模制结构MO2可以插入在第一方向D1上彼此相邻的第三电极结构ST3与第四电极结构ST4之间。
可以在第一电极结构ST1与第三电极结构ST3之间以及第二电极结构ST2与第四电极结构ST4之间设置直通触点区域TVR。直通触点区域TVR可以沿着第一方向D1布置。直通触点区域TVR可以设置在第一切割结构TCP1与第二切割结构TCP2之间。
图5示出了图4中的部分M的放大平面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。图6A、图6B和图6C示出了分别沿着图5的线I-I’、II-II’和III-III’截取的截面图。图7示出了根据本发明构思的示例实施例的三维半导体存储器件的简化透视图。
参考图5、图6A、图6B和图6C，第一基板SUB可以在其上设置有包括外围晶体管PTR的外围电路结构PS。外围电路结构PS可以在其上设置有包括第一电极结构ST1至第四电极结构ST4的单元阵列结构CS。第一基板SUB可以是硅基板、硅锗基板、锗基板或在单晶硅基板上生长的单晶外延层。第一基板SUB可以包括由器件隔离层DIL限定的有源区。
外围电路结构PS可以包括设置在第一基板SUB的有源区上的多个外围晶体管PTR。外围电路结构PS还可以包括覆盖外围晶体管PTR的第一层间介电层ILD1。
如上所述，外围晶体管PTR可以构成行解码器和列解码器、页面缓冲器、控制电路和外围逻辑电路。外围线PIL可以通过外围触点PCNT电连接到外围晶体管PTR。
第一层间介电层ILD1可以覆盖外围晶体管PTR、外围触点PCNT和外围线PIL。在一些实施例中，外围线PIL中的最上一条的顶面可以与第一层间介电层ILD1的顶面共面。第一层间介电层ILD1可以包括多个堆叠的介电层。例如，第一层间介电层ILD1可以包括氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一个或多个。
蚀刻停止层ESL可以设置在外围电路结构PS的第一层间介电层ILD1上。蚀刻停止层ESL可以在其上设置有第二层间介电层ILD2和单元阵列结构CS。下面将详细描述单元阵列结构CS。
第一下半导体层LSL1至第四下半导体层LSL4可以设置在蚀刻停止层ESL上。第一下半导体层LSL1至第四下半导体层LSL4可以设置在第二层间介电层ILD2中。第二层间介电层ILD2可以使第一下半导体层LSL1至第四下半导体层LSL4彼此绝缘。例如，第二层间介电层ILD2的顶面所在的竖直高度可以高于第一下半导体层LSL1至第四下半导体层LSL4的顶面所在的竖直高度。
第一下半导体层LSL1至第四下半导体层LSL4可以包括半导体材料，例如，硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、砷化铝镓(AlGaAs)或它们的混合物。第一下半导体层LSL1至第四下半导体层LSL4可以各自具有选自单晶结构、非晶结构和多晶结构中的至少一个。例如，第一下半导体层LSL1至第四下半导体层LSL4可以包括掺杂有n型杂质的多晶硅层。作为另一示例，第一下半导体层LSL1至第四下半导体层LSL4还可以包括诸如金属的导电材料。
上半导体层USL可以设置在第一下半导体层LSL1至第四下半导体层LSL4和第二层间介电层ILD2上。上半导体层USL可以包括分别设置在第一下半导体层LSL1至第四下半导体层LSL4上的第一上半导体层USL1至第四上半导体层USL4。上半导体层USL还可以包括第一虚设半导体层DSL1和第二虚设半导体层DSL2。
上半导体层USL可以包括半导体材料，并且对半导体材料的描述可以与第一下半导体层LSL1至第四下半导体层LSL4的描述基本相同。例如，上半导体层USL可以包括掺杂有n型杂质的多晶硅层。上半导体层USL的杂质浓度可以与第一下半导体层LSL1至第四下半导体层LSL4的杂质浓度不同。
第一电极结构ST1至第四电极结构ST4可以分别设置在第一上半导体层USL1至第四上半导体层USL4上。下面将详细描述被选择作为第一电极结构ST1至第四电极结构ST4的代表的第一电极结构ST1。对第一电极结构ST1的描述也可以适用于第二电极结构ST2、第三电极结构ST3和第四电极结构ST4。
第一电极结构ST1可以包括在第一上半导体层USL1上沿竖直方向(例如，第三方向D3)堆叠的电极EL。第一电极结构ST1还可以包括将堆叠的电极EL彼此分离的第一介电层IL1。第一电极结构ST1可以被配置成使得第一介电层IL1和电极EL在第三方向D3上彼此交替地堆叠。
第一电极结构ST1可以从第一下半导体层LSL1的单元阵列区域CAR朝向第一下半导体层LSL1的连接区域CNR延伸。第一电极结构ST1可以在连接区域CNR上具有阶梯结构STS。例如，第一电极结构ST1的阶梯结构STS可以在第二方向D2上与第三电极结构ST3的阶梯结构STS相邻。第一电极结构ST1的阶梯结构STS可以面对第三电极结构ST3的阶梯结构STS。
第一电极结构ST1的最下电极EL可以是下选择线。第一电极结构ST1的最上电极EL可以是上选择线。可以将字线定义为指示除下选择线和上选择线之外的其余电极EL。
电极EL可以包括选自以下项的导电材料：掺杂的半导体(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电的金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)。第一介电层IL1可以包括氧化硅层。
单元阵列区域CAR上的第一电极结构ST1还可以包括第二介电层IL2。第二介电层IL2可以选择性地设置在单元阵列区域CAR上，而不设置在连接区域CNR上。例如，第二介电层IL2的侧面可以与最上电极EL的侧面竖直地对准。第二介电层IL2的厚度可以大于第一介电层IL1的厚度。第二介电层IL2可以包括与第一介电层IL1相同的介电材料。例如，第二介电层IL2可以包括氧化硅层。厚度可以指在垂直于基板SUB的顶面的方向上测量的厚度或高度。
在单元阵列区域CAR上，可以设置多个竖直沟道结构VS以穿透第一电极结构ST1。当在平面图中观察时，竖直沟道结构VS可以以笔直或之字形的方式布置。竖直沟道结构VS中的每一个可以包括竖直介电图案VP、竖直半导体图案SP和掩埋介电图案VI。
竖直介电图案VP可以插入在第一电极结构ST1与竖直半导体图案SP之间，并且可以朝向第一下半导体层LSL1延伸。竖直介电图案VP可以具有顶端开口的管状形状。竖直半导体图案SP可以覆盖竖直介电图案VP的内壁，并且可以与竖直介电图案VP一起朝向第一下半导体层LSL1延伸。竖直半导体图案SP也可以具有顶端开口的管状形状。掩埋介电图案VI可以填充竖直半导体图案SP的内部。
竖直介电图案VP可以由单个薄层或多个薄层形成。在本发明构思的一些示例实施例中，竖直介电图案VP可以包括数据存储层。例如，竖直介电图案VP可以包括隧道介电层、电荷存储层和阻挡介电层，这些层构成NAND闪存器件的数据存储层。
电荷存储层可以是例如陷阱介电层、浮置栅电极或包括导电纳米点的介电层。电荷存储层可以包括选自氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶体硅层和叠层陷阱层中的至少一个。隧道介电层可以包括带隙大于电荷存储层的带隙的材料。隧道介电层可以包括氧化硅层或高k介电层，诸如氧化铝层和氧化铪层。阻挡介电层可以包括氧化硅层。
竖直半导体图案SP可以包括诸如硅(Si)、锗(Ge)或它们的混合物的半导体材料。附加地或替代地，竖直沟道结构VS可以是掺杂半导体或未掺杂本征半导体。包括半导体材料的竖直半导体图案SP可以用作构成NAND单元串的晶体管的沟道。
导电焊盘PAD可以设置在每个竖直沟道结构VS的上部上。导电焊盘PAD可以覆盖竖直半导体图案SP的顶面和掩埋介电图案VI的顶面。导电焊盘PAD可以包括掺杂半导体材料和导电材料中的一种或多种。位线接触插头BPLG可以通过导电焊盘PAD电连接到竖直半导体图案SP。
源半导体层SSP可以插入在第一下半导体层LSL1与第一上半导体层USL1之间。源半导体层SSP可以将第一下半导体层LSL1电连接到第一上半导体层USL1。源半导体层SSP可以与每个竖直半导体图案SP的下部侧壁直接接触。源半导体层SSP可以将多个竖直半导体图案SP彼此电连接。在一些实施例中，源半导体层SSP的顶面可以接触第一上半导体层USL1的底面，并且源半导体层SSP的底面可以接触第一下半导体层LSL1的顶面。源半导体层SSP的顶面可以与第二层间介电层ILD2的顶面共面。源半导体层SSP的侧面可以与第一下半导体层LSL1的侧面竖直地对准。如本文所使用，除非上下文另有指示，否则术语“接触”是指直接连接(即，碰触)。
总之，可以在竖直半导体图案SP、源半导体层SSP、第一下半导体层LSL1和第一上半导体层USL1之间设置电连接。第一下半导体层LSL1、源半导体层SSP和第一上半导体层USL1可以用作存储单元的源。源半导体层SSP可以包括掺杂有n型杂质的半导体层。
第二基板可以由下半导体层LSL1至LSL4、源半导体层SSP和上半导体层USL构成。第一基板SUB可以支撑外围电路结构PS，并且第二基板可以支撑单元阵列结构CS。第二基板可以包括半导体层和导电层中的一个或多个。例如，参考将在下面讨论的图16，第二基板还可以在第一下半导体层LSL1至第四下半导体层LSL4的每一个下方包括金属图案MP。
参考图5、图6B和图6C，多个分离结构SPS可以穿透第一电极结构ST1。分离结构SPS可以在第二方向D2上彼此平行地纵向延伸。例如，第一电极结构ST1可以被配置成使得分离结构SPS将单个电极EL水平地分离成多个电极EL。由分离结构SPS分离的多个电极EL可以在第二方向D2上彼此平行地延伸。分离结构SPS的底面可以接触源半导体层SSP的顶面。分离结构SPS可以包括介电材料，诸如氧化硅。
根据本发明构思的一些示例实施例，可以将NAND闪存器件用作三维半导体存储器件。多个NAND单元串可以集成到第一下半导体层LSL1上的第一电极结构ST1中。例如，第一电极结构ST1和穿透其的竖直沟道结构VS可以构成三维地布置在第一下半导体层LSL1上的存储单元。第一电极结构ST1的电极EL可以用作晶体管的栅电极。
参考图5，第一模制结构MO1可以设置在第一电极结构ST1与第二电极结构ST2之间，并且第二模制结构MO2可以设置在第三电极结构ST3与第四电极结构ST4之间。当在平面图中观察时，第一模制结构MO1可以设置在第一下半导体层LSL1与第二下半导体层LSL2之间，并且第二模制结构MO2可以设置在第三下半导体层LSL3与第四下半导体层LSL4之间。下面将详细描述被选择作为第一模制结构MO1和第二模制结构MO2的代表的第一模制结构MO1。
参考图6C，第一模制结构MO1可以包括在第二层间介电层ILD2上沿第三方向D3堆叠的牺牲层HL。第一模制结构MO1还可以包括将堆叠的牺牲层HL彼此分离的第一介电层IL1。第一模制结构MO1可以被配置成使得第一介电层IL1和牺牲层HL在第三方向D3上彼此交替地堆叠。
牺牲层HL可以设置在与第一电极结构ST1的对应电极EL相同的高度处。牺牲层HL可以设置在与第二电极结构ST2的对应电极EL相同的高度处。在该配置中，第一模制结构MO1的牺牲层HL可以将第一电极结构ST1的电极EL物理连接到第二电极结构ST2的电极EL。牺牲层HL可以包括介电材料，诸如氧化硅层或氮氧化硅层。由于第一模制结构MO1的牺牲层HL包括介电材料，因此第一模制结构MO1可以使第一电极结构ST1和第二电极结构ST2彼此绝缘。
返回到图6A，第三层间介电层ILD3可以设置在上半导体层USL上。第三层间介电层ILD3可以覆盖第一电极结构ST1至第四电极结构ST4中的每一个的阶梯结构STS。第三层间介电层ILD3的顶面可以与第二介电层IL2的顶面共面。第四层间介电层ILD4可以设置在第二介电层IL2上和第三层间介电层ILD3上。
多个位线接触插头BPLG可以穿透第四层间介电层ILD4，并且可以耦接到在竖直沟道结构VS的上部上的对应的导电焊盘PAD。多个位线BL可以设置在第四层间介电层ILD4上。位线BL可以在第一方向D1上彼此平行地延伸。位线BL中的每一个可以通过位线接触插头BPLG电连接到竖直半导体图案SP。
多个单元接触插头PLG可以穿透第三层间介电层ILD3和第四层间介电层ILD4，并且可以耦接到构成阶梯结构STS的对应电极EL。多个连接线CL可以设置在第四层间介电层ILD4上。连接线CL中的每一个可以通过单元接触插头PLG电连接到电极EL。
参考图4、图5和图6A，可以设置切割结构TCP。例如，可以形成切割结构TCP以填充第二沟槽TR2。切割结构TCP可以穿透上半导体层USL以及第三层间介电层ILD3和第四层间介电层ILD4并且竖直延伸到第二层间介电层ILD2。切割结构TCP可以将上半导体层USL分离成第一上半导体层USL1至第四上半导体层USL4以及第一虚设半导体层DSL1和第二虚设半导体层DSL2。切割结构TCP的底面可以比上半导体层USL的底面低。例如，切割结构TCP的底面所在的竖直高度可以低于第二层间介电层ILD2的顶面所在的竖直高度。切割结构TCP可以包括介电材料，诸如氧化硅层。
切割结构TCP可以包括例如在第一方向D1上延伸的第一切割结构TCP1、在第一方向D1上延伸的第二切割结构TCP2和在第二方向D2上延伸的第三切割结构TCP3。当在平面图中观察时，第一切割结构TCP1、第二切割结构TCP2和第三切割结构TCP3可以各自具有线性形状。如图4中所示，切割结构TCP还可以包括第四切割结构TCP4，其限定了第一上半导体层USL1至第四上半导体层USL4的外周。
参考图5和图6A，第一切割结构TCP1和第二切割结构TCP2可以设置在第一电极结构ST1与第三电极结构ST3之间。第一切割结构TCP1和第二切割结构TCP2可以将上半导体层USL划分为第一上半导体层USL1和第二上半导体层USL2。第一切割结构TCP1和第二切割结构TCP2可以使第一上半导体层USL1和第二上半导体层USL2彼此绝缘。上半导体层USL可以具有保留在第一切割结构TCP1与第二切割结构TCP2之间的部分，并且上半导体层USL的所保留的部分可以被定义为第一虚设半导体层DSL1。
参考图5和图6C，第三切割结构TCP3可以穿透第一模制结构MO1和第二模制结构MO2。例如，第三切割结构TCP3可以穿透第一模制结构MO1的牺牲层HL，并且也可以穿透第一模制结构MO1下方的上半导体层USL。第三切割结构TCP3可以将在第一模制结构MO1下方的上半导体层USL划分为第一上半导体层USL1和第二上半导体层USL2。
参考图6A，第一上半导体层USL1可以具有由第一切割结构TCP1限定的第一侧壁SW1。在第一上半导体层USL1下方的第一下半导体层LSL1可以具有与第一侧壁SW1相邻的第二侧壁SW2。当在第二方向D2上观察时，第一下半导体层LSL1的第二侧壁SW2可以面对第三下半导体层LSL3。第一侧壁SW1可以不与第二侧壁SW2对准。第一侧壁SW1可以在第二方向D2上与第二侧壁SW2偏移。第一侧壁SW1可以在第二方向D2上突出超过第二侧壁SW2。第一侧壁SW1可以相对于基板SUB的顶面成一定角度。第二侧壁SW2可以垂直于基板SUB的顶面。
介电图案IP可以设置在上半导体层USL的直通触点区域TVR上。介电图案IP可以设置在上半导体层USL的第一虚设半导体层DSL1中。例如，可以形成介电图案IP以填充第一虚设半导体层DSL1中的开口OP。介电图案IP可以穿透第一虚设半导体层DSL1。介电图案IP可以具有与第一虚设半导体层DSL1的相应的顶面和底面共面的顶面和底面。介电图案IP可以具有与第二层间介电层ILD2的顶面接触的底面。介电图案IP可以具有与第三层间介电层ILD3的底面接触的顶面。
可以设置至少一个直通触点TVS，其穿透第四层间介电层ILD4、第三层间介电层ILD3、介电图案IP、第二层间介电层ILD2和蚀刻停止层ESL并且电连接到外围电路结构PS的外围线PIL。当在平面图中观察时，直通触点TVS可以设置在直通触点区域TVR中。例如，可以在第一电极结构ST1与第三电极结构ST3之间设置直通触点TVS。直通触点TVS可以被包括介电材料的间隔件SS围绕。
至少一个连接线CL可以延伸到直通触点TVS上。连接线CL可以经由直通触点TVS电连接到外围线PIL。例如，电极EL可以通过连接线CL和直通触点TVS电连接到外围电路结构PS的外围线PIL。
参考图7，根据本发明构思的示例实施例，切割结构TCP可以将单元阵列结构CS分离成多个部件。例如，切割结构TCP可以将上半导体层USL划分为多个部分，该上半导体层USL在第一基板SUB的整个表面上形成为单板形状。当在平面图中观察时，被切割结构TCP划分的上半导体层USL可以被成形为像瓦片一样的形状。上面参考图3讨论的单个垫MT可以包括多个瓦片(tile)。
图8A、图9A、图10A、图11A和图12A示出了沿着图5的线I-I’截取的截面图，示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。图8B、图9B、图10B、图11B和图12B示出了沿着图5的线II-II’截取的截面图，示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。
参考图5、图8A和图8B，外围电路结构PS可以形成在第一基板SUB上。外围电路结构PS的形成可以包括：在第一基板SUB上形成外围晶体管PTR，在外围晶体管PTR上形成外围线PIL，形成将外围晶体管PTR连接到外围线PIL的外围触点PCNT，以及形成第一层间介电层ILD1。
例如，外围晶体管PTR的形成可以包括：在第一基板SUB上形成限定有源区的器件隔离层DIL，在有源区上形成栅介电层和栅电极，以及将杂质注入有源区以形成源极/漏极区。
蚀刻停止层ESL可以形成在第一层间介电层ILD1上。第二层间介电层ILD2可以形成在蚀刻停止层ESL上。第一下半导体层LSL1至第四下半导体层LSL4可以形成在第二层间介电层ILD2上。
第一下半导体层LSL1至第四下半导体层LSL4的形成可以包括：在第一基板SUB的整个表面上形成第一半导体层，以及对第一半导体层执行图案化工艺。图案化工艺可以将第一半导体层划分成四个部分，并且可以将四个部分相应地定义为第一下半导体层LSL1至第四下半导体层LSL4。
第三介电层IL3、下牺牲层LHL和第四介电层IL4可以形成在第一下半导体层LSL1至第四下半导体层LSL4中的每一个上。当在平面图中观察时，下牺牲层LHL可以与第一下半导体层LSL1至第四下半导体层LSL4中的对应一个重叠。例如，第三介电层IL3和第四介电层IL4可以包括氧化硅层，并且下牺牲层LHL可以包括氮化硅层或氮氧化硅层。
上半导体层USL可以形成在第一基板SUB的整个表面上。上半导体层USL可以形成为在第一基板SUB的整个表面上具有板状。例如，当在平面图中观察时，上半导体层USL可以覆盖多个芯片区域(参见图1的芯片区域10)。上半导体层USL可以包括至少一个直通触点区域TVR。
例如，可以通过沉积多晶硅层以覆盖第一基板SUB的整个表面来形成上半导体层USL。作为一个实施例，可以在沉积上半导体层USL的同时原位掺杂杂质。作为另一实施例，在沉积上半导体层USL之后，可以用杂质掺杂上半导体层USL。
可以选择性地蚀刻上半导体层USL的直通触点区域TVR以形成开口OP。可以形成介电图案IP以填充开口OP。介电图案IP可以包括介电材料，诸如氧化硅层。
第一模制结构MO1和第二模制结构MO2可以形成在上半导体层USL上。例如，第一介电层IL1和牺牲层HL可以沿竖直方向交替地形成在上半导体层USL上，从而形成模制结构。第二介电层IL2可以形成在模制结构的顶部。
可以通过使用热化学气相沉积(CVD)、等离子体增强CVD、物理CVD工艺或原子层沉积(ALD)来沉积第一介电层IL、牺牲层HL和第二介电层IL2。第一介电层IL1可以包括氧化硅层，并且牺牲层HL可以包括氮化硅层或氮氧化硅层。
可以对模制结构进行图案化以形成在第二方向D2上彼此间隔开的第一模制结构MO1和第二模制结构MO2。第一模制结构MO1可以形成在第一下半导体层LSL1和第二下半导体层LSL2上。第二模制结构MO2可以形成在第三下半导体层LSL3和第四下半导体层LSL4上。
第一模制结构MO1和第二模制结构MO2中的每一个可以形成为具有阶梯结构STS。下面将示例性地讨论第一模制结构MO1。第一下半导体层LSL1可以包括单元阵列区域CAR和连接区域CNR。第一模制结构MO1可以经历循环工艺以在连接区域CNR上形成阶梯结构STS。例如，阶梯结构STS的形成可以包括：在第一模制结构MO1上形成掩模图案(未示出)，以及重复执行使用掩模图案的循环工艺。循环工艺可以包括：使用掩模图案作为蚀刻掩模以蚀刻第一模制结构MO1的一部分，以及执行修整工艺以减小掩模图案。
第三层间介电层ILD3可以形成在第一模制结构MO1和第二模制结构MO2上。第三层间介电层ILD3的形成可以包括：形成厚的介电层以覆盖第一模制结构MO1和第二模制结构MO2，以及对介电层执行平坦化工艺直到暴露出第二介电层IL2。
参考图5、图9A和图9B，可以形成沟道孔CH以穿透第一模制结构MO1和第二模制结构MO2中的每一个。例如，可以在第一下半导体层LSL1的单元阵列区域CAR上形成穿透第一模制结构MO1的多个沟道孔CH。每个沟道孔CH的底面可以在第一下半导体层LSL1的底面与顶面之间的竖直高度处。
参考图19，下面将详细描述在第一基板SUB的整个表面上或在晶片的整个表面上的沟道孔CH的形成。沟道孔CH的形成可以包括：在模制结构MO上形成具有开口的硬掩模层MAP，该开口限定了将形成沟道孔CH的区域，以及使用硬掩模层MAP作为用于各向异性地蚀刻模制结构MO的各向异性蚀刻工艺的蚀刻掩模。
硬掩模层MAP可以包括：含硅材料，诸如氧化硅、氮化硅、氮氧化硅或多晶硅；含碳材料，诸如非晶碳层(ACL)或旋涂硬掩模(SOH)层；含金属的材料，诸如钨；或有机材料。可以形成硬掩模层MAP以覆盖第一基板SUB的整个表面。在第一基板SUB的边缘上，硬掩模层MAP可以直接接触上半导体层USL以及第一基板SUB的边缘的顶面。
当在平面图中观察时，沟道孔CH可以沿一个方向布置或以之字形方式排列。例如，用于形成沟道孔CH的各向异性蚀刻工艺可以是等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、射频感应耦接等离子体反应离子蚀刻(ICP-RIE)工艺或离子束蚀刻(IBE)工艺。
当使用高功率等离子体执行各向异性蚀刻工艺时，等离子体中包括的离子和/或由自由基引起的正电荷可以被充入或累积在上半导体层USL的暴露于沟道孔CH的表面上。
在根据本发明构思的一些示例实施例的三维半导体存储器件的制造过程中，第一基板SUB可以放置在半导体制造装置的支撑件(未示出)上。在执行各向异性蚀刻工艺以形成沟道孔CH的同时，可以从该支撑件向第一基板SUB提供接地电压。
上半导体层USL可以形成为覆盖第一基板SUB的整个表面的板状。因此，在第一基板SUB的边缘上，上半导体层USL可以直接接触第一基板SUB。这样，在各向异性蚀刻工艺期间，可以通过支撑件和第一基板SUB向上半导体层USL提供接地电压。因此，在使用等离子体的各向异性蚀刻工艺期间(例如，在形成沟道孔CH期间)，累积在上半导体层USL上的正电荷可以释放到外部。
另外，当硬掩模层MAP包括非晶碳层(ACL)时，在使用等离子体的各向异性蚀刻工艺期间，负电荷可以被充入或累积在非晶碳层上。如图19中所示，在第一基板SUB的边缘上，硬掩模层MAP也可以直接接触第一基板SUB，使得累积在硬掩模层MAP上的负电荷可以通过第一基板SUB释放。
根据本发明构思的一些示例实施例，可以在将上半导体层USL划分为多个瓦片(例如，图4的第一上半导体层USL1至第四上半导体层USL4)之前执行沟道孔CH的形成。因此，在形成沟道孔CH的同时，第一基板SUB上的上半导体层USL可以在其整个表面上电接地。因此，可以在形成沟道孔CH期间防止电弧。
再次参考图5、图9A和图9B，可以在对应的沟道孔CH中形成竖直沟道结构VS。竖直沟道结构VS的形成可以包括：在沟道孔CH的内壁上依次形成竖直介电层、竖直半导体层和掩埋介电层，以及执行平坦化工艺直到暴露出第二介电层IL2的顶面。竖直介电层和竖直半导体层可以共形地形成。
例如，可以形成竖直介电图案VP以覆盖沟道孔CH的内壁。竖直介电图案VP可以具有管状形状，其顶端开口，且其底端是封闭的。竖直介电图案VP可以包括数据存储层。可以形成竖直半导体图案SP以覆盖竖直介电图案VP的内壁。竖直半导体图案SP可以具有管状形状，其顶端开口，且其底端是封闭的。可以形成掩埋介电图案VI以填充竖直半导体图案SP的内部。竖直介电图案VP、竖直半导体图案SP和掩埋介电图案VI可以构成竖直沟道结构VS。可以在竖直沟道结构VS中的每一个的上部上形成导电焊盘PAD。
参考图5、图10A和图10B，第四层间介电层ILD4可以形成在第一模制结构MO1和第二模制结构MO2上以及第三层间介电层ILD3上。第一模制结构MO1和第二模制结构MO2可以被图案化以形成穿透第一模制结构MO1和第二模制结构MO2中的每一个的第一沟槽TR1。第一沟槽TR1可以在第一方向D1上彼此平行地延伸。
第一沟槽TR1可以暴露第一下半导体层LSL1至第四下半导体层LSL4。第一沟槽TR1中的每一个可以暴露牺牲层HL的侧壁。第一沟槽TR1中的每一个可以暴露第三介电层IL3的侧壁、下牺牲层LHL的侧壁和第四介电层IL4的侧壁。
与沟道孔CH的形成一样，第一沟槽TR1的形成可以采用使用高能等离子体的各向异性蚀刻工艺。因此，正电荷可以被累积在上半导体层USL的表面上，从而生成电弧。与之相反，如以上参考图19所讨论的，因为接地电压被施加到形状为板状的上半导体层USL，所以可以在形成第一沟槽TR1的过程中抑制电弧的生成。
参考图5、图11A和图11B，源半导体层SSP可以代替暴露于第一沟槽TR1的下牺牲层LHL。例如，可以选择性地去除暴露于第一沟槽TR1的下牺牲层LHL。下牺牲层LHL的去除可以暴露竖直沟道结构VS中的每一个的竖直介电图案VP的下部。
可以选择性地去除竖直介电图案VP的暴露的下部。因此，可以暴露竖直半导体图案SP的下部。在去除竖直介电图案VP的下部的同时，也可以去除第三介电层IL3和第四介电层IL4。
源半导体层SSP可以形成在去除了第三介电层IL3、下牺牲层LHL和第四介电层IL4的空间中。源半导体层SSP可以直接接触竖直半导体图案SP的暴露的下部。源半导体层SSP可以直接接触在源半导体层SSP下面的第一下半导体层LSL1至第四下半导体层LSL4之一。源半导体层SSP可以直接接触在源半导体层SSP上面的上半导体层USL。
参考图5、图12A和图12B，电极EL可以代替暴露于第一沟槽TR1的对应的牺牲层HL。例如，可以选择性地去除暴露于第一沟槽TR1的牺牲层HL。电极EL可以形成在去除了牺牲层HL的每个空间中。
可以形成第二沟槽TR2以穿透第四层间介电层ILD4、第三层间介电层ILD3和上半导体层USL。当在平面图中观察时，第二沟槽TR2可以包括在第一方向D1上延伸的部分和在第二方向D2上延伸的部分。
第二沟槽TR2可以将上半导体层USL划分成多个部分。例如，上半导体层USL可以被划分为第一上半导体层USL1至第四上半导体层USL4以及第一虚设半导体层DSL1和第二虚设半导体层DSL2。第二沟槽TR2可以使第一上半导体层USL1至第四上半导体层USL4彼此分离并彼此绝缘。第一上半导体层USL1至第四上半导体层USL4可以分别设置在第一下半导体层LSL1至第四下半导体层LSL4上。
可以形成切割结构TCP以填充第二沟槽TR2。切割结构TCP的形成可以包括：形成介电层以填充第二沟槽TR2，以及执行平坦化工艺直到暴露出第四层间介电层ILD4的顶面。例如，切割结构TCP可以包括设置在第一电极结构ST1与第三电极结构ST3之间的第一切割结构TCP1和第二切割结构TCP2。
切割结构TCP可以将上半导体层USL分成第一上半导体层USL1至第四上半导体层USL4。第一上半导体层USL1至第四上半导体层USL4可以彼此绝缘。因此，分别在第一上半导体层USL1至第四上半导体层USL4上的第一电极结构ST1至第四电极结构ST4可以彼此独立地操作。
返回到图5、图6A、图6B和图6C，可以形成至少一个直通触点TVS，该直通触点TVS穿透第四层间介电层ILD4、第三层间介电层ILD3、介电图案IP、第二层间介电层ILD2和蚀刻停止层ESL并且电连接到外围电路结构PS的外围线PIL。直通触点TVS可以形成在直通触点区域TVR上。
直通触点TVS的形成可以包括：形成从第四层间介电层ILD4延伸到外围电路结构PS的外围线PIL的通孔，并用导电材料填充该通孔。在用导电材料填充该通孔之前，可以在该通孔的内壁上形成间隔件SS。
可以形成位线接触插头BPLG，其穿透第四层间介电层ILD4并且耦接到对应的竖直沟道结构VS。可以形成单元接触插头PLG，其穿透第三层间介电层ILD3和第四层间介电层ILD4并且耦接到对应的电极EL。在第四层间介电层ILD4上，位线BL可以形成为与位线接触插头BPLG电连接，并且连接线CL可以形成为与单元接触插头PLG电连接。
图13A和图13B示出了分别沿着图5的线I-I’和III-III’截取的截面图，示出了根据本发明构思的一些示例实施例的三维半导体存储器件。在下面的实施例中，将省略与以上参考图5、图6A、图6B和图6C所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参考图5、图13A和图13B，切割结构TCP可以在其下部包括扩展部分。例如，第一切割结构TCP1可以包括在其下部的扩展部分P1和在扩展部分P1上的延伸部分P2。延伸部分P2可以穿透上半导体层USL。扩展部分P1可以设置在第二层间介电层ILD2中。
第一切割结构TCP1的扩展部分P1可以在第二方向D2上具有第一宽度W1。随着从扩展部分P1的上部接近扩展部分P1的下部，第一宽度W1可以逐渐增大到最大值，然后可以逐渐减小。例如，当在截面中观察时，扩展部分P1可以具有椭圆形状。
第一切割结构TCP1的延伸部分P2可以在第二方向D2上具有第二宽度W2。随着从延伸部分P2的上部接近延伸部分P2的下部，第二宽度W2可以逐渐减小。
扩展部分P1的第一宽度W1的最大值可以大于延伸部分P2的第二宽度W2的最大值。第一切割结构TCP1可以具有在扩展部分P1与延伸部分P2之间的边界处突然改变的宽度。扩展部分P1与延伸部分P2之间的边界可以位于第一下半导体层LSL1的底面与第一上半导体层USL1的底面之间的高度处。
图14A和图15A示出了沿着图5的线I-I’截取的截面图，示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。图14B和图15B示出了沿着图5的线II-II’截取的截面图，示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。在下面的实施例中，将省略与参考图8A至图12B所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参考图5、图14A和图14B，在图10A和图10B的所得结构上，可以形成第二沟槽TR2以穿透第三层间介电层ILD3和上半导体层USL。作为本发明构思的示例实施例，第二沟槽TR2可以与第一沟槽TR1同时形成。作为本发明构思的另一示例实施例，可以形成第一沟槽TR1，之后可以形成第二沟槽TR2。第二沟槽TR2可以暴露第二层间介电层ILD2的一部分。
参考图5、图15A和图15B，源半导体层SSP可以代替暴露于第一沟槽TR1的下牺牲层LHL。在源半导体层SSP的替换期间，第二层间介电层ILD2可以在其暴露于第二沟槽TR2的部分处被蚀刻。例如，源半导体层SSP的替换可以包括蚀刻竖直介电图案VP的下部的工艺，并且第二层间介电层ILD2可以在其通过蚀刻工艺暴露出的部分处被蚀刻。因此，可以在第二沟槽TR2的下部中形成扩展空间。随后，可以用介电材料填充第二沟槽TR2以形成切割结构TCP。
图16示出了沿着图5的线I-I’截取的截面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。在下面的实施例中，将省略与以上参考图5、图6A、图6B和图6C所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参考图5和图16，可以在第一下半导体层LSL1至第四下半导体层LSL4中的每一个的下方设置金属图案MP。金属图案MP可以直接接触第一下半导体层LSL1至第四下半导体层LSL4中的每一个的底面。金属图案MP的侧面可以与第一下半导体层LSL1至第四下半导体层LSL4中的每一个的侧面竖直对准。当在平面图中观察时，金属图案MP可以与第一下半导体层LSL1至第四下半导体层LSL4中的覆在其上的一个下半导体层重叠。
金属图案MP可以包括选自金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。根据本发明构思的一些示例实施例，当三维半导体存储器件操作时，可以向金属图案MP供应从电压发生器生成的电压。
图17示出了图4中的部分M的放大平面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。图18A和图18B示出了分别沿着图17的线I-I’和II-II’截取的截面图。在下面的实施例中，将省略与以上参考图5、图6A、图6B和图6C所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参考图17、图18A和图18B，切割结构TCP可以包括多个虚设触点DVS。例如，第一切割结构TCP1和第二切割结构TCP2中的每一个可以包括沿第一方向D1布置的多个虚设触点DVS。第三切割结构TCP3可以包括沿第二方向D2布置的多个虚设触点DVS。例如，沿一个方向布置的虚设触点DVS可以彼此连接。因此，当在平面图中观察时，沿一个方向布置的虚设触点DVS可以各自成形为像在该一个方向上延伸的导线。
虚设触点DVS中的每一个可以包括位于其下部的水平部分P3和位于水平部分P3上的竖直部分P4。水平部分P3可以设置在上半导体层USL中。例如，水平部分P3可以穿透上半导体层USL。水平部分P3的直径可以大于竖直部分P4的直径。
作为本发明构思的一个示例，虚设触点DVS的水平部分P3可以沿一个方向布置并且彼此连接。作为本发明构思的另一示例实施例，虚设触点DVS的水平部分P3可以在一个方向上彼此间隔开地布置。
切割结构TCP还可以包括围绕虚设触点DVS中的每一个的间隔件SS。例如，间隔件SS可以插入在上半导体层USL与虚设触点DVS的水平部分P3之间。间隔件SS可以围绕沿一个方向布置的水平部分P3。因此，上半导体层USL可以被划分为彼此绝缘的多个部分。
例如，第一上半导体层USL1和第一虚设半导体层DSL1可以通过插入在第一上半导体层USL1与第一虚设半导体层DSL1之间的第一切割结构TCP1的间隔件SS而彼此绝缘。第三上半导体层USL3和第一虚设半导体层DSL1可以通过插入在第三上半导体层USL3与第一虚设半导体层DSL1之间的第二切割结构TCP2的间隔件SS而彼此绝缘。第一上半导体层USL1和第二上半导体层USL2可以通过插入在第一上半导体层USL1与第二上半导体层USL2之间的第三切割结构TCP3的间隔件SS而彼此绝缘。
图20示出了根据本发明构思的示例实施例的三维半导体存储器件的单元阵列结构的简化平面图。图21A和图21B示出了分别沿着图20的线I-I’和II-II’截取的截面图。在下面的实施例中，将省略与以上参考图5、图6A、图6B和图6C所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参考图20、图21A和图21B，可以设置第一下半导体层LSL1至第四下半导体层LSL4。当在平面图中观察时，第一下半导体层LSL1至第四下半导体层LSL4中的每一个可以具有四边形瓦片形状。第一下半导体层LSL1至第四下半导体层LSL4可以二维地布置。
上半导体层USL可以设置在第一下半导体层LSL1至第四下半导体层LSL4上。上半导体层USL可以包括分别设置在第一下半导体层LSL1至第四下半导体层LSL4上的第一上半导体层USL1至第四上半导体层USL4。
上半导体层USL还可以包括在第一上半导体层USL1至第四上半导体层USL4中的相邻的上半导体层之间的连接图案CNL。例如，可以在彼此相邻的第一上半导体层USL1与第二上半导体层USL2之间插入两个连接图案CNL。
上面参考图5、图6A、图6B和图6C所讨论的上半导体层USL可以在第一基板SUB的整个表面上具有板状。与之相反，根据本实施例，第一上半导体层USL1至第四上半导体层USL4可以各自成形为像瓦片一样，并且上半导体层USL可以具有瓦片组合的形状。连接图案CNL可以设置在第一上半导体层USL1至第四上半导体层USL4之间。
可以在上半导体层USL的每个连接图案CNL上设置至少一个切割结构TCP。例如，可以在第一上半导体层USL1与第二上半导体层USL2之间的连接图案CNL上设置一对切割结构TCP。根据本实施例的切割结构TCP可以具有在一个方向上具有长轴的条形。
切割结构TCP可以穿透连接图案CNL。切割结构可以将连接图案CNL与第一上半导体层USL1至第四上半导体层USL4分离，以将连接图案CNL与第一上半导体层USL1至第四上半导体层USL4电隔离。因此，第一上半导体层USL1至第四上半导体层USL4都不可通过连接图案CNL彼此连接。切割结构TCP可以将第一上半导体层USL1至第四上半导体层USL4彼此分离。
第一上半导体层USL1可以具有由切割结构TCP限定的第一侧壁SW1。第一下半导体层LSL1可以具有在第一方向D1上延伸的第二侧壁SW2。第一上半导体层USL1可以具有在第一方向D1上延伸的第三侧壁SW3。第三侧壁SW3可以位于一对连接图案CNL之间。
第二侧壁SW2可以在第二方向D2上与第一侧壁SW1和第三侧壁SW3偏移。第二侧壁SW2可以在第二方向D2上突出超过第一侧壁SW1和第三侧壁SW3。
第二侧壁SW2的进一步突出部分可以允许第一下半导体层LSL1在其上具有穿透连接图案CNL的切割结构TCP。切割结构TCP可以不穿透第一下半导体层LSL1。切割结构TCP的底面可以高于第一下半导体层LSL1的底面。在一些实施例中，切割结构TCP的底面可以接触第一下半导体层LSL1的顶面。
当形成切割结构TCP时，第一下半导体层LSL1可以用作蚀刻停止层。当在切割结构TCP下方未设置第一下半导体层LSL1时，切割结构TCP可能延伸到外围电路结构PS，并因此可能损坏外围电路结构PS顶部的外围线PIL。根据本发明构思的一些示例实施例，下半导体层LSL1至LSL4中的一个或多个可以防止切割结构TCP被过度蚀刻，因此可以避免工艺缺陷并提高器件可靠性。
图22A和图22B示出了分别沿着图20的线I-I’和II-II’截取的截面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。
参考图20、图22A和图22B，可以在第一下半导体层LSL1上设置多个切割结构TCP。例如，可以在第一下半导体层LSL1上设置三个切割结构TCP。第一下半导体层LSL1上的三个切割结构TCP可以穿透连接图案CNL。第一上半导体层USL1可以在三个切割结构TCP中的相邻两个切割结构之间具有第三侧壁SW3。
图23示出了沿着图20的线I-I’截取的截面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。
参考图20和图23，可以在第一下半导体层LSL1上设置多个切割结构TCP。切割结构TCP可以包括第一切割图案TCPa、第二切割图案TCPb和第三切割图案TCPc。
第一切割图案TCPa的底面可以在上半导体层USL与第一下半导体层LSL1之间。与以上参考图13A讨论的扩展部分P1相似，第一切割图案TCPa可以在其下部水平地扩展。
第二切割图案TCPb的底面可以与第一下半导体层LSL1的顶面接触。与以上参考图13A讨论的扩展部分P1相似，第二切割图案TCPb可以在其下部水平地扩展。
第三切割图案TCPc的底面可以在第一下半导体层LSL1的顶面与底面之间。与第一切割图案TCPa和第二切割图案TCPb不同，第三切割图案TCPc可以不包括扩展部分。
图24示出了根据本发明构思的示例实施例的三维半导体存储器件的单元阵列结构的简化平面图。图25示出了沿着图24的线I-I’截取的截面图。在下面的实施例中，将省略与以上参考图5、图6A、图6B和图6C所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参考图24和图25，第一下半导体层LSL1可以具有第二侧壁SW2，该第二侧壁SW2在第二方向D2上突出超过第一上半导体层USL1的第一侧壁SW1，该第一侧壁SW1由第一切割结构TCP1限定。因此，第一切割结构TCP1可以位于第一下半导体层LSL1上。第一切割结构TCP1可以不穿透第一下半导体层LSL1。
如上所述，下半导体层LSL1到LSL4中的一个或多个可以防止切割结构TCP被过度蚀刻，因此可以避免工艺缺陷并提高器件可靠性。
图26示出了根据本发明构思的示例实施例的三维半导体存储器件的单元阵列结构的简化平面图。沿着图26的线I-I’截取的截面图可以与图21A的截面图基本相同，并且沿着图26的线II-II’截取的截面图可以与图25的截面图基本相同。
参考图26，第一上半导体层USL1和第三上半导体层USL3可以分别设置在第一下半导体层LSL1和第三下半导体层LSL3上。第一上半导体层USL1和第三上半导体层USL3中的每一个可以具有四边形瓦片形状。连接图案CNL可以插入在第一上半导体层USL1与第三上半导体层USL3之间。
第二上半导体层USL2和第四上半导体层USL4可以分别设置在第二下半导体层LSL2和第四下半导体层LSL4上。第二上半导体层USL2和第四上半导体层USL4可以各自形成为具有板状。第一切割结构TCP1和第二切割结构TCP2可以将形状像板的上半导体层USL分离，并因此可以在第二上半导体层USL2与第四上半导体层USL4之间限定第二虚设半导体层DSL2。
连接图案CNL可以插入在第一上半导体层USL1与第二上半导体层USL2之间以及第三上半导体层USL3与第四上半导体层USL4之间。
切割结构TCP可以将第一上半导体层USL1至第四上半导体层USL4彼此分离。当在平面图中观察时，可以对穿透连接图案CNL的切割结构TCP赋予条形。当在平面图中观察时，可以对第一切割结构TCP1、第二切割结构TCP2和第四切割结构TCP4中的每一个赋予线性形状。
图27示出了图4中的部分M的放大平面图，示出了根据本发明构思的示例实施例的三维半导体存储器件。图28示出了沿着图27的线I-I’截取的截面图。在下面的实施例中，将省略与以上参考图5、图6A、图6B和图6C所讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参考图27和图28，与上面图5和图6A中讨论的实施例不同的是，可以在接触区域TVR上省略介电图案IP。例如，直通触点TVS可以直接穿透上半导体层USL或第一虚设半导体层DSL1。
间隔件SS可以插入在第一虚设半导体层DSL1与直通触点TVS之间，并且可以将直通触点TVS与第一虚设半导体层DSL1分离。由于第一虚设半导体层DSL不具有电路功能，因此即使直通触点TVS和第一虚设半导体层DSL1彼此直接接触也不会发生工艺缺陷。
根据本发明构思的一些示例实施例，在执行使用射频功率的过程期间，形成在第一基板的整个表面上的上半导体层可以通过第一基板电接地。在使用射频功率的过程中，可以防止由于正电荷在上半导体层上累积而引起的电弧。因此，可以在没有由于电弧引起的工艺缺陷的情况下制造三维半导体存储器件。
在使用射频功率的过程之后，切割结构可以将电接地的上半导体层划分为多个部分(例如，瓦片)。因此，形成在这些部分上的存储器堆叠结构可以在电气上和物理上彼此分离。总之，可以在操作诸如NAND闪存的三维半导体存储器件时独立地执行存储器堆叠结构。
尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明构思，但是本领域技术人员将理解，在不脱离本发明构思的技术精神和基本特征的情况下，可以做出各种改变和修改。对于本领域技术人员将显而易见的是，在不脱离本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (20)

1.一种半导体存储器件，包括：
在第一基板上的第二基板，所述第二基板包括下半导体层和在所述下半导体层上的上半导体层；
电极结构，包括堆叠在所述上半导体层上的多个电极；
竖直沟道结构，穿透所述电极结构并连接到所述第二基板；
层间介电层，覆盖所述电极结构；以及
切割结构，穿透所述层间介电层和所述上半导体层，
其中所述上半导体层具有由所述切割结构限定的第一侧壁，
其中所述下半导体层具有与所述第一侧壁相邻的第二侧壁，并且
其中所述第一侧壁和所述第二侧壁彼此水平地偏移。
2.根据权利要求1所述的半导体存储器件，其中所述第一侧壁在一个方向上突出超过所述第二侧壁。
3.根据权利要求1所述的半导体存储器件，
其中所述第二侧壁在一个方向上突出超过所述第一侧壁，
其中所述切割结构穿透所述上半导体层并设置在所述下半导体层上，并且
其中所述切割结构的底面所在的竖直高度高于所述下半导体层的底面所在的竖直高度。
4.根据权利要求1所述的半导体存储器件，其中所述第二基板还包括在所述下半导体层与所述上半导体层之间的源半导体层，
其中所述竖直沟道结构连接到所述源半导体层。
5.根据权利要求1所述的半导体存储器件，
其中，当在平面图中观察时，所述上半导体层具有由所述切割结构限定的瓦片形状，并且
其中，当在平面图中观察时，所述瓦片形状对应于所述电极结构。
6.根据权利要求1所述的半导体存储器件，其中所述上半导体层包括：
第一上半导体层；
与所述第一上半导体层相邻的第二上半导体层；以及
在所述第一上半导体层与所述第二上半导体层之间的连接图案，
其中所述切割结构将所述连接图案与所述第一上半导体层和所述第二上半导体层分离，并且
其中所述切割结构的底面所在的竖直高度低于所述上半导体层的底面所在的竖直高度。
7.根据权利要求1所述的半导体存储器件，还包括：
外围电路结构，在所述第一基板与所述第二基板之间；以及
直通触点，穿透所述层间介电层并电连接到所述外围电路结构，
其中所述直通触点与所述第一侧壁间隔开。
8.根据权利要求1所述的半导体存储器件，
其中所述切割结构包括扩展部分和在所述扩展部分上的延伸部分，所述扩展部分位于所述切割结构的下部，并且
其中所述扩展部分的最大宽度大于所述延伸部分的最大宽度。
9.根据权利要求1所述的半导体存储器件，
其中所述切割结构包括多个虚设触点和围绕所述虚设触点的间隔件，
其中所述虚设触点沿着一个方向布置，并且
其中所述虚设触点中的每一个包括水平部分和在所述水平部分上的竖直部分，所述水平部分穿透所述上半导体层。
10.根据权利要求1所述的半导体存储器件，其中所述第二基板还包括在所述下半导体层下方的金属图案。
11.一种半导体存储器件，包括：
在第一基板上的第二基板；
切割结构，将所述第二基板分离为第一半导体层和第二半导体层；
第一电极结构和第二电极结构，分别在所述第一半导体层和所述第二半导体层上，所述第一半导体层和所述第二半导体层中的每一个包括多个堆叠的电极；
模制结构，在所述第一电极结构与所述第二电极结构之间，所述模制结构包括多个堆叠的牺牲层；以及
第一竖直沟道结构和第二竖直沟道结构，分别穿透所述第一电极结构和所述第二电极结构，
其中所述堆叠的牺牲层分别位于与所述堆叠的电极相同的高度，并且
其中所述切割结构穿透所述模制结构和在所述模制结构下方的所述第二基板。
12.根据权利要求11所述的半导体存储器件，
其中所述第一电极结构的所述堆叠的电极和穿透所述第一电极结构的所述第一竖直沟道结构构成了三维布置的多个第一存储单元，并且
其中所述第二电极结构的所述堆叠的电极和穿透所述第二电极结构的所述第二竖直沟道结构构成了三维布置的多个第二存储单元。
13.根据权利要求11所述的半导体存储器件，
其中所述模制结构还包括多个介电层，
其中所述介电层和所述堆叠的牺牲层在竖直方向上交替地堆叠，并且
其中所述介电层从所述第一电极结构向所述第二电极结构延伸。
14.根据权利要求11所述的半导体存储器件，
其中所述第二基板包括在所述第一半导体层与所述第二半导体层之间的连接图案，
其中所述切割结构将所述连接图案与所述第一半导体层和所述第二半导体层分离，并且
其中所述切割结构的底面所在的竖直高度低于所述第一半导体层和所述第二半导体层中的每一个的底面所在的竖直高度。
15.根据权利要求11所述的半导体存储器件，
其中所述切割结构包括扩展部分和在所述扩展部分上的延伸部分，所述扩展部分位于所述切割结构的下部，并且
其中所述扩展部分的最大宽度大于所述延伸部分的最大宽度。
16.一种半导体存储器件，包括：
在基板上的外围电路结构，所述外围电路结构包括在所述基板上的外围晶体管、在所述外围晶体管上的外围线以及将所述外围晶体管电连接到所述外围线的外围触点；
在所述外围电路结构上的下半导体层；
在所述下半导体层上的上半导体层；
切割结构，穿透所述上半导体层，所述切割结构的底面所在的竖直高度在所述上半导体层的底面与所述下半导体层的底面之间；
在所述下半导体层与所述上半导体层之间的源半导体层；
电极结构，包括堆叠在所述上半导体层上的多个电极；
竖直沟道结构，穿透所述电极结构并电连接到所述源半导体层；
层间介电层，覆盖所述电极结构；以及
直通触点，穿透所述层间介电层并电连接到所述外围线，
其中所述上半导体层具有由所述切割结构限定的第一侧壁，并且
其中所述直通触点与所述第一侧壁间隔开。
17.根据权利要求16所述的半导体存储器件，
其中所述下半导体层具有与所述第一侧壁相邻的第二侧壁，并且
其中所述第一侧壁和所述第二侧壁在一个方向上彼此偏移。
18.根据权利要求16所述的半导体存储器件，其中所述竖直沟道结构包括：
竖直半导体图案，具有顶端开口的管状形状；以及
竖直介电图案，在所述竖直半导体图案与所述电极结构之间具有数据存储层。
19.根据权利要求16所述的半导体存储器件，还包括：
与所述上半导体层相邻设置的虚设半导体层，
其中所述切割结构介于所述上半导体层与所述虚设半导体层之间，
其中所述直通触点穿透所述虚设半导体层的直通触点区域，
其中所述虚设半导体层具有彼此相对的两个侧壁，并且
其中所述两个侧壁中的一个与所述切割结构接触，并且所述两个侧壁中的另一个与所述直通触点间隔开。
20.根据权利要求16所述的半导体存储器件，其中所述切割结构包括在一个方向上平行设置的第一切割结构和第二切割结构。
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