CN1716612A - 具有耦合带区的非易失性半导体存储器及其制造方法 - Google Patents
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Abstract
本发明涉及非易失性半导体存储器及其制造方法。在具有存储单元阵列区和用于给存储单元阵列区提供电压的耦合带区的一种非易失性半导体存储器中，在存储单元阵列区中，沿行方向形成多条字线和多条源极线，并且在两条字线之间形成一条源极线。在耦合带区中，字线和源极线沿行方向延伸并且在不从存储单元阵列区的字线和源极线分离的情况下与其共线，以及每条字线和源极线中具有字线接触和源极线接触。
Description
技术领域
本发明涉及一种非易失性半导体存储器及其制造方法，更具体地，涉及一种具有耦合带区(strap region)的非易失性半导体存储器(nonvolatilesemiconductor memory device)及其制造方法。
背景技术
通常，非易失性半导体存储器在其存储单元阵列区处具有字线、源极线和位线。此外，存储单元，例如非易失性存储单元，形成在半导体衬底的存储单元阵列区处，并包括控制栅极、源极区、漏极区等。存储单元的控制栅极、源极区、漏极区等可以沿存储器的行方向或列方向伸展。
为施加常规电压给构成存储单元的控制栅极、源极区和漏极区，现时的存储单元普遍包括耦合带区(strap region)。在美国专利No.6,541,324中公开了含有耦合带区的存储单元，此处引入其内容供参考。参考该美国专利，现在来介绍含有耦合带区的传统存储单元。
图1为平面图，示出了具有耦合带区的非易失性半导体存储器。详细地，非易失性半导体存储器的耦合带区形成在存储单元阵列区2的一侧，存储单元阵列区2具有隔离区4和有源区3，它们沿列方向来形成并沿行方向彼此交错。另外，沿存储单元阵列区2中的行方向形成字线6和源极线7，并且源极线7形成在相邻的字线6之间。因此，两条字线6和插入其之间的源极线7构成一对存储单元5。
正如本技术领域中所通常使用的，术语“源极”可以与“漏极”交换。此外，由于字线6连接到存储单元的控制栅极，所以术语“控制栅极”和“控制栅极线”可以与“字线”交换。
在耦合带区1，字线6和源极线7沿行方向延伸。因此，耦合带单元8a和8b形成在耦合带区1的字线6和源极线7上，以通过电接触9a和9b给字线6和源极线7提供常规电压。接触9a表示字线接触，而接触9b是指源极线接触。另外，附图标记8a表示代表字线接触区的耦合带单元，而附图标记8b表示代表源极线接触区的耦合带单元。沿字线6和源极线7的方向形成给接触9a和9b提供常规电压的金属线(未示出)。
然而，图1的传统非易失性半导体存储器具有一缺点，即当几何结构在尺寸上变得越来越小时，愈加难以在耦合带区1处可靠地形成电连接。换句话说，当字线6和源极线7变得相互更接近时，在耦合带区1中越来越难形成用于字线6和源极线7的接触9a和9b。此外，当形成字线彼此更接近时，在字线之间可能出现桥接现象(bridge phenomenon)。而且，当使用掩模来形成耦合带区1以包括图1的字线接触部分的图案时，很难在不需要额外的技术，例如实现如此精细分辨率的相移掩模或光学邻近效应校正(OPC)的情况下形成具有字线接触部分的图案的耦合带区。
图2为平面图，示出了具有耦合带区的另一传统的非易失性半导体存储器。详细地，非易失性半导体存储器由存储单元阵列区980和耦合带区240组成。存储单元阵列区980具有隔离区160和有源区170，它们沿列方向来形成并沿行方向彼此交错。另外，在存储单元阵列区980处沿行方向形成字线690和源极线570，并且一条源极线570形成在两条字线690之间。在图2中，附图标记860表示位线接触。
耦合带区240被分为源极线耦合带单元290和字线耦合带单元280。字线690在耦合带区240中沿行方向延伸，并且源极线570沿行方向延伸大约直到源极线耦合带单元290。特别地，利用具有“S”形缝隙的掩模来形成图2的耦合带区240，如图3和4中所详细描述的。因此，字线690形成为在耦合带区240中具有“L”形状或
形状，并且不连接源极线570。
通过设置在耦合带区240的字线690和源极线570上的电接触1020和1040，使常规电压供给存储单元阵列区980的字线690和源极线570。接触1020表示字线接触，而接触1040是指源极线接触。向接触1020和1040提供常规电压的金属线(未示出)形成为沿字线690和源极线570的方向延伸。
图3为平面图，示出了用于形成图2的耦合带区的掩模。详细地，利用图3的掩模300形成图2的耦合带区。掩模300具有缝隙(aperture)310和“L”或
形状的突出部(tab)1060。缝隙310是对应于在衬底上要被蚀刻的材料的部分，在利用掩模300进行曝光时通过其来透射光。由于缝隙310是“S”形状的，所以图3的掩模称为“S”形耦合带掩模(strap mask)。掩模300分为用于限定字线耦合带单元280的第一掩模区320、用于限定源极线耦合带单元290的第二掩模区330、以及用于限定存储单元阵列区980的第三掩模区340。
图4为示出了利用图3的掩模所形成的耦合带区的平面图。在图4中，与图2和图3的那些附图标记相同的附图标记表示相同的元件。
详细地，在利用图3的掩模所形成的耦合带区中，使字线690沿行方向延伸，并使源极线570沿行方向延伸大约直到源极线耦合带单元290。具体地，由于图2的缝隙310在耦合带区处是S形的，所以形成字线690具有“L”或
形状并不连接源极线570。
然而，在具有图2、3和4中所示的结构的耦合带区的传统非易失性半导体存储器中，随着几何结构在大小上逐步减小，集成度增加，可能出现桥接现象，其中由于在字线690之间即在控制栅极之间，或在字线690和源极线570之间的留下的蚀刻剩余物(etching residue)，而使字线或源极线相互粘着。
此外，传统的非易失性半导体存储器具有耦合带区，该耦合带区具有利用图3的掩模所形成的“L”或
形图案。然而，当利用图3的掩模时，在不利用可能增加制造成本并延长制造次数的额外的技术，例如相移掩模或OPC的情况下，不能形成具有“L”或
形图案的耦合带区。
发明内容
本发明提供一种具有耦合带区的非易失性半导体存储器，其中可以防止字线之间的桥接现象，以及其中减少了耦合带区的占有面积。
此外，本发明提供一种制造非易失性半导体存储器的方法，其中可以防止字线之间的桥接现象，以及其中容易形成耦合带区。
在一个方面，本发明针对一种非易失性半导体存储器，其具有存储单元阵列区和用于给存储单元阵列区提供电压的耦合带区，其中在存储单元阵列区中，多条字线和多条源极线沿行方向延伸，并且在两条字线之间设置一条源极线，以及其中在耦合带区中，字线和源极线沿行方向延伸并且在不与存储单元阵列区的相应字线和源极线分离的情况下与其共线，以及其中耦合带区中的每条字线和源极线分别具有字线接触和源极线接触。
在一个实施例中，存储单元阵列区在列方向上具有有源区和隔离区。
在另一个实施例中，源极线接触形成在耦合带区的中心部分处。
在另一个实施例中，哑有源区形成在耦合带区的源极线接触下面，并且其中哑有源区沿列方向延伸。
在另一个实施例中，哑有源区跨单个、或多个源极线接触在列方向延伸。
在另一方面，本发明针对一种非易失性半导体存储器，其具有存储单元阵列区和用于给存储单元阵列区提供电压的耦合带区，其中在存储单元阵列区中，多条字线和多条源极线沿行方向延伸，并且在两条字线之间设置一条源极线，以及其中在耦合带区中，字线和源极线沿行方向延伸并且在不与存储单元阵列区的相应字线和源极线分离的情况下与其共线，以及其中耦合带区中的每条字线和源极线分别具有字线接触和源极线接触，以及其中在源极线接触的区域中的一部分源极线比存储单元阵列区的一部分源极线宽。
在一个实施例中，存储单元阵列区在列方向上具有有源区和隔离区。
在另一个实施例中，源极线接触形成在耦合带区的中心部分处。
在另一方面，本发明针对一种非易失性半导体存储器，具有存储单元阵列区和用于给存储单元阵列区提供电压的耦合带区，其中在存储单元阵列区中，多条字线和多条源极线沿行方向延伸，并且在两条字线之间设置一条源极线，以及其中在耦合带区中，字线和源极线沿行方向延伸并且在不与存储单元阵列区的相应字线和源极线分离的情况下与其共线，以及其中耦合带区包括具有与存储单元阵列区的字线连接的字线接触的字线耦合带单元(word line strap cell)和具有与存储单元阵列区的源极线连接的源极线接触的源极线耦合带单元(source line strap cell)。
在一个实施例中，存储单元阵列区在列方向上具有有源区和隔离区。
在另一个实施例中，源极线接触形成在耦合带区的中心部分处。
在另一方面，本发明针对一种制造非易失性半导体存储器的方法，该存储器具有存储单元阵列区和耦合带区，该方法包括：在存储单元阵列区和耦合带区的半导体衬底上形成绝缘膜；构图存储单元阵列区和耦合带区的绝缘膜以在存储单元阵列区和耦合带区处提供第一沟槽；在存储单元阵列区的第一沟槽内形成源极线并延伸到耦合带区的第一沟槽；在存储单元阵列区的源极线的边缘处以及在耦合带区的源极线的边缘处形成与它们间隔开的字线；以及在耦合带区的每条源极线和字线处形成源极线接触和字线接触。
在一个实施例中，掩模具有在进行曝光时通过其来透射光的直线形缝隙，该掩模是在利用光刻来构图绝缘膜以提供第一沟槽时所使用的。
在另一个实施例中，在利用光刻来构图绝缘膜以提供第一沟槽时所使用的掩模具有一缝隙，该缝隙是直线形的并具有比其余部分宽的中心部分，在进行曝光时光通过其透射。
在另一个实施例中，源极线接触形成在耦合带区的中心部分处。
在另一个实施例中，在源极线接触区域中的一部分源极线比存储单元阵列区源极线的部分宽。
在另一个实施例中，耦合带区的源极线接触形成在哑有源区上。
在另一个实施例中，耦合带区包括具有与存储单元阵列区的字线连接的字线接触的字线耦合带单元(word line strap cell)和具有与存储单元阵列区的源极线连接的源极线接触的源极线耦合带单元(source line strap cell)。
在另一个实施例中，在利用光刻来构图绝缘膜以提供第一沟槽时所使用的掩模分为第一掩模区、第二掩模区和第三掩模区，第一掩模区用于限定字线耦合带单元，第二掩模区用于限定源极线耦合带单元，以及第三掩模区用于限定存储单元阵列区。
附图说明
通过参考附图详细介绍其示范性实施例，本发明的上述和其它特征及优点将变得更加清楚，其中：
图1为示出了具有耦合带区的传统非易失性半导体存储器的平面图；
图2为示出了具有耦合带区的另一传统非易失性半导体存储器的平面图；
图3为示出了用于形成图2的耦合带区的掩模的平面图；
图4为示出了利用图3的掩模所形成的耦合带区的平面图；
图5为示出了根据本发明第一实施例具有耦合带区的非易失性半导体存储器的平面图；
图6为示出了用于提供图5的第一沟槽和耦合带区的掩模的平面图；
图7为示出了利用图6的掩模所形成的耦合带区的平面图；
图8A至8N以及图9A至9N分别为沿图5的线VIII-VIII和IX-IX所截取的示出了非易失性半导体存储器的制造方法的截面图；
图10为示出了根据本发明第二实施例具有耦合带区的非易失性半导体存储器的平面图；
图11A为示出了用于提供图10的第一沟槽和耦合带区的掩模的平面图；
图11B为示出了利用图11A的掩模所形成的耦合带区的平面图；
图12为示出了根据本发明第三实施例具有耦合带区的非易失性半导体存储器的平面图；
图13是沿图12的线XIII-XIII所截取的截面图；
图14为示出了根据本发明第四实施例具有耦合带区的非易失性半导体存储器的平面图；
图15是沿图14的线XV-XV所截取的截面图；
图16为示出了根据本发明第五实施例具有耦合带区的非易失性半导体存储器的平面图。
具体实施方式
现在参考附图将更加充分地介绍本发明，附图中示出了本发明的示范性实施例。然而，本发明可以按许多不同的形式来实施并且不应解释为限制于此处所展示的实施例；更确切地，提供这些实施例是使得本公开将详尽而完整，并将充分传达本发明给本领域的技术人员。在附图中，为了清楚而放大了层的厚度和区域。
<第一实施例>
图5为示出了根据本发明第一实施例的具有耦合带区的非易失性半导体存储器的平面图。
详细地，根据本发明第一实施例的非易失性半导体存储器包括存储单元阵列区98和耦合带区24。存储单元阵列区98具有隔离区16和有源区17，它们沿列方向来形成并沿行方向彼此交错。另外，存储单元阵列区98包括沿行方向延伸的字线69和源极线57，并且源极线57设置在两条字线69之间。附图标记86表示图2中的位线接触。
耦合带区24分成源极线耦合带单元29和字线耦合带单元28。在耦合带区24中，字线69和源极线57沿行方向延伸。具体地，与传统的结构不同，源极线57不与耦合带区分离，而是以与相邻的字线相同的方式延伸。
利用具有直线形缝隙的直线形耦合带掩模来形成图5的耦合带区24，如下面在图6和7中所详细介绍的。因此，字线69和源极线57在耦合带区24中为直线形的几何形状。由于字线69和源极线57在耦合带区24中按直线来形成，所以可以防止在字线69之间的桥接现象，并能容易地形成耦合带区24。
换句话说，字线69和源极线57以与它们在存储单元阵列区98中延伸相同的方式在耦合带区24中延伸。通过形成在耦合带区24中的电接触102和104使恒定电压施加给存储单元阵列区98的字线69和源极线57。接触102表示字线接触，而接触104是指源极线接触。通过其施加恒定电压给接触102和104的金属线(未示出)形成为沿字线69和源极线57的方向延伸。
结果，耦合带区24由字线耦合带单元28和源极线耦合带单元29构成。字线耦合带单元28具有与存储单元阵列区98的字线69连接的字线接触102，源极线耦合带单元29具有与存储单元阵列区98的源极线57连接的源极线接触104。
图6为示出了用于形成图5的耦合带区的掩模的平面图，以及图7为示出了利用图6的掩模所形成的耦合带区的平面图。在图6和7中，与图5的那些附图标记相同的附图标记表示相同的元件。
详细地，利用图6的掩模30形成图5的耦合带区24。掩模30具有直线形缝隙31。缝隙31是对应于在衬底上要被蚀刻的材料的部分，在利用掩模30进行曝光时通过其来透射光。由于缝隙31具有直线形的边缘，所以图6的掩模称为“直线形耦合带掩模”。掩模30分为用于限定字线耦合带单元28的第一掩模区32、用于限定源极线耦合带单元29的第二掩模区33、以及用于限定存储单元阵列区98的第三掩模区34。
在利用图6的直线形耦合带掩模30所形成的耦合带区中，字线69和源极线57沿行方向延伸，如图7中所示。特别地，由于图6的缝隙31在耦合带区24中是直线形的，所以源极线57也沿直线延伸通过耦合带区。电接触102和104形成在耦合带区24的字线69和源极线57上。接触102表示字线接触，而接触104表示源极线接触。
接着，参考图8A至8N以及图9A至9N来说明非易失性半导体存储器的制造方法。为便于说明，分离栅型(split-gate type)非易失性半导体存储器作为例子来介绍。
图8A至8N以及图9A至9N分别为沿图5的线VIII-VIII和IX-IX所截取的示出了非易失性半导体存储器的制造方法的截面图。图8A至8N为示出了非易失性半导体存储器的存储单元阵列区的截面图，而图9A至9N为示出了非易失性半导体存储器的具有字线接触102的耦合带区的截面图。
参考图8A和9A，第一栅极氧化物膜12和浮置栅极第一导电层14形成在半导体衬底(或半导体阱区)10的存储单元阵列区中，即在有源区17上(参看图5)。利用掺杂的多晶硅膜可以形成第一导电层14。随后，第一氮化物膜22(绝缘层)形成在存储单元阵列区98处以及耦合带区24的隔离区20上。
参考图8B和9B，在存储单元区和耦合带区的第一氮化物膜22上形成光致抗蚀剂图案23。此后，利用光致抗蚀剂图案23作为掩模蚀刻第一氮化物膜22以提供第一沟槽26和第一氮化物膜图案22a。第一沟槽26暴露出存储单元阵列区的第一导电层14的表面。
当形成光致抗蚀剂图案以提供第一沟槽26时所利用的掩模是图6的直线形掩模或是具有下面所述的图11A的突出的中心部分的直线形掩模。特别地，利用图6或图11A的直线形掩模提供图9B中所示例的耦合带区的第一沟槽26。在随后的工艺中源极线延伸到并形成在耦合带区的沟槽26中，并且源极线还同样延伸到并形成在图8B的存储单元阵列区处。此处，省略了关于图6或图11A的直线形掩模的详细描述。
接着，作为一种选择可以圆蚀刻(round-etched)图8B的存储单元阵列区的露出的第一导电层14，如附图标记15所表示。通过圆蚀刻，露出的第一导电层14可以形成为在两上面部分处具有锐利的边缘。
参考图8C和9C，除去光致抗蚀剂图案23。接着，氧化暴露在存储单元阵列区的第一沟槽内的第一导电层14，从而形成氧化物膜42。这样，浮置栅极第一导电层14被圆蚀刻并热氧化其露出的表面，从而导致随后要形成的浮置栅极的更锐利的尖部部分。因此，控制栅极的电场更集中在尖部部分处，并由此增强了擦除效率。
随后，在存储单元区和耦合带区处形成第一氧化物膜43。
参考图8D和9D，各向异性蚀刻第一氧化物膜43从而在第一氮化物图案22a的两侧壁处形成第一氧化物间隔壁(spacer)44。在耦合带区中，第一氧化物间隔壁44也形成在隔离区20的第一氮化物膜图案22a的两侧壁处。当形成第一氧化物间隔壁44时，存储单元阵列区的氧化物膜42在其中心部分处也被蚀刻从而露出第一导电层14的中心部分。
参考图8E和9E，利用存储单元区的第一氧化物间隔壁44作为掩模蚀刻第一导电层14和第一栅极氧化物膜12从而露出源极预定区(source-intended region)。当蚀刻第一导电层14和第一栅极氧化物膜12时，不会影响耦合带区。接着，把杂质注入到第一沟槽内的源极预定区中从而形成源极区50。
参考图8F和9F，在存储单元区的第一沟槽内的第一氧化物间隔壁44的两侧壁处形成第二氧化物间隔壁52。除去当形成第二氧化物间隔壁52时在半导体衬底10上所形成的氧化物膜以露出半导体衬底。当形成第二氧化物间隔壁52时，其甚至也形成在耦合带区处。在形成第二氧化物间隔壁52之后，可以注入杂质以形成源极区50。
参考图8G和9G，在存储单元区和耦合带区中都形成源极线第二导电层54。第二导电层54由杂质掺杂的多晶硅形成。源极线第二导电层54形成为掩埋第一沟槽26。
参考图8H和9H，通过化学机械抛光(CMP)来抛光第二导电层54，直到露出第一氮化物图案22a，从而在存储单元区的第一沟槽26内形成第二导电层图案56(源极线)。特别地，按与存储单元阵列区相同的方式甚至在耦合带区的第一沟槽26内也形成第二导电层图案56(源极线)。此后，可以回刻蚀(etch-back)利用CMP所形成的第二导电层图案56以具有比第一氧化物间隔壁44的表面低的高度。随后，存储单元阵列区和耦合带区的第二导电层图案56在其表面处氧化以形成第二氧化物膜58。
参考图8I和9I，除去存储单元阵列区和耦合带区的第一氮化物膜图案22a。由此，露出存储单元阵列区的第一导电层44。此外，露出耦合带区的隔离区20。
参考图8J和9J，利用存储单元阵列区的第一氧化物间隔壁44和第二氧化物膜58作为掩模蚀刻第一导电层14从而形成第一导电层图案14a(浮置栅极)。当蚀刻第一导电层14时，在第一导电层图案14a的侧边缘处形成沿向上方向伸出的尖锐边缘62。
当蚀刻第一导电层14时，还蚀刻第一栅极氧化物膜12从而在存储单元区的第一导电层图案14a的两侧处，即在第二导电层图案56(源极线)的侧面处设置第二沟槽60。此外，当蚀刻存储单元阵列区的第一导电层14时，不会影响耦合带区，但在耦合带区的第二导电层图案56(源极线)的周围处也设置了第二沟槽(trench)60。
设置在存储单元阵列区的第二导电层图案56的边缘处的第二沟槽60是其中要形成字线的区。而且，设在置耦合带区的第二导电层图案56的边缘处的第二沟槽60是存储单元阵列区的字线在其中延伸的区。
在露出的半导体衬底10上进行预清洁，用于控制栅极绝缘膜13、用于随后进行的隧道氧化物膜(tunneling oxide film)的第三绝缘膜64、以及第一导电层图案14a(浮置栅极)的尖部叠盖物(tip overlap)。在第一导电层图案14a(浮置栅极)的侧边缘处通过预清洁作用所形成的尖部叠盖物，改善了存储单元的擦除特性。
参考图8K和9K，在第一导电层图案14a的侧表面上形成第三绝缘膜64，并在露出的半导体衬底10上形成控制栅极绝缘膜13。此后，在存储单元阵列区和耦合带区的全部表面上形成第三导电层66。第三导电层66由杂质掺杂的多晶硅形成。接着，在第三导电层66上形成第二氮化物膜134。
参考图8L和9L，利用CMP形成第二氮化物膜134和第三导电层66，使得露出存储单元阵列区和耦合带区的第二导电层图案56的表面。此时，蚀刻第一氧化物间隔壁44以具有平坦的上表面。通过进行第二氮化物膜134和第三导电层66的CMP，在第一氧化物间隔壁44的两侧处的半导体衬底10上方形成第三导电层66。另外，在第三导电层66的一部分表面上形成第二氮化物膜134。
参考图8M和9M，利用热氧化物膜在存储单元阵列区和耦合带区的第三导电层66的表面上以及第二导电图案56的表面上分别同时形成第四氧化物膜142和第五氧化物膜59。接着，除去在第三导电层66的一部分表面上所形成的第二氮化物膜134。此后，利用第四氧化物膜142、第五氧化物膜59和第一氧化物间隔壁44作为掩模蚀刻第三导电层66，从而形成第三导电层图案144(字线)。接着，在第三导电层图案144的两侧壁处形成第五氧化物膜162。
参考图8N和9N，在所得到结构的存储单元阵列区和耦合带区的全部表面上形成氮化物膜之后，各向异性蚀刻氮化物膜从而在第三导电层图案144的两侧壁处形成氮化物间隔壁164。此时，除去在第三导电层图案144和第二导电层图案56的表面上所形成的第四氧化物膜142和第五氧化物膜59。此后，在存储单元阵列区的氮化物间隔壁164的两侧壁处注入杂质以形成漏极区78。
设置在存储单元阵列区处的一个存储单元包括源极区50、漏极区78以及置于其间的沟道区92。此外，存储单元具有在沟道区92上以分离栅型形成的第一导电层图案14a(浮置栅极)和第三导电层图案(控制栅极)。通过热载流子注入把电子注入到第一导电层图案14a(浮置栅极)内，存储单元进行编程操作。通过从第一导电层图案14a的侧边缘向上伸出的尖锐边缘62，F-N隧穿已注入的电子到第三导电图案144(控制栅极)，存储单元进行擦除操作。
接着，在漏极区78、第二导电层图案56和第三导电层图案144的表面上形成金属硅化物(metal silicide)接触82。同时，金属硅化物接触82还形成在耦合带区的第二导电层图案56和第三导电层图案144的表面上。在存储单元阵列区和耦合带区的全部表面上形成第一钝化层84。接着，在存储单元阵列区的第一钝化层84内形成位线接触86，在耦合带区的第一钝化层84内形成字线接触102。
此后，在存储单元阵列区内形成位线88以连接位线接触86。在耦合带区处形成耦合带跨接线(strap jumper)90以连接字线接触102。随后，在存储单元阵列区和耦合带区处形成第二钝化层120。连续地，在耦合带区的第二钝化层120内形成金属通孔118之后，耦合带跨接线90和字线耦合带(wordline strap)114(金属线)通过金属通孔118彼此连接。附图标记112表示源极线耦合带(source line strap)。
<第二实施例>
图10为示出了根据本发明第二实施例具有耦合带区的非易失性半导体存储器的平面图。在图10中，与图6的那些附图标记相同的附图标记表示相同的元件。
详细地，本发明的非易失性半导体存储器具有与第一实施例相同的结构，除具有源极线接触104的源极线57具有扩展的宽度以及在耦合带区24的中心部分形成源极线接触104以外。在源极线57在宽度上扩展的情况下，源极线接触104可以很容易地形成在源极线57上。此外，如果源极线接触104形成在耦合带区24的中心处，那么可以减少耦合带区的面积。
利用具有缝隙的直线形耦合带掩模(strap mask)(图11A的附图标记30)来形成耦合带区24，该缝隙一般为直线形的并包括向外的突起，如图11A和11B中所示例的。因此，利用这种掩模所形成的源极线是直线形的，同时在耦合带区24中在宽度上扩展。换句话说，具有源极线接触104的源极线57具有比存储单元区的源极线57大的宽度。
图11A为示出了用于形成图10的耦合带区的掩模的平面图，以及图11B示出了利用图11A的掩模所形成的耦合带区的平面图。在图11A和11B中，与图10的那些附图标记相同的附图标记表示相同的元件。
具体地，利用图11A的掩模30形成图10的耦合带区24。掩模30包括缝隙31，其通常以直线结构来构造并具有带有向外的突出38的中心部分。缝隙31是对应于在衬底上要被蚀刻的材料的部分，在利用掩模30进行曝光时光通过其透射。由于缝隙31具有带有突起38的直线形状，所以图11A的掩模称为具有带向外地突出的中心部分的直线形状的耦合带掩模(strapmask)。掩模30分为用于限定耦合带区24的第一掩模区36和用于限定存储单元阵列区98的第二掩模区34。
在利用图11A的突出及直线形耦合带掩模30所形成的耦合带区处，字线69和源极线57沿行方向延伸，如图11B中所示。具体地，由于图11A的缝隙31在耦合带区24处具有突出的且直线形状的形状，所以源极线57在耦合带区中沿长度方向延伸并同时沿宽度方向扩展。电接触102和104形成在耦合带区24的字线69和源极线57上。接触102表示字线接触，而接触104表示源极线接触。
<第三实施例>
图12为示出了根据本发明第三实施例具有耦合带区的非易失性半导体存储器的平面图，以及图13是沿图12的线XIII-XIII所截取的截面图。在图12中，与图6的那些附图标记相同的附图标记表示相同的元件。在图13中，与图9N的那些附图标记相同的附图标记表示相同的元件。
具体地，除在耦合带区24的中心处形成源极线接触104以外，本发明的非易失性半导体存储器与第一实施例相同。如果在耦合带区24的中心处形成源极线接触104，那么在面积方面可以减少耦合带区24的总大小。如图13的截面图中所示，通过使用金属跨接线90和金属通孔118使源极线接触104与源极线耦合带112连接。
<第四实施例>
图14为示出了根据本发明第四实施例具有耦合带区的非易失性半导体存储器的平面图，以及图15是沿图14的线XV-XV所截取的截面图。在图14中，与图6的那些附图标记相同的附图标记表示相同的元件，并且在图15中，与图6的那些附图标记相同的附图标记表示相同的元件。
具体地，除在哑有源区(dummy active region)19上方形成源极线接触104以外，本发明的非易失性半导体存储器与第三实施例相同。在源极线接触104形成于哑有源区19上方的这种情况下，当进行用于形成有源区的化学机械抛光时，可以防止字线和源极线的“凹陷(dishing)”。如图15的截面图中所示，通过利用金属跨接线90和金属通孔118使源极线接触104与源极线接触112连接。
<第五实施例>
图16为示出了根据本发明第五实施例具有耦合带区的非易失性半导体存储器的平面图。在图16中，与图6和14的那些附图标记相同的附图标记表示相同的元件。
具体地，除跨多个源极线接触104形成哑有源区19以外，本发明的非易失性半导体存储器与第四实施例相同。更具体地，当哑有源区19在用于电操作的区段单元(sector unit)中被划分时，哑有源区19可以形成在区段单元区中或可以形成在比区段单元区小的区域中。例如，在区段单元由八条字线构成的情况下，哑有源区19可以形成为在一个源极线接触的单元中或在四个源极线接触104的单元中沿列方向延伸。为便于说明，图14示出了在一个源极线接触104的单元中形成的哑有源区19。
如上所述，本发明的非易失性半导体存储器具有耦合带区的字线和源极线，它们在不与存储单元阵列区的字线和源极线分离的情况下沿列方向延伸并同时为直线形。因此，可以防止桥接现象出现在字线之间，并能容易地形成耦合带区。
当参考其示范性实施例已具体示出和介绍了本发明时，本领域的技术人员应明白，此时在不脱离由下列权利要求所限定的本发明的精神和范围的情况下，可以在形式上和细节上作出各种变化。
本申请要求2004年6月29日在韩国知识产权局提交的韩国专利申请No.10-2004-0049705的优先权，此处引入全文供参考。
Claims (19)
1.一种非易失性半导体存储器，其具有存储单元阵列区和用于给该存储单元阵列区提供电压的耦合带区，
其中在所述存储单元阵列区中，多条字线和多条源极线沿行方向延伸，并且在两条字线之间设置一条源极线，以及
其中在所述耦合带区中，所述字线和所述源极线沿所述行方向延伸并且与所述存储单元阵列区的相应字线和源极线共线并且没有与其分离，以及其中所述耦合带区中的每条所述字线和所述源极线分别具有字线接触和源极线接触。
2.如权利要求1的存储器，其中所述存储单元阵列区在列方向上具有有源区和隔离区。
3.如权利要求1的存储器，其中所述源极线接触形成在所述耦合带区的中心部分处。
4.如权利要求1的存储器，其中哑有源区形成在所述耦合带区的所述源极线接触下面，并且其中所述哑有源区沿列方向延伸。
5.如权利要求4的存储器，其中所述哑有源区跨单个、或多个源极线接触在所述列方向上延伸。
6.一种非易失性半导体存储器，其具有存储单元阵列区和用于给所述存储单元阵列区提供电压的耦合带区，
其中在所述存储单元阵列区中，多条字线和多条源极线沿行方向延伸，并且在两条字线之间设置一条源极线，以及
其中在所述耦合带区中，所述字线和所述源极线沿所述行方向延伸并且与所述存储单元阵列区的相应字线和源极线共线而不与其分离，以及其中所述耦合带区中的每条所述字线和所述源极线分别具有字线接触和源极线接触，以及其中所述源极线接触区域中的一部分所述源极线比所述存储单元阵列区的一部分所述源极线宽。
7.如权利要求6的存储器，其中所述存储单元阵列区在列方向上具有有源区和隔离区。
8.如权利要求6的存储器，其中所述源极线接触形成在所述耦合带区的中心部分处。
9.一种非易失性半导体存储器，其具有存储单元阵列区和用于给所述存储单元阵列区提供电压的耦合带区，
其中在所述存储单元阵列区中，多条字线和多条源极线沿行方向延伸，并且在两条字线之间设置一条源极线，以及
其中在所述耦合带区中，所述字线和所述源极线沿所述行方向延伸并且与所述存储单元阵列区的相应字线和源极线共线而不与其分离，以及其中所述耦合带区包括具有字线接触的字线耦合带单元和具有源极线接触的源极线耦合带单元，该字线接触与所述存储单元阵列区的所述字线连接，该源极线接触与所述存储单元阵列区的所述源极线连接。
10.如权利要求9的存储器，其中所述存储单元阵列区具有在列方向上的有源区和隔离区。
11.如权利要求9的存储器，其中所述源极线接触形成在所述耦合带区的中心部分处。
12.一种制造非易失性半导体存储器的方法，该存储器具有存储单元阵列区和耦合带区，该方法包括：
在所述存储单元阵列区和所述耦合带区的半导体衬底上形成绝缘膜；
构图所述存储单元阵列区和所述耦合带区的绝缘膜，从而在所述存储单元阵列区和所述耦合带区处提供第一沟槽；
在所述存储单元阵列区的所述第一沟槽内形成源极线并延伸到所述耦合带区的所述第一沟槽；
在所述存储单元阵列区的所述源极线的边缘处以及在所述耦合带区的所述源极线的边缘处形成与其间隔开的字线；以及
在所述耦合带区的每条所述源极线和所述字线处形成源极线接触和字线接触。
13.如权利要求12的方法，其中利用光刻构图所述绝缘膜来提供所述第一沟槽时所使用的掩模具有直线形缝隙，在进行曝光时光通过该缝隙透射。
14.如权利要求12的方法，其中利用光刻构图所述绝缘膜来提供第一沟槽时所使用的掩模具有缝隙，该缝隙是直线形的并具有比其余部分宽的中心部分，在进行曝光时光通过该缝隙透射。
15.如权利要求12的方法，其中所述源极线接触形成在所述耦合带区的中心部分处。
16.如权利要求12的方法，其中所述源极线接触区域中的一部分所述源极线比所述存储单元阵列区的所述源极线部分的一部分宽。
17.如权利要求12的方法，其中所述耦合带区的所述源极线接触形成在哑有源区上。
18.如权利要求12的方法，其中所述耦合带区包括具有字线接触的字线耦合带单元和具有源极线接触的源极线耦合带单元，该字线接触与所述存储单元阵列区的所述字线连接，该源极线接触与所述存储单元阵列区的所述源极线连接。
19.如权利要求18的方法，其中利用光刻构图所述绝缘膜以提供所述第一沟槽时所使用的掩模分为第一掩模区、第二掩模区和第三掩模区，该第一掩模区用于限定所述字线耦合带单元，该第二掩模区用于限定所述源极线耦合带单元，并且该第三掩模区用于限定所述存储单元阵列区。
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