CN1945798A - 制造非易失性存储器件的方法 - Google Patents
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Abstract
在制造非易失性存储器件的方法中，在基底上形成第一栅绝缘层及导电层，然后部分氧化该导电层形成氧化层图案。通过利用氧化层图案作为蚀刻掩模部分蚀刻该导电层以在第一栅绝缘层上形成浮置栅电极，然后在包括浮置栅电极的基底上形成硅层。氧化该硅层，以在浮置栅电极的侧壁上以及邻近该浮置栅电极的基底的表面部分形成隧道绝缘层和第二栅绝缘层；然后在该隧道绝缘层及该第二栅绝缘层上形成控制栅电极。本发明可以抑制在形成隧道氧化层的热氧化工艺中发生在浮置栅电极上的浮置栅电极的端头轮廓的变化和栅绝缘层的厚度变化。因此，可以改进非易失性存储器件的数据擦除特征和数据编程特征。
Description
技术领域
本发明的示例性实施例涉及制造非易失性存储器件的方法，尤其涉及分裂栅极型非易失性存储器件的制造方法。
背景技术
半导体存储器件通常可以分类为易失性存储器件，例如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)，以及非易失性存储器件，例如可擦除可编程只读存储器(EPROM))，电可擦可编程只读存储器(EEPROM)或闪存器件。
易失性存储器件具有用于输入和输出数据的相对高的工作速度并且断电时不保留信息。而非易失性存储器件有相对低的工作速度并且断电时保留信息。非易失性存储器件的需求很大，尤其是用于结合到便携装置里的。在非易失性闪存器件中，通过Fowler-Nordheim(F-N)隧道机制或沟道热电子注入机制电存储(即编程)或擦除数据。
常规的层叠栅极型闪存器件包括在半导体基底上形成的隧道绝缘层，例如硅片、浮置栅电极、电介质层和控制栅电极。常规的分裂栅极型闪存器件包括在半导体基底上形成的栅绝缘层，在栅绝缘层上形成的浮置栅电极，在浮置栅电极上形成的氧化层图案，在浮置栅电极的侧壁上形成的隧道绝缘层以及在隧道绝缘层形成的控制栅电极。分裂栅极型闪存器件的例子在美国专利第5029130号、美国专利第5045488号、和美国专利第5067108号中公开。
下面说明了制造常规的分裂栅极型闪存器件的方法。
图1至5为示出制造常规分裂栅极型闪存存储器的方法的剖面视图。
参见图1，栅绝缘层12，或耦合绝缘层，形成在例如硅片的半导体基底10上。栅绝缘层12可以用氧化硅形成。栅绝缘层12可以通过热氧化工艺形成。
在随后工艺中被构图形成浮置栅电极的第一导电层14形成在栅绝缘层12上。第一导电层14可以使用掺杂的多晶硅形成。第一导电层14可以通过化学气相淀积(CVD)工艺和杂质掺杂工艺形成。
掩模图案16形成在第一导电层14上。掩模图案16包括开口16a，通过该开口暴露部分第一导电层14。第一导电层14的暴露的部分被氧化以形成氧化层图案18。氧化层图案18的边缘部分具有延长部特征，该特征一般被称为“鸟喙”特征。
参见图2，掩模图案16从第一导电层14移除，并且利用氧化层图案18作为蚀刻掩模，第一导电层14部分地被蚀刻掉以在栅绝缘层12上形成浮置栅电极20。浮置栅电极20可以包括与氧化图案18的边缘部分的喙形相应的端头部分20a。
参见图3，使浮置栅电极20的侧面部分氧化，以在浮置栅电极20的第一侧壁和第二侧壁上形成隧道氧化层22。隧道氧化层22可以通过热氧化工艺形成。在热氧化工艺中，浮置栅电极20表面上的硅原子可以被消耗，这样，浮置栅电极20的宽度可能减少并且浮置栅电极20的边缘轮廓可能不同。浮置栅电极20宽度的减少可以使闪存器件具有恶化的操作特征。此外，端头轮廓的变化可以恶化闪存器件的数据擦除特性，并且会降低闪存器件的生产率。
参见图4，第二导电层(未示出)在包括隧道氧化层22的半导体基底10的整个表面上形成。第二导电层被构图形成控制栅电极24。控制栅电极24位于形成在浮置栅电极20的第一侧壁上的隧道氧化层22部分，形成在半导体基底10上邻近第一侧壁的栅绝缘层12部分以及氧化图案18部分上。
参见图5，杂质通过离子注入工艺被注入，利用控制栅电极24、氧化栅极图案18以及浮置栅电极20作为掩模在半导体基底10邻近浮置栅电极20和控制栅电极24的部分分别形成源极区域26和漏极区域28。杂质被扩散到位于浮置栅电极20下面的隧道区域。因此，源极区域26包括低浓度杂质区域26a。
在形成控制栅电极24的蚀刻工艺中，形成在浮置栅电极20的第二侧壁上的隧道氧化层22和形成在半导体基底10上的栅绝缘层12的一部分可被破坏。为了补救这样的破坏，执行再氧化工艺。再氧化工艺可以包括热氧化工艺，其可以使邻近浮置栅电极20的第二侧壁的栅绝缘层12的厚度变得更厚一些。这样的栅绝缘层12的厚度变化可能又进一步损坏闪存器件的编程特征。
发明内容
本发明提供制造具有改进的浮置栅电极端头轮廓及均匀的栅绝缘层厚度的非易失性存储器件的方法。
一方面，本发明涉及制造非易失性存储器件的方法，所述方法包括：在基底上形成第一栅绝缘层及导电层；通过部分氧化导电层的顶部形成氧化层图案；通过利用氧化层图案作为蚀刻掩模对导电层进行构图在第一栅绝缘层上形成浮置栅电极；在包括浮置栅电极的基底上形成硅层；通过氧化硅层，在浮置栅电极的侧壁上形成隧道绝缘层和在第一栅绝缘层上形成第二栅绝缘层；以及在隧道绝缘层及第二栅绝缘层上形成控制栅电极。
在一个实施例中，形成氧化层图案包括：在导电层形成掩模图案，掩模图案包括开口，通过该开口暴露导电层的一部分；以及氧化导电层图案的暴露部分以形成氧化层图案。
在另一实施例中，导电层包括掺杂杂质的多晶硅。
在另一实施例中，硅层包括选自由单晶硅层、多晶硅层和非晶硅层构成的组的一种。
在另一实施例中，隧道绝缘层和硅层之间的厚度比率在大约1.0∶0.4至大约1.0∶0.5之间。
在另一实施例中，隧道绝缘层由热氧化工艺形成。
在另一实施例中，形成控制栅电极包括：在包括隧道绝缘层和第二栅绝缘层的基底上形成第二导电层；并且对第二导电层进行构图来形成控制栅电极，该控制栅电极位于浮置栅电极的侧壁上形成的隧道绝缘层和邻近浮置栅电极的第二栅绝缘层的部分上。
在另一实施例中，该方法还包括：在邻近浮置栅电极的基底的表面部分形成低浓度杂质区域；并在邻近浮置栅电极和控制栅电极的基底的表面部分分别形成高浓度杂质扩散区域。
在另一方面，本发明涉及制造非易失性存储器件的方法，所述方法包括：在基底上形成栅绝缘层和导电层；通过部分氧化导电层的顶部形成氧化层图案；通过使用氧化层图案作为蚀刻掩模对导电层进行构图在第一栅绝缘层上形成浮置栅电极；通过氧化浮置栅电极表面形成隧道绝缘层；在形成在浮置栅电极的侧壁上的隧道绝缘层上以及在形成在邻近浮置栅电极的基底上的栅绝缘层的一部分上形成控制栅电极；在包括控制栅电极的基底上形成硅层；并且通过热氧化氧化硅层。
在一个实施例中，控制栅电极包括掺杂杂质的多晶硅。
在另一方面，本发明涉及制造非易失性存储器件的方法，所述方法包括：在基底上形成栅绝缘层和导电层；通过部分氧化导电层的顶部形成氧化层图案；通过使用氧化层图案作为蚀刻掩模对导电层进行构图在第一栅绝缘层上形成浮置栅电极；通过氧化浮置栅电极表面形成隧道绝缘层；在形成在浮置栅电极的例壁上的隧道绝缘层上以及在形成在邻近浮置栅电极的基底上形成的栅绝缘层的一部分上形成控制栅电极；以及在包括控制栅电极的基底上形成高温氧化层。
在一个实施例中，高温氧化层在大约700℃至大约900℃的温度下通过化学气相沉积工艺形成。
在另一方面，本发明涉及制造非易失性存储器件的方法，包括：在基底上形成第一栅绝缘层和导电层；通过部分氧化导电层的顶部形成氧化层图案；通过使用氧化层图案作为蚀刻掩模对导电层进行构图在第一栅绝缘层上形成浮置栅电极；在包括浮置栅电极的基底上形成第一硅层；通过氧化第一硅层分别在浮置栅电极的侧壁上形成隧道绝缘层并且在第一栅绝缘层上形成第二栅绝缘层；在形成在浮置栅电极的侧壁上的隧道绝缘层上以及在形成在邻近浮置栅电极的基底上的第二栅绝缘层的一部分上形成控制栅电极；在包括控制栅电极的基底上形成第二硅层；并且通过热氧化氧化第二硅层。
在一个实例例中，导电层包括掺杂杂质的多晶硅。
在另一实施例中，隧道绝缘层和第一硅层之间的厚度比率在大约1.0∶0.4至大约1.0∶0.5之间。
在另一实施例中，隧道绝缘层由热氧化工艺形成。
在另一实施例中，该方法还包括：在邻近浮置栅电极的基底的表面部分形成低浓度杂质区域；并在邻近浮置栅电极和控制栅电极的基底的表面部分分别形成高浓度杂质扩散区域。
在另一实施例中，该方法还包括：在基底的周边部分的第二栅绝缘层上形成晶体管的栅电极。该晶体管的栅电极和控制栅电极同时形成。
根据本发明，可以抑制否则可能在形成隧道氧化层的热氧化工艺中发生在浮置栅电极上的浮置栅电极的端头轮廓的变化中的差异。因此，可以改进非易失性存储器件的数据擦除特征。此外，也可以防止可能发生在热氧化过程中的栅绝缘层的厚度变化。因此，可以改进非易失性存储器件的数据编程特征。
附图说明
参考附图，通过示例性实施例的详细说明，本发明的上面和其他的特征及优点可以变得更加明显，其中：
图1至5是示出了制造常规的分裂栅极型非易失性存储器件的方法的横截面图；
图6-12是示出了根据本发明的示例性实施例制造分裂栅极型非易失性存储器的方法的横截面图；
图13-15是示出了根据本发明示例性实施例制造分裂栅极型非易失性存储器的方法的横截面图；
图16是示出了根据本发明示例性实施例制造分裂栅极型非易失性存储器的方法的横截面图；
图17-19是示出了根据本发明示例性实施例制造分裂栅极型非易失性存储器的方法的横截面图；
图20-22是示出了根据本发明示例性实施例制造分裂栅极型非易失性存储器的方法的横截面图。
具体实施方式
下文将参考附图更加详细地说明本发明，在附图中示出了本发明的示例性实施例。然而，本发明可以以许多不同的形式实现，而不应被解释为限于这里所阐述的示例性实施例。而是，提供这些示例性实施例从而使本公开充分和完整。在附图中，为了清晰，可以放大层和区域的大小和相对大小。
可以理解当元件或层被称为在另一元件或层“上”、“连接到”和/或“耦合到”另一元件或层时，它可以直接在其他元件或层上，或直接连接到、耦合到另一元件或层，或者可以存在中间的元件或层。相反，当元件被称为“直接”在其他元件“上”、“直接连接到”和/或“直接耦合到”另一元件或层时，则没有中间元件或层存在。通篇相似的附图标记指示相似的元件。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
可以理解虽然术语第一、第二和第三可以用于此来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其他元件或特征如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，示范性术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
这里所使用的术语是只为了描述特别的实施例的目的且不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。可以进一步理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、区域、整体、步骤、操作、元件和/或组分的存在，但是不排出存在或添加一个或更多其他特征、区域、整体、步骤、操作、元件、组分和/或其组。
参考横截面图示在这里描述了本发明的实施例，该图示是本发明的理想实施例(和中间结构)的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明的实施例不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区将通常具有修圆或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出区域的精确的形状且不旨在限制本发明的范围。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明属于的领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些在共同使用的字典中定义的术语应解释为一种与在相关技术和本公开的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
图6-12是示出了根据本发明的示例性实施例制造分裂栅极型非易失性存储器的方法的横截面图。
参见图6，第一栅氧化层102形成在例如硅片的半导体基底100上。第一栅氧化层102可以通过热氧化工艺形成。第一栅氧化层102可以充当栅绝缘层或耦合绝缘层。
第一导电层104形成在第一栅氧化层102上。第一导电层104可以利用掺杂的多晶硅形成。第一导电层104可以利用例如甲硅烷气、乙硅烷气、二氯甲硅烷气等的硅烷基气体通过低压化学气相沉积(LPCVD)工艺形成。在本发明的一个示例性实施例中，第一导电层104可以利用包括甲硅烷气、乙硅烷气、二氯甲硅烷气等的第一源气体以及包括PH3气的第二源气体形成。第一导电层104可以在大约580℃至大约620℃的温度下形成。在本发明的另一实施例中，多晶硅层可以初始利用硅烷基气体形成然后通过杂质扩散工艺或离子注入工艺将杂质掺杂到多晶硅中，从而在第一栅氧化层102上形成第一导电层104。
掩模图案106形成在第一导电层104上。掩模图案106包括开口106a，通过该开口暴露第一导电层104的一部分。掩模图案106可以包括氮化物，例如氮化硅等。掩模图案106可以通过LPCVD工艺形成。
第一导电层104的暴露部分被氧化以在导电层104上形成氧化层图案108。栅氧化层的边缘部分具有鸟喙形状的特征。
参见图7，利用包含磷酸的蚀刻剂将掩模图案106从第一导电层104移除，并且利用氧化层图案108作为蚀刻掩模，各向异性部分地被蚀刻第一导电层104，以在第一栅氧化层102上形成浮置栅电极110。在本发明的一个示例性实施例中，第一栅氧化层102通过形成浮置栅电极110的各向异性蚀刻工艺被部分移除，以在浮置栅电极110的两面形成第一栅氧化层102的剩余部分102a。在本发明的另一示例性实施例中，第一栅氧化层104除了位于浮置栅电极110下面的第一栅氧化层102的一部分以外被全部移除，以部分地暴露基底100。
浮置栅电极110包括上端头部分110a，其具有与氧化层图案108的边缘部分形状对应的形状。
参见图8，硅层112被连续地形成在氧化层图案108和栅氧化层102的剩余部分102a上。硅层112可以包括单晶硅、多晶硅、非晶硅等。硅层112可以通过例如利用硅烷基气体的化学气相沉积(CVD)工艺或晶体生长工艺形成。
硅层的厚度可以被选择，使得在其后形成的隧道氧化层114(见图9)和硅层112最终的厚度比率可以在大约1.0∶0.4至大约1.0∶0.5范围之间，这样可以操作来在形成隧道氧化层114的过程中抑制浮置栅电极110在其端头轮廓上的改变。
参见图9，硅层112被氧化以在浮置栅电极110的第一侧壁上及在氧化层图案108上形成隧道氧化层114。因此，随着在热氧化工艺期间硅层112的出现，可以在形成隧道氧化层114的热氧化工艺期间防止浮置栅电极110的硅的消耗。因此，可以保留浮置栅电极110的原始端头轮廓。
此外，在形成隧道氧化层114的过程中，第二栅氧化层116形成在第一栅氧化层102的剩余部分102a上，以这种方式，可以避免发生在形成浮置栅电极110的各向异性蚀刻过程中对基底100的损坏。
参见图10，第二导电层(未示出)形成在隧道氧化层114和第二栅氧化层116上。第二导电层例如可以利用多晶硅掺杂杂质形成。第二导电层可以通过实质上等同于形成第一导电层104的工艺的工艺形成。
在光致抗蚀剂图案(未示出)在第二导电层上形成后，可以利用光致抗蚀剂图案作为蚀刻掩模各向异性部分蚀刻第二导电层，以形成控制栅电极118。控制栅电极118形成在隧道氧化层114以及邻近第一侧壁110b的第二栅氧化层116上。
在形成控制栅电极118的各向异性蚀刻工艺中，浮置栅电极110的第二侧壁110c及邻近第二侧壁110c的第二栅氧化层116的一部分可能被损坏。
参见图11，执行再氧化工艺以修复对第二侧壁110c和第二栅氧化层116的损坏。在再氧化工艺中，包括氧化硅的间隔层120形成在控制栅电极118上，并且第二侧壁110c的一部分被部分氧化。此外，邻近浮置栅电极110的第二侧壁110c的第一栅氧化层102的一部分可能具有增加的厚度。
参见图12，低浓度杂质扩散区域122形成在邻近浮置栅电极110的基底100的表面。低浓度杂质扩散区域122可以通过离子注入工艺及热处理形成。离子注入工艺可以利用光致抗蚀剂图案作为掩模，在邻近浮置栅电极110的基底100的部分上有选择地执行。热处理可以使杂质分散到浮置栅电极110下面的基底100的部分中，以加宽低浓度杂质扩散区域122。
高浓度杂质区域124a和124b分别形成在邻近浮置栅电极110和控制栅电极118的基底100部分上。高浓度杂质区域124a和124b作为源极区域和漏极区域。由此，完成了分裂栅极型闪存器件的制造。
根据本发明的示例性实施例，硅层被热氧化以形成隧道绝缘层。因此，可防止浮置栅电极的端头轮廓改变，并且可以在浮置栅电极110和控制栅电极118之间的上端头部分改进数据擦除特征。
图13-15是示出了根据本发明的示例性实施例制造分裂栅极型非易失性存储器器件的方法的横截面图。
参见图13，作为栅绝缘层的栅氧化层202形成在例如硅片的基底200上。氧化层图案208和浮置栅电极210形成在栅氧化层202上。具体来说，第一导电层(未示出)形成在栅氧化层202上，然后包括开口的掩模图案(未示出)形成在第一导电层上。该开口可以暴露部分第一导电层。第一导电层的暴露部分被部分氧化，以在第一导电层上形成氧化层图案208。
从第一导电层移除掩模图案，然后利用氧化层图案208作为蚀刻掩模，第一导电层被部分地并且各向异性蚀刻，以在栅氧化层202上形成浮置栅电极210。
浮置栅电极210的侧壁被热氧化以在浮置栅电极210的侧壁上形成隧道氧化层214。
然后，第二导电层(未示出)形成在包括隧道氧化层214的基底100上，然后第二导电层被构图以在隧道氧化层214上形成控制栅电极218。控制栅电极218位于形成在浮置栅电极210的第一侧壁210a上的隧道氧化层214的部分、邻近第一侧壁210a的栅氧化层202的部分和氧化层图案208的部分上。
在形成控制栅电极218的各向异性蚀刻过程中，形成在浮置栅电极210的第二侧壁210b上的隧道氧化层214的部分以及邻近第二侧壁210b的栅氧化层202的部分可能被损坏。也就是说，形成在浮置栅电极210的第二侧壁210b上的隧道氧化层214的部分以及邻近第二侧壁210b的栅氧化层202的部分可能被蚀刻。因此，形成在浮置栅电极210的第二侧壁210b上的隧道氧化层214部分的厚度可能被降低。
在这个示例性实施例中，形成栅氧化层202、形成氧化层图案208、形成浮置栅电极210、形成隧道氧化层214和形成控制栅电极218的步骤可以实质上等同于参考图1-4在上面说明的工艺步骤。
在本实施例中，控制栅电极218形成后，硅层220形成在包括控制栅电极218的基底100上。硅层220可以例如使用单晶硅、多晶硅或非晶硅形成。硅层220可以通过CVD工艺或利用硅烷基气体外延生长工艺形成。
参见图14，硅层220被热氧化以在包括控制栅电极218的基底的整个表面形成热氧化层222。形成在控制栅电极218上的热氧化层222的一部分用作控制栅电极218的间隔层。
在形成热氧化层222的过程中，可以修复可能在形成控制栅电极218的各向异性蚀刻工艺中的任何损坏。特别地，邻近浮置栅电极210的第二侧壁210b的栅氧化层202的部分可以形成为均匀的厚度，而不增加该部分的厚度。
参考图15，低浓度杂质扩散区域224形成在邻近浮置栅电极210的基底200的表面部分上。该低浓度杂质扩散区域224可以通过离子注入工艺和热处理形成。离子注入工艺可以利用光致抗蚀剂图案作为掩模，在邻近浮置栅电极210的基底200的部分上有选择地执行。热处理可以使杂质扩散到浮置栅电极210下面的基底200部分中，以加宽低浓度杂质扩散区域224。
高浓度杂质区域226a和226b分别形成在邻近浮置栅电极210和控制栅电极218的基底200的表面部分。高浓度杂质区域226a和226b作为源极区域和漏极区域。因此，完成了分裂栅极型闪存器件的制造。
根据本发明的一个示例性实施例，插入在浮置栅电极210和基底200之间的栅氧化层202可以保持均匀的厚度。因此，源/漏极区域226a和226b之间的栅氧化层202的电容可以增加以改进闪存器件的编程特性。
图16是示出了根据本发明的示例性实施例制造分裂栅极型非易失性存储器器件的方法的横截面图。
参见图16，栅氧化层302、氧化层图案308、浮置栅电极310、隧道氧化层314及控制栅电极318形成在例如硅片的基底300上。形成栅氧化层302、形成氧化层图案308、形成浮置栅电极310、形成隧道氧化层314和形成控制栅电极318的步骤可以实质上等同于参考图14在上面说明的工艺步骤。因此，为了避免冗余，将省略这些步骤的任何进一步的说明。
在控制栅电极318形成后，高温氧化(HTO)层322形成在包括控制栅电极318的基底300的整个所得的表面上。HTO层322可以用作控制栅电极318的间隔层。具体地说，HTO层322可以利用硅烷基气体在大约700℃至大约900℃的温度下形成。可以通过形成HTO层322的工艺被充分修复可能发生在形成控制栅电极318的各向异性蚀刻工艺中的损坏。
在HTO层322形成后，杂质扩散区域324、326a和326b形成在邻近浮置栅电极310和控制栅电极318的基底300的部分上。可作为源极区域的低浓度杂质扩散区域324和高浓度杂质扩散区域326a，形成在邻近浮置栅电极310的基底300的表面部分。可作为漏极区域的高浓度杂质区域326b形成在邻近浮置栅电极310的基底300的表面部分。
根据本发明的示例性实施例，可以显著地抑制浮置栅电极310的硅材料的损耗和栅氧化层302的厚度变化。因此，插入在与源极区域324和326a及浮置栅电极310之间的栅氧化层302的电容可以增加以改进闪存器件的编程特性。
图17-19是示出了根据本发明的示例性实施例制造分裂栅极型非易失性存储器器件的方法的横截面图。
参见图17，第一栅氧化层402和第一导电层(未示出)顺序形成在例如硅片的基底400上。第一栅氧化层402可以用作栅绝缘层或耦合绝缘层。第一栅氧化层402可以通过热氧化工艺形成。包括掺杂的多晶硅的第一导电层可以通过LPCVD工艺和杂质掺杂工艺形成。
包括开口的掩模图案(未示出)形成在第一导电层。该开口暴露一部分第一导电层。暴露的第一导电层部分被热氧化以在第一导电层上形成氧化层图案408。
在掩模图案被移除后，可以利用氧化层图案作为蚀刻掩模各向异性蚀刻第一导电层，以在第一栅氧化层402上形成浮置栅电极410。
第一硅层(未示出)形成在基底400的全部表面上。第一硅层被热氧化以在浮置栅电极410的侧壁上形成隧道氧化层414，并在邻近浮置栅电极410的基底400部分上形成第二栅氧化层416。隧道氧化层414和第一硅层之间的厚度比率在大约1.0∶0.4至大约1.0∶0.5之间。
第二导电层(未示出)形成在基底400的全部表面上。第二导电层可以利用掺杂多晶硅形成。形成第二导电层的方法可以实质上等同于形成第一导电层的方法。
第二导电层在隧道氧化层414和第二栅氧化层416上被构图形成控制栅电极418。控制栅电极418位于形成在第一侧壁410a和氧化层图案408上的隧道氧化层414的部分及邻近第一侧壁410a的第二栅氧化层416的部分上。
形成第一栅氧化层402、形成氧化层图案408、形成浮置栅电极410、形成隧道氧化层414和形成控制栅电极418的步骤可以实质上等同于参考图6-10在上面说明的工艺步骤。为了避免冗余，将省略这些步骤的任何进一步的说明。
控制栅电极418形成后，第二硅层420形成在基底400的全部表面上。第二硅层420可以利用单晶硅、多晶硅、非晶硅等形成。第二硅层420可以通过CVD工艺或利用硅烷基气体的外延生长工艺形成。
参见图18，第二硅层420被热氧化以在基底400的全部表面形成热氧化层422。因此，可以适当地修复可能发生在形成控制栅电极418的各向异性蚀刻工艺中的损坏。特别地，邻近浮置栅电极410的第二侧壁410b的第一栅氧化层402的部分可以被形成得具有均匀的厚度而不增加该部分的厚度。
参见图19，低浓度杂质扩散区域424形成在邻近浮置栅电极410的基底400的表面部分上。该低浓度杂质扩散区域424可以例如通过离子注入工艺或热处理形成。离子注入工艺可以利用光致抗蚀剂图案作为掩模，在邻近浮置栅电极410的基底400上有选择地执行。热处理可以使杂质扩散到浮置栅电极410下面的基底400部分以加宽低浓度杂质扩散区域424。
高浓度杂质区域426a和426b形成在邻近浮置栅电极410和控制栅电极418的基底400的表面部分。该高浓度杂质区域426a和426b作为源极区域和漏极区域。这样，完成了分裂栅极型闪存器件制造。
根据本发明的示例性实施例，可以防止浮置栅电极410的端头轮廓的改变并且可以在浮置栅电极410和控制栅电极418之间的浮置栅电极的上端头部分改进数据擦除特性。此外，插入在浮置栅电极410和基底400之间的栅氧化层402可以保持具有均匀的厚度。这样，源/漏极区域426a和426b之间的栅氧化层402的电容可以被增加以提高闪存器件的编程特性。
在本发明的一个示例性实施例中，第二硅层420形成后第二硅层被热氧化以形成热氧化硅层422。在本发明的另一示例性实施例中，HTO层可以形成在包括控制栅电极418的基底400上，以提高闪存器件的编程特性。
图20-22是示出了根据本发明的示例性实施例制造分裂栅极型非易失性存储器器件的方法的横截面图。
参见图20，隔离层(未示出)形成在例如硅片的基底上。该隔离层确定单元区域500a和周边区域500b。该隔离层可以例如通过浅沟槽隔离(STI)工艺形成。
第一栅氧化层502、氧化层图案508和浮置栅电极510形成在基底500的单元区域500a上。详细地，第一栅氧化层502、第一导电层(未示出)和暴露第一导电层部分的掩模图案(未示出)被顺序地形成。第一导电层的被暴露部分被氧化以在第一导电层上形成氧化层图案508。第一导电层利用氧化层图案508作为蚀刻掩模被构图以在第一栅氧化层502上形成浮置栅电极510。
在浮置栅电极510形成后，第一硅层(未示出)形成在基底500的全部表面上。第一硅层被氧化以在浮置栅电极500的侧壁上形成隧道氧化层514和在基底500上形成第二栅氧化层516。
如图20所示，第一栅氧化层502和第二栅氧化层516形成在基底500的周边区域500b上。换句话说，位于周边区域500b的第一栅氧化层502的部分和第二栅氧化层516的部分，可以被选择性地移除，然后第三栅氧化层可以形成在周边区域500b上，作为栅绝缘层。
参见图21，第二硅层(未示出)形成在基底500的全部表面上，并且第二硅层被热氧化以在基底500的全部表面上形成热氧化层522。该热氧化层522可以用作在单元区域中控制栅电极518的间隔层和在周边区域中晶体管的栅电极550的间隔层。
在本示例性实施例中，可以在形成热氧化层522的工艺中修复在形成控制栅电极518和晶体管的栅电极550的工艺中可能发生的损坏。可以抑制浮置栅电极510下面的第一栅氧化层505的部分的任何厚度变化。此外，可以抑制第一栅氧化层502的部分和位于晶体管的栅电极550下面的第二栅氧化层516(或第三栅氧化层)的部分的厚度变化。
参见图22，低浓度杂质扩散区域524形成在邻近浮置栅电极510的基底500的部分上。杂质区域526a、526b、526c和526d分别形成在邻近浮置栅电极510、控制栅电极518和晶体管的栅电极的基底500的部分上。这样，在单元区域500a上完成分裂栅极型闪存器件并且在周边区域500b上完成了晶体管。
在本发明的示例性实施例中，闪存器件的擦除和编程特性可以被提高并且形成在周边区域的晶体管的操作特性也可以被改进。
根据本发明，可以抑制或防止分裂栅极型闪存器件的浮置栅电极的端头的轮廓的变化以及栅绝缘层的厚度变化。这样，分裂栅极型闪存器件的编程和擦除特性以及晶体管的操作特性都可以被提高。
虽然已经参照其优选实施例详细示出和说明了本发明，但是本领域技术人员能够理解可以在不背离权利要求限定的精神和范围下，可以对本发明进行形式和细节上的不同改变。
本申请要求在2005年8月17日提交的韩国专利申请号10-2005-0075126的优先权，其全部内容在此引入作为参考。
Claims (18)
1、一种制造非易失性存储器件的方法，包括：
在基底上形成第一栅绝缘层及导电层；
通过部分氧化导电层的顶部形成氧化层图案；
通过利用氧化层图案作为蚀刻掩模对导电层进行构图在第一栅绝缘层上形成浮置栅电极；
在包括浮置栅电极的基底上形成硅层；
通过氧化硅层，在浮置栅电极的侧壁上形成隧道绝缘层且在第一栅绝缘层上形成第二栅绝缘层；以及
在隧道绝缘层及第二栅绝缘层上形成控制栅电极。
2、如权利要求1的方法，其中形成氧化层图案包括：在导电层上形成掩模图案，掩模图案包括开口，通过该开口暴露导电层的一部分；以及
氧化导电层图案的暴露部分以形成氧化层图案。
3、如权利要求1的方法，其中导电层包括掺杂杂质的多晶硅。
4、如权利要求1的方法，其中硅层包括选自由单晶硅层、多晶硅层和非晶硅层构成的组的一种。
5、如权利要求1的方法，其中隧道绝缘层和硅层之间的厚度比率在大约1.0∶0.4至大约1.0∶0.5之间。
6、如权利要求1的方法，其中隧道绝缘层由热氧化工艺形成。
7、如权利要求1的方法，其中形成控制栅电极包括：
在包括隧道绝缘层和第二栅绝缘层的基底上形成第二导电层；以及
对第二导电层进行构图来形成控制栅电极，该控制栅电极位于在浮置栅电极的侧壁上形成的隧道绝缘层和邻近浮置栅电极的第二栅绝缘层的部分上。
8、如权利要求1的方法，还包括：
在邻近浮置栅电极的基底的表面部分形成低浓度杂质扩散区域；以及
在邻近浮置栅电极和控制栅电极的基底的表面部分分别形成高浓度杂质扩散区域。
9、一种制造非易失性存储器件的方法，包括：
在基底上形成栅绝缘层和导电层；
通过部分氧化导电层的顶部形成氧化层图案；
通过使用氧化层图案作为蚀刻掩模对导电层进行构图在第一栅绝缘层上形成浮置栅电极；
通过氧化浮置栅电极表面形成隧道绝缘层；
在形成在浮置栅电极的侧壁上的隧道绝缘层上以及在形成在邻近浮置栅电极的基底的栅绝缘层的一部分上形成控制栅电极；
在包括控制栅电极的基底上形成硅层；以及
通过热氧化氧化硅层。
10、如权利要求9的方法，其中控制栅电极包括掺杂杂质的多晶硅。
11、一种制造非易失性存储器件的方法，包括：
在基底上形成栅绝缘层和导电层；
通过部分氧化导电层的顶部形成氧化层图案；
通过使用氧化层图案作为蚀刻掩模对导电层进行构图在第一栅绝缘层上形成浮置栅电极；
通过氧化浮置栅电极表面形成隧道绝缘层；
在形成在浮置栅电极的侧壁上的隧道绝缘层上以及在形成在邻近浮置栅电极的基底上的栅绝缘层的一部分上形成控制栅电极；以及
在包括控制栅电极的基底上形成高温氧化层。
12、如权利要求11的方法，其中高温氧化层在大约700℃至大约900℃的温度下通过化学气相沉积工艺形成。
13、一种制造非易失性存储器件的方法，包括：
在基底上形成栅绝缘层和导电层；
通过部分氧化导电层的顶部形成氧化层图案；
通过使用氧化层图案作为蚀刻掩模对导电层进行构图在第一栅绝缘层上形成浮置栅电极；
在包括浮置栅电极的基底上形成第一硅层；
通过氧化第一硅层在浮置栅电极的侧壁上形成隧道绝缘层并且在第一栅绝缘层上形成第二栅绝缘层；
在形成在浮置栅电极的侧壁上的隧道绝缘层上以及在形成在邻近浮置栅电极的基底上的第二栅绝缘层的一部分上形成控制栅电极；
在包括控制栅电极的基底上形成第二硅层；以及
通过热氧化氧化第二硅层。
14、如权利要求13的方法，其中导电层包括掺杂杂质的多晶硅。
15、如权利要求13的方法，其中隧道绝缘层和第一硅层之间的厚度比率在大约1.0∶0.4至大约1.0∶0.5之间。
16、如权利要求13的方法，其中隧道绝缘层由热氧化工艺形成。
17、如权利要求13的方法，还包括：
在邻近浮置栅电极的基底的表面部分形成低浓度杂质扩散区域；
并在邻近浮置栅电极和控制栅电极的基底的表面部分分别形成高浓度杂质扩散区域。
18、如权利要求13的方法，还包括：在基底的周边部分的第二栅绝缘层上形成晶体管的栅电极；以及其中该晶体管的栅电极和控制栅电极同时形成。
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