CN1136610C - 半导体集成电路装置的制造方法 - Google Patents

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Abstract

提供一种在一次PR中完成为形成三沟道的埋入扩散层离子注入和为在一个芯片内形成两种不同膜厚的栅极氧化膜的氧化膜蚀刻的制造方法，可以降低成本，并使电路高速化。在形成栅极的区域在硅氧化膜上在给定宽度内形成抗蚀剂掩模，隔着上述抗蚀剂掩模以给定的注入能量进行离子注入，形成埋入N型层，在给定范围内的抗蚀剂掩模的正下方也形成埋入N型层。抗蚀剂掩模作为掩模，蚀刻除去氧化膜，并在其上形成栅极氧化膜。

Description

半导体集成电路装置的制造方法
本发明涉及一种半导体集成电路装置的制造方法，特别涉及具有三沟道构造和一个芯片内有两种不同膜厚栅极氧化膜的半导体集成电路装置的制造方法。
对于具有三沟道构造和一个芯片内有两种不同膜厚栅极氧化膜的半导体集成电路装置的制造方法，最好是在一次光致抗蚀剂工艺中完成为形成三沟道的埋入扩散层离子注入和为在一个芯片内形成两种不同膜厚栅极氧化膜的氧化膜蚀刻，是制造方法中的一个重要课题。
在此，说明需要具有三沟道构造和一个芯片内有两种不同膜厚栅极氧化膜的构造的理由。
首先说明三沟道的必要性。通常在DRAM(动态随机存储器)和SRAM(静态随机存储器)等半导体集成电路装置中，外围电路部和输入输出电路部等由CMOS构成，在硅基板上形成N沟道、P沟道。在此，为了降低消耗功率，而在内部电源电压要低于外部电源电压时，必须将与内部电源电压相连的N沟道和与外部电源电压相连的N沟道绝缘。又，在DRAM和SRAM中，为了从外围电路部和输入输出电路部产生的电噪声保护存储单元，也最好将存储单元部的P沟道和其它P沟道绝缘。
这样，为了在N沟道之间和P沟道之间均进行电绝缘，而必须形成埋入扩散层，作成三沟道构造。
以下，说明采用一个芯片内有两种不同膜厚栅极氧化膜的必要性。
在DRAM和SRAM等的半导体集成电路装置中，当外部电源电压和内部电源电压不同时，在与外部电源电压相连的输入输出电路部的MOS三极管的栅极上施加了比与内部电源电压相连的外围电路部的电压要高的电压。
在DRAM和SRAM的存储单元中将字线电压升高时，在存储单元部的MOS三极管的栅极上施加了比外围电路部的电压要高的电压。
为此，如果在一个芯片内只采用1种栅极氧化膜，为了确保栅极氧化膜的可靠性，栅极氧化膜的厚度必须与施加了最高栅极电压的MOS三极管相符合。为此，当外部电源电压和内部电源电压不同时，或进行字线升压时，必须将栅极氧化膜的膜厚与输入输出电路部或者存储单元部的高电压相符合。
其结果，在外围电路部，需要采用所需厚度以上的栅极氧化膜。当栅极氧化膜变厚时，MOS三极管的导通电流变小，因而降低电路的速度。
另一方面，如果在一个芯片内形成有两种不同膜厚栅极氧化膜时，外围电路部的栅极氧化膜可以做得比其它部分要薄，而增大MOS三极管的导通电流，提高电路的速度。这样，为了高速化，需要采用在一个芯片内有两种不同膜厚栅极氧化膜。
综上所述，三沟道的构造和在一个芯片内有两种不同膜厚栅极氧化膜的构造是非常有用的构造。
作为实现抑制由于这二个构造对工序数的增加的方法，有先于本申请的专利申请特愿平10-053912号(与本申请是同一申请人的专利申请，在本专利开始申请时尚未公开)所记载的方法。
即，该方法可以将为形成三沟道的埋入扩散层离子注入和为在一个芯片内形成两种不同膜厚栅极氧化膜的氧化膜蚀刻在一次光致抗蚀剂工艺中完成。
但是，该方法存在如下问题。
即，采用了N型硅基板，而N型硅基板与P型硅基板相比，其价格要高，从而增加了成本。
其次，即使采用成本低的P型硅基板时，输入输出电路部和外围电路部的栅极氧化膜厚度相等。为此，当外部电源电压比内部电源电压高时，必须设定输入输出电路部和外围电路部的栅极氧化膜厚与电压高的外部电源电压相一致。
为此，外围电路部的栅极氧化膜比可靠性所要求的要厚，从而减少了导通电流，延迟了电路速度，从高速化这一点而言，还不能说充分。
因此，本发明是基于对上述技术课题的认识而完成的，其目的是提供一种这样的半导体集成电路装置的制造方法，即将为形成三沟道的埋入扩散层离子注入和为在一个芯片内形成两种不同膜厚栅极氧化膜的氧化膜蚀刻而在一次光致抗蚀剂工艺中完成，降低成本，并且通过让外围电路部的栅极氧化膜比输入输出电路部的栅极氧化膜要薄，使得电路高速化的制造方法。
为了达成上述目的，本发明的半导体集成电路的制造方法，是在第一导电型基板形成第二导电型埋入层的区域中的要加厚的有源元件栅极氧化膜的膜厚的形成栅极的区域上，在给定宽度内形成抗蚀剂掩模，上述抗蚀剂掩模的给定宽度，根据当隔着上述抗蚀剂掩模用给定的注入能量进行离子注入形成上述埋入层时，在上述给定宽度内的抗蚀剂掩模的正下方形成上述埋入层，来确定其宽度。
在本发明的制造方法中，上述抗蚀剂掩模是在形成在上述基板整个面上的氧化膜之上以图形化形成，在形成上述埋入层之后，上述抗蚀剂掩模作为蚀刻掩模，除去上述抗蚀剂掩模没有覆盖的上述氧化膜，在其上形成栅极氧化膜，从而一次曝光工艺中完成在芯片内形成不同厚度的两种栅极氧化膜。基板，为了降低成本，优选采用P型硅基板。
本发明是为了在一次光致抗蚀剂工艺中完成为形成三沟道的埋入扩散层离子注入和为在一个芯片内形成两种不同膜厚栅极氧化膜的氧化膜蚀刻。
本发明的半导体集成电路装置的制造方法，在其优选的实施方案中，作为基板，采用P型硅基板，象输入输出电路部那样，在形成埋入N型层的同时，在形成厚膜栅极氧化膜的区域中，在形成栅极的区域，以给定宽度内，优选0.6μm(微米)以内的宽度，形成PR的抗蚀剂掩模，隔着该抗蚀剂掩模以高能量进行为形成埋入N型层的离子注入。
更详细地说，如果以适用于DRAM(动态随机存储器)的制造的实施方案说明本发明的制造方法，参照图1，P型硅基板1上形成元件分隔区域2、沟道，然后在整个基板上薄薄形成硅氧化膜33。
然后，参照图2，形成为形成埋入N型层的离子注入和兼作为在1个芯片内形成两种不同膜厚栅极氧化膜的氧化膜的蚀刻掩模的抗蚀剂掩模34。这时，象输入输出电路部(图1的33)那样，形成埋入N型层，并且在形成厚栅极氧化膜的区域中，形成栅极的区域上，以给定宽度，优选0.6μm以内的粗细形成抗蚀剂掩模。
然后，隔着该抗蚀剂掩模34，通过以高能量离子注入磷离子P+，形成埋入N型层61、62。
然后，蚀刻除去没有覆盖抗蚀剂掩模的区域的硅氧化膜33。
此后，如图3所示，除去抗蚀剂掩模34，形成栅极氧化膜，在这以后，按照通常的制造方法制造DRAM。
在依据本发明的制造方法中，对于为形成埋入N型层的离子注入，抗蚀剂掩模34的宽度为给定值以内，优选0.6μm以下的区域，由于离子注入的横向扩散，在抗蚀剂掩模(34)的正下方也形成了埋入N型层。
在抗蚀剂掩模(34)形成的区域，形成厚栅极氧化膜。
这样，在依据本发明的制造方法中，一次光致抗蚀剂工艺就可以在同一区域形成埋入N型层和厚栅极氧化膜。
在本发明中，为形成埋入N型层的离子注入也可以偏离垂直方向倾斜斜向进行。这时，在给定宽度(0.6μm)以内的抗蚀剂掩模的区域，可以更可靠地在抗蚀剂掩模的正下方形成埋入N型层。
进一步，本发明的制造方法也适用于SRAM(静态随机存储器)。这时，仅仅在SRAM存储单元中存取三极管的形成栅极的区域，以给定宽度，优选0.6μm以内形成抗蚀剂掩模。通过这样处理，可以在存储单元部整个面上形成埋入N型层，并且可以仅仅将在存储单元内的存取三极管的栅极氧化膜做厚。
依据本发明，可以起到以下的效果。
首先，由于可以采用P型硅基板，能降低成本。
其次，输入输出电路部或SRAM存储单元内的存取三极管等，可以仅仅将与高的电压相连部分的栅极氧化膜有选择性地将其膜做厚，而将其它部分的栅极氧化膜做薄，从而增大该部分的三极管的导通电流，提高电路的速度。
以下是附图及其符号的简要说明。
图1为说明本发明的实施例1的制造方法的工艺顺序的工艺剖视图(其一)。
图2为说明本发明的实施例1的制造方法的工艺顺序的工艺剖视图(其二)。
图3为说明本发明的实施例1的制造方法的工艺顺序的工艺剖视图(其三)。
图4为说明本发明的实施例1的制造方法的工艺顺序的工艺剖视图(其四)。
图5为说明本发明的实施例1的制造方法的工艺顺序的工艺剖视图(其五)。
图6为说明本发明的一实施例的俯视图。
图7为说明本发明的实施例2的工艺顺序的剖视图。
图8为表示SRAM的存储器的电路构成图。
图9为说明本发明的实施例3的俯视图。
图10为说明本发明的实施例3的制造方法的工艺顺序的工艺剖视图。
图11为说明本发明的实施例4的工艺顺序的剖视图。
图12为说明本发明的原理的图。
在上述附图中，1-P型硅基板，2-元件分隔，5、6、7、65、66-栅极氧化膜，10、14、16、64-P沟道，13、15、17、63-N沟道，20、22-P沟道导电扩散层，21、22、24-N沟道导电扩散层，25、26、27、28、29-门电极，30-存储单元部，31-外围电路部，32-输入输出电路部，33-硅氧化膜，34-抗蚀剂掩模，35、36-栅极氧化膜，37-门电极用导电层，40、41-地线连接点，42、43-位线连接点，47-共同导体，48、49-字线，61、62-埋入N型层。
为了更详细地说明本发明的实施方案，以下参照附图说明本发明的实施例。
实施例1
首先，作为本发明的实施例1，以在DRAM的制造中适用本发明的制造方法为例进行说明。图1至图5为本发明实施例1的制造方法按制造工艺顺序表示半导体集成电路装置剖面的工艺剖视图。
参照图1，首先，P型硅基板1的表面上由沟道分离法形成元件分隔区域2。然后，采用公知的抗蚀剂掩模和光刻技术，在N沟道形成区域13、15、63上，以注入能量为700KeV，注入量为2×1013cm-2进行磷离子注入以形成N沟道，在P沟道形成区域10、14、16、64上，以注入能量为300KeV，注入量为2×1013cm-2进行硼离子注入以形成P沟道。
然后，进行热氧化，在基板表面上形成膜厚为4nm(纳米)的硅氧化膜33。
此后，参照图2，采用公知的光刻技术，在从基板上面俯视的图的图6中由虚线34所围的区域上覆盖厚度围3μm的抗蚀剂掩模34。作为该抗蚀剂掩模34所覆盖的区域，存储单元部30整个面被覆盖。
对于输入输出电路部32，为将门电极所形成的区域各边增大0.05μm的区域。但是，该输入输出电路部32的门电极所形成的区域的抗蚀剂掩模宽度不超过0.6μm。
在外围电路部31和输入输出电路部32的边界等，以及分隔埋入N型层的区域上也形成有抗蚀剂掩模34，在这样的区域中为了能可靠地将埋入N型层分隔，抗蚀剂掩模34的宽度在5μm以上。
然后，以注入能量为1.5MeV，注入量为1×1013cm-2对基板垂直进行磷离子注入。
通过这种离子注入，如图2所示，在抗蚀剂掩模34没有覆盖的区域的基板内部，形成埋入N型层61、62。虽然在输入输出电路部32形成栅极的区域上也形成有抗蚀剂掩模34，如前所述，由于抗蚀剂掩模34的宽度在0.6μm以下，而离子注入又是以注入能量为1.5MeV的高能量进行，由于离子注入的横向扩散，在抗蚀剂掩模34的正下方也形成有埋入N型层62。
这样，由于埋入N型层62形成为覆盖整个输入输出电路部，输入输出电路部的P沟道16与P型硅基板1为电绝缘。
然后，如图3所示，在将抗蚀剂掩模34没有覆盖的区域的硅氧化膜33用缓冲液氢氟酸蚀刻除去后，除去抗蚀剂掩模34。
然后，在进行热氧化，如图4所示，在硅基板表面露出的区域上形成膜厚为5.5nm的栅极氧化膜35。这时，在表面残留了硅氧化膜33的区域上，本来有4nm的硅氧化膜33，再进一步氧化后，形成膜厚为7nm的栅极氧化膜36。
这之后，在整个面上堆积磷离子含量为1×1020cm-3左右的多晶硅层37。或者，不用多晶硅，也可以采用多晶硅和金属硅化物例如钨硅化物的积层膜。
然后，如图5所示，用光刻法和干蚀法将多晶硅层37以图形形成门电极25、26、27、28、29。这样，存储单元部30和输入输出电路部32的MOS三极管的栅极氧化膜5、65、66的膜厚为7nm，而外围电路部31的MOS三极管的栅极氧化膜6、7的膜厚为5.5nm。此外，输入输出电路部的栅极长度为0.3-0.5μm。
这之后的制造工艺按照通常的DRAM的制造方法，将门电极掩模，通过离子注入在硅基板1的表面上形成源极、漏极和作为沟道连接点的n+扩散层以及p+扩散层。又，在存储单元部30上形成存储单元电容3，制成DRAM。
此外，在本实施例中，虽然输入输出电路部32的栅极氧化膜的膜厚均做成为7nm，也可以仅仅将输入输出电路部32的一部分栅极氧化膜做成7nm，而将其余的栅极氧化膜的膜厚做成55埃。这时，如图2所示，在形成抗蚀剂掩模34的工艺中，在要将栅极氧化膜的膜厚做成5.5nm的MOS三极管的栅极区域，不形成抗蚀剂掩模34。
同样，也可以将外围电路部31的栅极氧化膜的一部分的膜厚做成为7nm。这时，如图2所示，在形成抗蚀剂掩模34的工艺中，只要在要将外围电路部31的栅极氧化膜的膜厚做成7nm的MOS三极管的栅极区域，形成抗蚀剂掩模34即可。
下面说明本实施例的作用效果。在本实施例中，DRAM是在P型硅基板上形成，与使用N型硅基板的情况比较，成本要低。
在保持栅极氧化膜的可靠性的同时，使电路达到高速化。在此说明其理由。一般栅极氧化膜越薄，三极管的导通电流越大，电路越高速。但是栅极氧化膜太薄，又不能确保栅极氧化膜的可靠性。为了确保栅极氧化膜的可靠性，施加在栅极上电压强度必须在5MV/cm以下。
在此，在本实施例中，外部电源电压假如为3.5V，为了降低消耗功率，内部电源电压假如为2.5V。栅极氧化膜的膜厚，对于输入输出电路部为7nm，外围电路部为5.5nm，该膜厚是在确保栅极氧化膜的可靠性的范围内，尽可能的做薄。
如在发明要解决的课题的部分所说明的那样，如果将外围电路部和输入输出电路部的栅极氧化膜做成同一膜厚，从栅极氧化膜的可靠性出发，栅极氧化膜的膜厚必须为7nm。这时，在外围电路则变成采用了栅极氧化膜的可靠性所要求的厚度以上的栅极氧化膜厚度，因而减少三极管的导通电流，延迟电路速度。
在本实施例中，与外围电路部和输入输出电路部的栅极氧化膜做成同一膜厚的情况比较，外围电路部的导通电流增大了约27％。
获得该效果的最大理由是因为，在图2的埋入N型层的离子注入中，输入输出电路部中栅极形成的区域尽管有抗蚀剂掩模34，在其正下方也形成有埋入N型层62。
其理由如下，即从抗蚀剂掩模34的两侧所注入的磷离子由于具有注入能量为1.5MeV的高能量，则向横向扩散。在此，由于抗蚀剂掩模34的宽度在0.6μm以下，在基板中从两个方向扩散的磷深入到抗蚀剂掩模34的正下方。其样子可参照图12说明。
图12为表示抗蚀剂掩模正下方的埋入N型层磷浓度与抗蚀剂掩模宽度的关系，横轴为抗蚀剂掩模宽度，纵轴为抗蚀剂掩模正下方的埋入N型层浓度。图12表明，随着抗蚀剂掩模宽度的增大，磷浓度越低。如果抗蚀剂掩模的宽度在0.6μm以下，磷浓度在5×1016cm-3以上。该浓度的埋入N型层可以起到P沟道和P型基板之间的电绝缘的作用。
实施例2
以下说明在DRAM的制造方法中适用本发明的实施例2。本实施例为上述实施例1的变形，下面主要说明和上述实施例1的不同点。
P型硅基板上形成元件分隔区域，形成N沟道、P沟道，然后进行热氧化，在基板表面上形成膜厚为4nm的硅氧化膜33，这之前和上述实施例1同样。
然后，如图7所示，用光刻技术将图6中虚线34所围的区域覆盖厚度为3μm的抗蚀剂掩模34。该区域，对于输入输出电路部32而言，和上述实施例1同样，是将门电极的区域各边增大0.05μm、宽度在0.6μm以下的区域。
在外围电路部31和输入输出电路部32的边界，以及分隔埋入N型层的区域上抗蚀剂掩模34的宽度在6μm以上。
然后，以注入能量为1.5MeV，注入角度为15°在基板一面上的4个方位的所有方向分别以2.5×1012cm-2，合计为1×1013cm-2注入量进行磷离子注入。通过该离子注入，如图7所示，在抗蚀剂掩模34没有覆盖的区域的基板内部，形成埋入N型层61、62。
虽然在输入输出电路部32形成栅极的区域上也形成有抗蚀剂掩模34，由于抗蚀剂掩模34的宽度在0.6μm以下变细，所以和上述实施例1同样，在抗蚀剂掩模34的正下方也形成有埋入N型层62。
然后，在将抗蚀剂掩模34没有覆盖的区域的硅氧化膜33用缓冲液氢氟酸蚀刻除去后，除去抗蚀剂掩模34。这之后，按照和上述实施例1同样的过程，制成DRAM。
在本实施例中，比上述实施例1更能确保形成输入输出电路部32的埋入N型层。这是因为埋入N型层形成的离子注入为斜向进行。
实施例3
以下说明本发明的实施例3。本实施例是在SRAM的制造中适用本发明。
首先说明进行字线升压的高阻负载型SRAM。图8为表示高阻负载型SRAM的存储单元的电路构成。参照图8，在内部电源Vint和信号地之间，由串联相连的高阻负载R1和驱动MOS三极管Tr1组成的反相器和由串联相连的高阻负载R2和驱动MOS三极管Tr2组成的反相器，将其相互的输入与对方的输出相连构成锁存器(MOS三极管Tr1、Tr2的栅极和漏极分别交叉相连)，二个节点P、Q中一方为高电位，则另一方为低电位，由此保持信息。
节点P、Q和位线S、R之间连接有将栅极与字线连接的存取三极管Tr3、Tr4，为了存取存储单元的信息，通过将位线的电位升高，使得存取三极管Tr3、Tr4导通，在读出时，节点P、Q的电位从位线R、S读出，相反在写入时，位线R、S的电位写入到节点P、Q。
在此，说明在节点P上写入高电位的情况。首先将位线R设置成内部电源电压Vint，而位线S设置成接地电位，字线电位Vw1升高。于是，存取三极管Tr3、Tr4导通，节点P写入高电位，节点Q写入低电位(节点P、Q称为记忆节点)。
但是，当字线电位Vw1只能上升到内部电源电压Vint时，在节点P上只能写入比Vint低存取三极管Tr3的阀值电压Vt的电位。然后，在经过充分长的时间以后，流经高阻R1的电流将节点P的电位进一步提高。但是，这需要花费长时间，在写入后立即不会有这样的效果。
为此，当写入到记忆节点的电位较低时，存储单元的状态容易变成不稳定状态。特别是当电源电压Vint低时，这就更加明显。
作为防止这事发生的方法，可以采用升压字线电位的方法。即让施加在字线的电位Vw1要比内部电源电压Vint高，而使得节点电位可以升高到Vint。
采用该方法，由于可以在存储单元的记忆节点上述写入Vint，存储单元的状态也就变得稳定了。这样，为了让高阻负载型SRAM在低电压时动作稳定，有必要向字线施加提升后的电压。
在此，说明高阻负载型SRAM的存储单元的构造。此外更详细的说明例如可参阅文献[Symp.On VLSI Tech.Dig.，p.145的Fig.1(a)]。
图9为表示存储单元的俯视图。在图9中，为了易于明白，在门电极层加了阴影线。
如参照图8所说明的那样，在存储单元内，包含有四个三极管。其中，二个存取三极管Tr3、Tr4的栅极兼作为字线。
在进行字线升压的SRAM中，由于在字线上施加了比内部电源电压Vint高的电压，因而二个存取三极管Tr3、Tr4的栅极上施加了比Vint高的电压。另一方面，二个三极管Tr1、Tr2的栅极上只能施加直到内部电源电压Vint的电位。因此，在高阻负载型SRAM的存储单元中，为了确保可靠性，需要将栅极氧化膜加厚的栅极只是存储单元中四个三极管Tr1-Tr2中的二个存取三极管Tr3、Tr4。
图10为表示依据本发明实施例3的半导体集成电路装置的制造方法的工艺剖视图，为图9的B-B’线所示的剖面。此外，与实施例1不同的地方只是存储单元部，外围电路部和输入输出电路部与上述实施例1所说明的相同。
参照图10(a)，和上述实施例1同样，首先，在P型硅基板1的表面上由沟道分离法形成元件分隔区域2、N沟道(图中未画出)、P沟道52，然后整个面进行热氧化形成膜厚为4nm的硅氧化膜33。
此后，采用光刻技术，形成作为埋入N型层的离子注入掩模的厚度为3μm的抗蚀剂掩模34。
该抗蚀剂掩模34所覆盖的区域，对于外围电路部和输入输出电路部，与上述实施例1同样。在外围电路部和输入输出电路部的边界等，以及分隔埋入N型层的区域上，也和上述实施例1同样，抗蚀剂掩模34的宽度在5μm以上。
对于存储单元部，抗蚀剂掩模34所覆盖的区域，仅仅是成为图9中的虚线34所示的存取三极管的栅极的字线区域，比字线形成的区域各边增大0.05μm，宽度为0.5μm。
然后以注入能量为1.5MeV，注入量为1×1013cm-2对基板垂直进行磷离子注入。通过该离子注入，在外围电路部和输入输出电路部上，与上述实施例1同样，形成埋入N型层。对于存储单元部，虽然在字线区域上也存在有抗蚀剂掩模34，由于抗蚀剂掩模34的宽度在0.5μm以下，而离子注入又是以注入能量为1.5MeV的高能量进行，在抗蚀剂掩模34的正下方也形成有埋入N型层17。这样，由于埋入N型层17形成为覆盖整个存储单元部，存储单元部的P沟道52与P型硅基板1为电绝缘。
然后，在将抗蚀剂掩模34没有覆盖的区域的硅氧化膜33用缓冲液氢氟酸蚀刻除去后，除去抗蚀剂掩模34。如图10(b)所示，在整个面再次进行形成厚度为5.5nm的热氧化，形成的栅极氧化膜35、36。栅极氧化膜35的膜厚为5.5nm，栅极氧化膜36的膜厚为7nm。
这之后，在整个面上堆积多晶硅层。然后以图形形成门电极，经过通常的SRAM形成过程，如图10(c)所示，制成SRAM。在此，驱动三极管的栅极长度为0.25μm，存取三极管的栅极长度，即字线宽度为0.4μm。
下面说明本实施例的作用效果。在本实施例中，SRAM是在P型硅基板上形成，与使用N型硅基板的情况比较，成本要低。
与上述实施例1同样，在保持栅极氧化膜的可靠性的同时，使电路达到高速化。这是因为外围电路部的栅极氧化膜的膜厚比输入输出电路部要薄的缘故。
进一步，在本实施例中，在确保SRAM存储单元的栅极氧化膜的可靠性的同时，可以将存储单元的面积缩小。在此说明其理由。通过字线升压，由于与高电压相连的存取三极管的栅极氧化膜加厚，而只与内部电源电压相连的驱动三极管的栅极氧化膜变薄，可以确保栅极氧化膜的可靠性。
为了让SRAM存储单元稳定动作，必须让驱动三极管的导通电流是存取三极管的导通电流的3～4倍。
现有的方法是通过增大驱动三极管的通道宽度来对应。
对此，在本实施例中，通过减薄驱动三极管的栅极氧化膜来增大导通电流，因此与现有的方法相比，可以缩小驱动三极管的通道宽度。因而本实施例比现有的方法能够缩小SRAM存储单元的单元尺寸。
实施例4
以下说明依据本发明实施例4的SRAM的制造方法。本实施例为上述实施例3的变形，下面主要说明与上述实施例3的不同点。
P型硅基板上形成元件分隔区域，形成N沟道、P沟道，然后进行热氧化，在基板表面上形成膜厚为4nm的硅氧化膜33，这之前与上述实施例3同样。
然后，如图11所示，用光刻技术形成厚度为3μm的抗蚀剂掩模34。该抗蚀剂掩模34所覆盖的区域，对于外围电路部和输入输出电路部而言，与上述实施例3同样。在外围电路部和输入输出电路部的边界等，以及分隔埋入N型层的区域上抗蚀剂掩模34的宽度在6μm以上。
对于存储单元部，抗蚀剂掩模34所覆盖的区域，与上述实施例3同样，仅仅是成为图9中的虚线34所示的存取三极管的栅极的字线区域，比字线形成的区域各边增大0.05μm，宽度为0.5μm。
然后，以注入能量为1.5MeV，注入角度为15°在基板一面上的四个方位的所有方向分别以2.5×1012cm-2，合计为1×1013cm-2注入量进行磷离子注入。
通过该离子注入，与上述实施例3同样，在输入输出电路部和外围电路部形成埋入N型层。
对于存储单元部，虽然在字线区域上也存在有抗蚀剂掩模34，由于抗蚀剂掩模34的宽度在0.5μm以下变细，在抗蚀剂掩模34的正下方也形成有埋入N型层17。
在本实施例中，由于离子注入为斜向进行，比上述实施例3更能在抗蚀剂掩模34的正下方确实形成埋入N型层17。这样，由于埋入N型层17形成为覆盖整个存储单元部，存储单元部的P沟道52与P型硅基板1为电绝缘。
然后，在将抗蚀剂掩模34没有覆盖的区域的硅氧化膜33用缓冲液氢氟酸蚀刻除去后，除去抗蚀剂掩模34。这之后，按照与上述实施例3同样的过程，制成DRAM。
在本实施例中，比上述实施例3更能确实形成存储单元部和输入输出电路部的埋入N型层。这是因为埋入N型层形成的离子注入为斜向进行。
如上所述，依据本发明具有以下效果。
本发明的第一效果是，采用P型硅基板，并且不同厚度的栅极氧化膜可以在一次光致抗蚀剂中形成，因而可以降低制造和产品的成本。
本发明的第二效果是，DRAM的输入输出电路部或者SRAM存储单元内的存取三极管等，仅仅将与高电压相连的栅极氧化膜选择性地将其膜厚加厚形成，而其它部分的栅极氧化膜则减薄形成，使得这其它部分的三极管的导通电流增大，可以实现电路的高速化。

Claims (16)

1.一种半导体集成电路装置的制造方法，其特征是在第一导电型基板中形成第二导电型埋入层的区域中的要加厚有源元件的栅极氧化膜的膜厚的形成栅极的区域上，在给定宽度内形成抗蚀剂掩模，所述抗蚀剂掩模的给定宽度设定为在隔着抗蚀剂掩模以给定的注入能量进行离子注入来形成所述埋入型层时，能在所述给定宽度内的抗蚀剂掩模的正下方也不会中断形成所述埋入层的宽度。
2.根据权利要求1所述的半导体集成电路装置的制造方法，其特征是所述抗蚀剂掩模是在形成于所述基板整个面上的氧化膜之上图案化形成的，在所述埋入层形成后，所述抗蚀剂掩模作为蚀刻掩模，除去将没有覆盖所述抗蚀剂掩模的所述氧化膜，在所述抗蚀剂除去以后，在整个面上形成氧化膜，由此在一次曝光工艺中在芯片内形成不同膜厚的两种栅极氧化膜。
3.根据权利要求1和2所述的半导体集成电路装置的制造方法，其特征是所述第一导电型基板为P型硅基板，所述第二导电型埋入层为N型埋入层。
4.一种半导体集成电路装置的制造方法，其特征是在P型硅基板中形成埋入N型层并且在要加厚栅极氧化膜膜厚的区域中，在形成栅极的区域上在给定宽度内形成抗蚀剂掩模，隔着所述抗蚀剂掩模以给定的注入能量进行离子注入来形成所述埋入N型层。
5.根据权利要求4所述的半导体集成电路装置的制造方法，其特征是所述离子注入是沿与所述基板的垂线平行或者按给定角度倾斜的方向进行。
6.根据权利要求4所述的半导体集成电路装置的制造方法，其特征是在静态随机存储器的存取三极管的形成栅极的区域中形成所述给定宽度内的抗蚀剂掩模。
7.根据权利要求4所述的半导体集成电路装置的制造方法，其特征是在形成所述埋入N型层并且形成厚栅极氧化膜的区域中，在形成栅极的区域上，以栅极长轴方向的宽度为0.6μm以内的宽度形成所述抗蚀剂掩模。
8.一种半导体集成电路装置的制造方法，为制成具有基板中N沟道之间和P沟道之间电绝缘的埋入扩散层的三沟道构造并且在芯片内有两种不同膜厚的栅极氧化膜的半导体集成电路装置的制造方法，其特征是
(a)在形成所述埋入层并且在要加厚栅极氧化膜膜厚的区域内的形成栅极的区域上，以栅极长轴方向的宽度在给定宽度范围内形成所述抗蚀剂掩模，
(b)隔着所述抗蚀剂掩模以给定的注入能量进行离子注入来形成所述埋入N型层。
9.一种半导体集成电路装置的制造方法，为制成具有第一导电型基板中的第一导电型沟道之间和第二导电型沟道之间电绝缘的第二导电型埋入扩散层的三沟道构造的半导体集成电路装置的制造方法，其特征是
(a)在所述基板整个面上形成氧化膜；
(b)对于在所述氧化膜上以图形化形成抗蚀剂掩模，在所述基板中形成埋入层并且要加厚有源元件的栅极氧化膜膜厚的区域内，在该区域内的形成栅极的区域上，以栅极长轴方向的宽度在给定宽度范围内以图形化形成所述抗蚀剂掩模；
(c)隔着所述抗蚀剂掩模以给定的注入能量进行离子注入，在所述给定宽度的抗蚀剂掩模的正下方也形成埋入层；
(d)然后将所述抗蚀剂掩模作为蚀刻掩模，将没有覆盖所述抗蚀剂掩模的区域的所述氧化膜蚀刻除去，在除去所述抗蚀剂掩模以后，在整个面上形成氧化膜，由此在芯片内形成两种不同膜厚的栅极氧化膜。
10.根据权利要求9所述的半导体集成电路装置的制造方法，其特征是所述离子注入是沿与所述基板的垂线平行或者按给定角度倾斜的方向进行。
11.根据权利要求9所述的半导体集成电路装置的制造方法，其特征是所述给定宽度内形成的抗蚀剂掩模的宽度设定为在离子注入时在所述抗蚀剂掩模的正下方所述埋入层也保持第二导电型那样的杂质浓度的值。
12.根据权利要求9所述的半导体集成电路装置的制造方法，其特征是所述给定宽度内形成的抗蚀剂掩模的宽度设定为栅极长轴方向为0.6μm以内的宽度。
13.根据权利要求9所述的半导体集成电路装置的制造方法，其特征是所述第一导电型基板为P型硅基板。
14.一种半导体集成电路装置的制造方法，在制造具有存储单元部、外围电路部以及输入输出电路部的动态随机存储器时，其特征是
(a)在P型硅基板整个面上形成氧化膜；
(b)对于在所述氧化膜上以图形化形成、作为离子注入形成埋入N型层时的掩模的抗蚀剂掩模，所述抗蚀剂掩模覆盖所述存储单元部，同时在所述输入输出电路部的有源元件区域以及根据需要在所述外围电路部中所选择的有源元件的区域中，在该区域内的形成栅极的区域上，以栅极长轴方向的宽度在给定宽度范围内以图形化形成所述抗蚀剂掩模；
(c)隔着所述抗蚀剂掩模，沿与所述基板垂直或者倾斜方向，以给定的注入能量进行离子注入，在所述给定宽度的抗蚀剂掩模的正下方也形成埋入N型层；
(d)然后将所述抗蚀剂掩模作为蚀刻掩模，在将没有覆盖所述抗蚀剂掩模的区域的所述氧化膜蚀刻除去后，除去所述抗蚀剂掩模，此后在整个面上形成栅极氧化膜，由此在由所述抗蚀剂掩模所覆盖的所述存储单元部、所述输入或输出电路部和所述外围电路部的有源元件区域上所形成的栅极氧化膜比在没有被所述抗蚀剂掩模所覆盖的区域的栅极氧化膜要厚。
15.一种半导体集成电路装置的制造方法，在制造具有存储单元部、外围电路部以及输入输出电路部的动态随机存储器时，其特征是
(a)在P型硅基板整个面上形成氧化膜；
(b)对于在所述氧化膜上以图形化形成、作为离子注入形成埋入N型层时的掩模的抗蚀剂掩模，在所述输入输出电路部的有源元件区域、以及根据需要在所述外围电路部中所选择的有源元件的区域、和成为连接所述存储单元的记忆节点和位线、字线与栅极相连的存取三极管的栅极的形成字线的区域中，以栅极长轴方向的宽度在给定宽度范围内以图形化形成所述抗蚀剂掩模；
(c)隔着所述抗蚀剂掩模，沿与所述基板垂直或者倾斜方向，以给定的注入能量进行离子注入，在所述给定宽度的抗蚀剂掩模的正下方也形成埋入N型层
(d)然后将所述抗蚀剂掩模作为蚀刻掩模，在将没有覆盖所述抗蚀剂掩模的区域的所述氧化膜蚀刻除去后，除去所述抗蚀剂掩模，此后在整个面上形成氧化膜，由此在由所述抗蚀剂掩模所覆盖的所述存储单元部、所述输入输出电路部或者所述输入输出电路部和所述外围电路部的有源元件区域上所形成的栅极氧化膜比在没有被所述抗蚀剂掩模所覆盖的区域的栅极氧化膜要厚。
16.根据权利要求15所述的半导体集成电路装置的制造方法，其特征是所述静态随机存储器的存储单元，其电源电压采用将外部电源电压降压后的内部电源电压，并且将与所述存取三极管的栅极连接的字线采用升压的电压驱动。
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