CN101064297A - 存储单元阵列及存储单元 - Google Patents

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Abstract

本发明提供一种存储单元阵列及存储单元，应用于分离字线型的存储单元改良电源栅格设计。一存储单元阵列包括一第一金属层以供局部连接用，一第二金属层以供一位线、一互补位线、以及一设置于该位线与该互补位线之间的第一电压线用，各自大体上为一第一走向，一第三金属层以供一第一多个的第二电压线以及一设置于该第一多个的第二电压线之间的字线用，该各自大体上为一第二走向，以及一第四金属层以供一第二多个的第二电压线之用，各自大体上为一垂直于该第二走向的第一走向。本发明所述的存储单元及存储单元阵列，能提供较低的RC延迟以及较佳的稳定性，此外，其能降低字线的电容。

Description

存储单元阵列及存储单元
技术领域
本发明是有关于半导体装置，且特别有关于电源栅格(PowerGrid)设计及/或存储装置。
背景技术
分离字线(Split-Word Line；SWL)类型的存储单元的使用，譬如应用于嵌入式静态随机存取存储器(Embedded StaticRandom Access Memory)，能够提供多种不同优点。这些优点包括：可在如第一多晶硅层(Poly-1)与第一金属层(Metal-1)之类的关键层上方便制作光刻图案，以及具有高速位线结构。此高速位线结构某种程度上是由于种种因素，这些因素包括：使位线具有相当低的长宽比率，以及将位线设置于一较低的金属层上(比方是邻近于基材)，而层本身的变动则尽可能降到最低。
当位线设置于较低的金属层上时会发生问题。举例而言，典型的SWL存储单元设计是包括一第一金属层(M1)，其用以支托与SWL存储单元装置间的直接连接关系；一第二金属层(M2)，其用以支托一电源(如Vcc)与位线；以及一第三金属层(M3)，其用以支托一电源(Vss)与字线。然而，第二金属层M2可能相当拥挤，原因不仅来自位线，更来自接点(Contact)，这些接点是用于接收并且使层间通孔(Interlayer Vias)以及着陆焊垫(Landing Pads)能与第一金属层M1相连。
这种拥挤的问题会在欲将元件尺寸缩减时愈发恶化。当元件尺寸微缩后，在考量设计规则(Design Rule)的要求下，仍必须保持着陆焊垫的尺寸及/或对准关系。更者，光刻技术能力与无法对准的情况亦可能导致问题。
能解决一个以上的上述问题的新的金属层设计是有所必要。更健全耐用的电源栅格设计亦有所必要。
发明内容
本发明是提供一种存储单元阵列，以为分离字线型存储单元提供一改良的电源栅格设计。该存储单元阵列包括：一第一金属层，以供局部连接用，一第二金属层，以供一位线、一互补位线、以及一第一电压线于该位线及互补位线间之用，各自大体上为一第一走向，一第三金属层，以供一第一多个的第二电压线，以及一字线于该第一多个的第二电压线间之用，各自大体上为一第二走向，以及一第四金属层，以供一第二多个的第二电压线之用，各自大体上为一第一走向，该第二走向垂直于该第一走向。
本发明所述的存储单元阵列，每一该第一多个的第二电压线是包括中断区域，其中所述中断区域是相邻于该存储单元阵列内的一存储单元的边界。
本发明所述的存储单元阵列，每一该第一多个的第二电压线的走向是横跨该存储单元阵列内的两存储单元。
本发明所述的存储单元阵列，该字线是具有弯曲的形状。
本发明所述的存储单元阵列，该第一多个的第二电压线是电性耦合至该第二多个的第二电压线。
本发明所述的存储单元阵列，该字线是包括多个凸出形状区域于该存储单元阵列内一存储单元的边界处。
本发明所述的存储单元阵列，一介于该第二金属层及第三金属层间的接点是相邻于每一该凸出形状区域处。
本发明所述的存储单元阵列，所述凸出形状区域是相邻于该第一多个的第二电压线的中断区域。
本发明所述的存储单元阵列，该第四金属层更包括一第三电压线。
本发明所述的存储单元阵列，该第三电压线是该第一走向并且电性耦合至该第一电压线。
本发明所述的存储单元阵列，该第一多个的第二电压线以及该第二多个的第二电压线是电性耦合至一接地端。
本发明所述的存储单元阵列，该存储单元阵列内的每一存储单元是包括多个交叉耦合的反相器，每一该反相器是具有一数据储存节点与一数据闩储存节点，其中每一该交叉耦合的反相器是包括一下拉装置与一上拉装置。
本发明是提供一种存储单元阵列，该存储单元阵列包括：一第一金属层，以供局部连接用；一第二金属层，以供一位线、一互补位线、以及一位于该位线及互补位线间的第一电压线用，各自大体上为一第一走向；一第三金属层，以供一第一多个的第二导体、以及一位于该第一多个的第二导体间的字线用，各自大体上为一第二走向，其中该第一多个的第二导体当中至少之一的长度是小于同一方向横跨该存储单元阵列内的两存储单元的总长度；以及一第四金属层，以供一第二多个的第二导体用，各自大体上为该第一走向，其中该第一走向是垂直于该第二走向，并该此第二多个的第二导体是电性耦合至该第一多个的第二导体。
本发明所述的存储单元阵列，该字线是具有弯曲的形状。
本发明是提供一种存储单元，该存储单元为一长宽比大于二的一长方形结构，包括：一第一金属层，以供局部连接用；一第二金属层，以供一位线、一互补位线、以及一位于该位线及互补位线间的第一电压线用，各自大体上为一第一走向；一第三金属层，以供一第一多个的第二导体、以及一位于该第一多个的第二导体间的字线用，各自大体上为一第二走向，其中该第一多个的第二导体为一不连续线，其形状大体上为一边连到相连该存储单元的另一第一多个的第二导体，而另一边为一不连续线；以及一第四金属层，以供一第二多个的第二导体用，各自大体上为该第一走向，其中该第一走向是垂直于该第二走向，并且该第二多个的第二导体是电性耦合至该第一多个的第二导体。
本发明所述的存储单元，该字线是具有弯曲的形状。
本发明所述的存储单元及存储单元阵列，存储单元是具有不连续的接地线于第三金属层内，以及字线形状弯曲，并且字线还具有小面积的凸出形状区域紧邻于中断的接地线的端点部分。由于拥有中断的接地线，因此字线传导层与传送栅装置的栅极间是存在更大的着陆边际，结果着陆边际问题能降至最轻。此外，改良的电源栅格设计是包括一第四金属层，该第四金属层是包括连续的接地线，该接地线是彼此电性相耦并且垂直于第三金属层内中断的接地线。此存储单元能够提供较低的RC延迟以及较佳的稳定性。此外，具有较短Vss线的改良电源栅格设计能够降低字线的耦合电容。
附图说明
图1是显示一存储单元的一实施例的电路图；
图2是显示图1的存储单元的布局图的一实施例；
图3显示图1的存储单元于下一制程阶段的布局图的一实施例；
图4是显示一存储单元利用改良的电源栅格设计来制造的下一制程阶段的布局图的一实施例；
图5是显示一存储单元利用改良的电源栅格设计来制造的下一制程阶段的更详细的布局图的一实施例；
图6是显示一具改良电源栅格设计的存储单元阵列；
图7是显示另一具改良电源栅格设计的存储单元阵列；
图8是显示一具改良电源栅格设计而使字线耦合电容降至最低的存储单元阵列的一较详细的布局图；以及
图9是显示一具改良电源栅格设计而使字线耦合电容降至最低的存储单元阵列。
具体实施方式
必须了解，以下的揭露是提供多个不同实施例或范例，方以实现不同实施例所具备的不同特征。特定元件或安排的范例是采用简化本揭露的方式以描述。这些元件或范例当然仅作范例而不作限制之用。此外，本揭露可能会于不同范例内重复附图标记及/或字母。这是为了简明起见，并非用以支配所讨论的不同范例及/或配置彼此间的关系。此外，关于第一特征于其接续描述中的第二特征上的形成，可能包含第一及第二特征以直接相连的方式来形成的实施例，亦可能包含第一及第二特征之间插入附加特征因而第一及第二特征并非直接相连的实施例。此外，须了解，本揭露是包含许多众所熟知的传统结构，因此将仅对其做大体上的描述。
请参考图1，其显示是一存储单元的实施例的电路图。所示电路是一SRAM存储单元的实施例，并以附图标记100标示。此存储单元是包括一电路，该电路具有两个互锁的CMOSFET反相器，该两互锁的反相器形成一触发器与两个传送栅晶体管(Pass GateTransistors)(即所谓的传送晶体管(Pass Transistors)、存取晶体管(Access Transistors)或主动晶体管(Active Transistors))。具体而言，此装置100是包括上拉晶体管110、115与下拉晶体管120、125、以及传送栅晶体管130及135。上拉晶体管在此揭露中是定义为能够将电压拉至Vcc或Vss的晶体管。在此实施例中，存储单元是通过使用上拉晶体管110及115来运作。
上拉晶体管110、115的源极是电性耦接至一电源(以下称为Vcc)150。上拉晶体管110的漏极是电性耦接至传送栅晶体管130的源极、下拉晶体管120的漏极、以及上拉晶体管115的栅极。类似地，上拉晶体管115的漏极是电性耦接至传送栅晶体管135的源极、下拉晶体管125的漏极、以及上拉晶体管110的栅极。下拉晶体管120、125的源极是电性耦接至地、共同端或Vss(以下整体称为Vss)155。此外，上拉晶体管110与下拉晶体管120的栅极，以及上拉晶体管115与下拉晶体管125，是分别电性上相耦接。
传送栅晶体管130、135的漏极是分别电性耦接至一读/或写端口位线B1以及一互补读/或写端口位线B1B。传送栅晶体管130、135的栅极是电性耦接至一字线WL1。读/或写端口位线B1、互补读/或写端口位线B1B以及字线WL1可延伸至其余SRAM单元及/或其余包含他种存储单元的元件。
请参考图2，存储单元100是包含一N型阱区域260c，其介于两P型阱区域260a及260b之间，该两P型阱区域260a及260b是与存储单元100的一宽度200a相平行。存储单元100是具有一横跨两P型阱区域260a及260b的长度200b。于图2中，一接点210是将上拉晶体管的源极节点110S连接至一电源Vcc150。一接点212是将上拉晶体管的漏极节点110D连接至传送栅晶体管的源极节点130S、下拉晶体管的漏极节点120D、以及上拉晶体管的栅极节点115G。类似地，一接点216是将上拉晶体管的源极节点115S连接至电源Vcc150。一接点214是将上拉晶体管的漏极节点115D连接至传送栅晶体管的源极节点135S、下拉晶体管的漏极节点125D、以及上拉晶体管的栅极节点110G。接点218及220是将下拉晶体管的源极节点120S及125S分别连接至地、共同端或Vss。
虽然图2并未显示，位线B1、B1B是与存储单元的宽度彼此平行，而字线WL1则与存储单元的宽度彼此垂直。在本实施例中，位线与字线的走向是于以下的图示中显示。接点222是将传送栅晶体管的漏极节点130D与位线B1相连，接点224是将传送栅晶体管的漏极节点135D与位线B1B相连，接点226是将传送栅晶体管的栅极节点130G与字线WL1相连，以及接点228是将传送栅晶体管的栅极节点135G与字线WL1相连。P型阱区域260a是支托晶体管135与125，而P型阱区域260b是支托晶体管120及130。N型阱区域260c则支托晶体管110及115。然而，须了解，本领域技术人员当明显可知其他不同布局。
参考图3，此图是显示于接下来的阶段中利用金属层M1、M2以及M3来制造的图1及图2的存储单元。第一金属层，为M1，是作为一CMOS反相器的漏极节点的连接层。第一金属层M1亦提供Vcc、Vss、字线以及位线的着陆焊垫。第二金属层，为M2，是作为Vcc、位线(B1)、以及互补位线(B1B)的一传导层。第三金属层，为M3，是用作Vss及字线(如WL1)的一传导层。在此范例中，字线WL1是介于第一Vss线304与一第二Vss线306之间。在此，第一Vss线304与第二Vss线306是连续不间断的。
在本揭露所使用的文句中，“接点”与“通孔”两名称是可替换使用。第三金属层M3，是利用一路径以电性耦接至一下拉晶体管(如下拉晶体管125)的一源极节点，或是电性耦接至一传送栅晶体管(如传送栅晶体管135)的一栅极。此路径是包括一介于第二及第三金属层的接点(Via23)、第二金属层的着陆焊垫、一介于第一及第二金属层的接点(Via12)、第一金属层的着陆焊垫，以及接点层。第一、第二及第三金属层是由低至高的顺序设置。
此外，第三金属层M3，是作为Vss节点的水平连接层以及局部字线传导层。因此，对字线WL1与一传送栅晶体管(如图1的传送栅晶体管135)的栅极间的连接而言，一路径是位于一既定区域内，其中该路径是由第三金属层的着陆焊垫通往一介于第二及第三层的接点(Via23)、再至一第二金属层着陆焊垫、再至一介于第一及第二金属层的接点(Via12)，再至一第一金属层着陆焊垫，再至一接点层。
然而，存储单元100却面临第二金属层着陆焊垫的字线以及第二及第三层间接点的着陆边际(Margin)问题，而导致微缩能力受到影响。此着陆边际问题是起因于金属间距(Metal Pitch)受到限制，以及起因于一限制延伸规则存在于该既定区域内的第二及第三金属层间连接至该两金属层间的接点(Via23)。此外，第二金属层的着陆焊垫亦存在一微缩问题。一第二金属层着陆焊垫是将第二金属层连接至晶体管栅极的间隙内的基材。第二金属层的布局是一接点洞口图案而引发此微缩问题。此接点洞口图案接触储存电极的部分着陆焊垫。因此，由于第二金属层的布局满布金属线，着陆焊垫的实际面积因此小于原始布局的面积，并且此问题会随晶体管代代发展而欲发严重。此外，第二金属层的字线WL1以及第二及第三金属层间的接点(Via23)之间是存在一开口问题。由于光刻过程具有无法对准的机率，此开口问题变成一困难。
图4是显示图1的存储单元100于接下来的阶段中利用改良电源栅格设计来制造的一布局图的一实施例。此改良电源栅格设计能提供较低的字线电阻电容延迟(RC Delay)。如图4所示，本揭露的特征在于提供单位存储单元100的一新布局。单位存储单元100可以制作为一薄型的存储单元结构，当中包括两个交叉耦合的反相器，其中该两反相器是具有一数据储存节点以及一数据闩储存节点。每一该反相器是包括一上拉装置，譬如是一上拉晶体管110，以及一下拉装置，譬如是一下拉晶体管120。此外，单位存储单元100是包括传送栅装置，譬如是传送栅晶体管130及135，以供读/写切换之用。更者，单位存储单元100可包括一N型阱介于两P型阱间之间。
在一说明用的实施例中，单位存储单元100是长方形。单位存储单元100是包括一第一金属层，以供单元彼此间的互相连接之用，以及一位于该第一金属层上的第二金属层，其是作为Vcc、位线(B1)以及互补位线(B1B)的传导层，其中Vcc是介于位线B1及互补位线B1B之间。位线(B1)及互补位线(B1B)是沿长方形短边的方向延伸。单位存储单元100是包括一第三金属层，其位于该第二金属层之上，作为字线WL1以及Vss线304、306的传导层。字线WL1的形状弯曲，并且是设置于Vss线304及306之间。在一实施例中，位线与字线的长度比率是低于1.5，用以达到高位线速率、短位线，以及较低位线耦合电阻的目标。
单位存储单元100内的Vss线304及306是中断并且横跨两个单位存储单元。此外，Vss线304及306是跟随字线WL1的方向延伸而为水平走向。图4的字线是包括凸出形状区域410及412于单位存储单元100的边界上，即第二及第三金属层间的接点(Via23)之处。Vss线304及306的中断区域416及418是分别紧邻于凸出形状区域410及412。由于具有中断区域416及418，字线的着陆边际问题可以尽量减小，原因是现在着陆边际乃存在于字线传导层与传送栅装置的栅电极之间。
单位存储单元100更包括一介于多个P型阱之间的N型阱。第三金属层是一P型阱电压传导线的一传导层。P型阱电压传导层的走向是与位线相垂直，并且电性耦接至一外部P型电压控制电路。此外，第三金属层是一N型阱电压传导层的传导层，并且其走向与位线相垂直。此N型阱电压传导层是电性耦接至第一核心电压供应线。
更者，单位存储单元100是包括一第四金属层M4，其是用作Vss的一较高的传导层。第四金属层是位于第三金属层M3的上方并包括一至多个Vss线408。Vss线408是连续不间断，并且其走向与字线WL1相垂直。Vss线408是利用第三及第四金属层的接点(Via34)以电性耦合至Vss线304及306。如此一来，尽管Vss线304及306是中断的，Vss可以被提供至第三金属层。在一实施例中，Vss线304及306是电性耦接至一下拉晶体管(譬如是下拉晶体管125)的源极节点。
在另一实施例中，单位存储单元100是包括一第一多个的Vss线Vss304及306，以及一第二多个的Vss线Vss408及414。Vss线408及414的走向是与Vss线304及306的走向相垂直。在另一实施例中，所有Vss线304、306、408以及414是彼此电性相耦以及耦接至一Vss节点(例如是Vss155)。此外，第四金属层M4可包括一第二Vcc线，其走向与第二金属层内的第一Vcc线相同。第二Vcc线是电性耦接至第一Vcc线。
图5是显示一改良电源栅格设计的一存储单元的更详细的布局图。图5是显示四个单位存储单元100。每一单位存储单元100是可以制作为一薄型的存储单元结构，当中包括两个交叉耦合的反相器，其中该两反相器是具有一数据储存节点以及一数据闩储存节点。每一该反相器是包括多个上拉装置，譬如是上拉晶体管110及115，以及多个下拉装置，譬如是下拉晶体管120及125。每一上拉或下拉装置是包括一漏极节点与一源极节点。此外，每一单位存储单元100是包括传送栅装置，譬如是传送栅晶体管130及135，以供读/写切换之用。更者，每一单位存储单元100可包括一N型阱介于两P型阱间之间。
在一说明用的实施例中，单位存储单元100是长方形。每一单位存储单元100是包括一第一金属层，其供单元彼此间的互相连接之用，以及一位于该第一金属层上的第二金属层，其是作为Vcc、位线(B1)以及互补位线(B1B)的传导层。Vcc是介于位线B1及互补位线B1B之间。位线(B1)及互补位线(B1B)是沿长方形短边的方向。单位存储单元100是包括一第三金属层，其位于该第二金属层之上，作为字线WL1以及Vss线304、306的传导层。字线WL1的形状弯曲，并设置于Vss线304及306之间。在一说明用的实施例中，Vcc线是电性耦接至该多个上拉装置的一源极节点。
此外，单位存储单元100亦包括一第三金属层，其是作为字线WL1以及Vss线的传导层。Vss线304及306是中断并跨越两单位存储单元。此外，Vss线304及306是跟随字线WL1的方向延伸，其为水平走向。字线WL1的形状弯曲，并设置于Vss线304及306之间。在一实施例中，位线与字线的长度比率是低于1.5，以达到高位线速率、短位线，以及较低位线耦合电阻的目标。
字线是包括凸出形状区域512及514于单位存储单元100的边界上，即第二及第三金属层(Via23)间的接点所居之处。Vss线304及306的中断区域516及518是分别紧邻于凸出形状区域512及514。由于具有中断区域516及518，字线的着陆边际问题可以尽量减小，原因在于现在着陆边际是存在于字线传导层与传送栅装置的栅电极之间。
在一说明用的实施例中，Vss线304是电性耦接至该多个下拉装置内的一第一下拉装置的源极节点，而Vss线306是电性耦接至该多个下拉装置内的一第二下拉装置的源极节点。除了Vss线304及306之外，单位存储单元100是包括一第四金属层M4，其是用作Vss的一较高的传导层。第四金属层是位于第三金属层M3的上方并包括Vss线414及408。Vss线414及408是连续不间断，并且其走向与字线WL1相垂直。在一说明用的实施例中，Vss线414及408是利用第三及第四金属层的接点(Via34)以电性耦合至Vss线304及306。在一实施例中，所有Vss线304、306、414及408是彼此电性相耦，并耦接至一Vss节点，譬如是Vss155。
图6是显示一具有改良的电源栅格设计的存储单元阵列。存储单元阵列600是一4×3的阵列，包括十二个单位存储单元100。其中该存储单元是一长方形结构，其长宽比(长边L1的长度对短边长度L2)是大于2。存储单元阵列600内的字线是将多个中断的电源线Vss彼此分隔。举例而言，Vss304及306被WL1分开。Vss304及306的中断区域是与每一存储单元100的边界相邻。在此实施例中，不连续的电压线，包括Vss304及306，是与字线WL1相平行。不连续的电源线以及字线皆位于第三金属层M3。注意到，Vss306的长度L3是小于同一方向横跨该存储单元阵列内的两存储单元的总长度L4。
此外，存储单元阵列600是具有多个第二电压线Vss。此多个第二电压线是位于第四金属层并与字线相垂直。举例而言，Vss线414、408、602以及604皆与字线WL1相垂直。在一说明用实施例中，Vss线414及408是利用介于第三及第四金属层间的接点(Via34)以电性耦接至Vss线304及306。在另一实施例中，Vss线304、306、414以及408是彼此电性相耦并耦合至一Vss节点，如Vss155。
图7是显示另一具有改良的电源栅格设计的存储单元阵列。存储单元阵列700是一4×3的阵列，包括十二个单位存储单元100。多个第二电压线Vss是位于第四金属层的不同位置。在此范例中，Vss602、604、414及408是位于位线以及互补位线之间，而非位于位线以及互补位线的正上方。Vss414以及408是利用第三及第四金属层(Via34)间的接点以电性耦接至Vss线304及306。
图8是显示一具有一改良后电源栅格设计的存储单元的一较详细的布局图，其能改良字线的耦合电容。如图5所示，每一单位存储单元是包括一第三金属层，其是用作字线与Vss线的一传导层。在此范例中，于第三金属层内，单位存储单元100是包括Vss线304及306。Vss线304及306是较图5的Vss线304及306为短，并且中断不连续，并且于两单位存储单元间具有长度。此外，Vss线304及306的走向是与字线WL1的走向相同，为水平方向。字线WL1形状弯曲并位于Vss线304及306之间。
除了Vss线304及306之外，单位存储单元100是包括一第四金属层，其是用作Vss的一较高的传导层。第四金属层是位于第三金属层的上方并包括Vss线414及408。Vss线414及408是连续不间断，并且其走向与字线WL1相垂直。在一说明用的实施例中，Vss线414及408是利用第三及第四金属层的接点(Via34)以电性耦合至Vss线304及306。在一实施例中，所有Vss线304、306、414及408是彼此电性相耦，并耦接至一Vss节点，譬如是Vss155。在此范例中，由于Vss线414及408之间距因Vss线304及306较短而变得较长，字线的电容因而能被缩减至最小。
图9是显示一具有改良电源栅格设计的存储单元阵列，其能改良字线耦合电容。存储单元阵列900是一4×3的阵列，包括十二个单位存储单元100。多个中断的电源线Vss是被存储单元阵列900内的字线分开。举例而言，Vss304及306被WL1分开。Vss304及306的中断区域是与每一存储单元100的边界相邻。在此实施例中，不连续的电压线，包括Vss304及306，是与字线WL1相平行。不连续的电源线以及字线皆位于第三金属层M3。
此外，存储单元阵列900是具有多个第二电压线Vss。此多个第二电压线是位于第四金属层并与字线相垂直。举例而言，Vss414、408、602以及604皆与字线WL1相垂直。在一说明用实施例中，Vss线414及408是利用介于第三及第四金属层间的接点(Via34)以电性耦接至Vss线304及306。在另一实施例中，Vss线304、306、414以及408是彼此电性相耦并耦合至一Vss节点，如Vss155。
摘要而言，本揭露的特征在于为分离字线型存储单元提供一改良电源栅格设计。存储单元结构具有不连续的接地线于第三金属层内以及形状弯曲的字线，并且该字线是具有小面积的凸出形状区域与中断的接地线的端点部分相邻。通过具有中断的接地线，着陆边际问题是降至最轻，原因在于字线传导层与传送栅装置的栅极间是存在更大的着陆边际。此外，改良的电源栅格设计是包括一第四金属层，该第四金属层是包括连续的接地线，该接地线是彼此电性相耦并且与第三金属层内中断的接地线相垂直。此存储单元能提供较低的RC延迟以及较佳的稳定性。此外，具有较短Vss线的改良电源栅格设计亦使用图示展现，其能降低字线的电容。
上述的层是说明用而并非限制用。信号线可以设置于任何层上并且可以移动至任何相邻或非相邻层以使线路绕行。此外，本接受可以于任何尺寸任何种类存储单元上实施，而并非限制于本实施例内的双端口安排。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
100：存储单元
110：上拉晶体管
110D：上拉晶体管110的漏极节点
110G：上拉晶体管110的栅极节点
110S：上拉晶体管110的源极节点
115：上拉晶体管
115D：上拉晶体管115的漏极节点
115G：上拉晶体管115的栅极节点
115S：上拉晶体管110的源极节点
120：下拉晶体管
120D：下拉晶体管120的漏极节点
120S：下拉晶体管120的源极节点
125：下拉晶体管
125D：下拉晶体管125的漏极节点
125S：下拉晶体管125的源极节点
130：传送栅晶体管
130D：传送栅晶体管130的漏极节点
130G：传送栅晶体管130的栅极节点
130S：传送栅晶体管130的源极节点
135：传送栅晶体管
135D：传送栅晶体管135的漏极节点
135G：传送栅晶体管135的栅极节点
135S：传送栅晶体管135的源极节点
150：电源Vcc
155：电源Vss
200a：宽度
200b：长度
210、212、214、216、218：接点
220、222、224、226、228：接点
260a、260b：P型阱区域
260c：N型阱区域
304：第一Vss线
306：第二Vss线
410、412：凸出形状区域
414：Vss线
416、418：中断区域
512、514：凸出形状区域
516、518：中断区域
600：存储单元阵列
602、604：Vss线
700、900：存储单元阵列
B1：位线
B1B：互补位线
M1：第一金属层
M2：第二金属层
M3：第三金属层
M4：第四金属层
Via1、Via12、Via23、Via34：接点
Vcc：电压源
Vss：电压源
WL1：字线

Claims (16)

1.一种存储单元阵列，其特征在于，该存储单元阵列包括：
一第一金属层，以供局部连接用；
一第二金属层，以供一位线、一互补位线、以及一位于该位线及互补位线间的第一电压线用，各自为一第一走向；
一第三金属层，以供一第一多个的第二电压线以及一位于该第一多个的第二电压线间的字线用，各自为一第二走向；以及
一第四金属层，以供一第二多个的第二电压线用，各自为该第一走向，其中该第一走向是垂直于该第二走向。
2.根据权利要求1所述的存储单元阵列，其特征在于，每一该第一多个的第二电压线是包括中断区域，其中所述中断区域是相邻于该存储单元阵列内的一存储单元的边界。
3.根据权利要求1所述的存储单元阵列，其特征在于，每一该第一多个的第二电压线的走向是横跨该存储单元阵列内的两存储单元。
4.根据权利要求1所述的存储单元阵列，其特征在于，该字线是具有弯曲的形状。
5.根据权利要求1所述的存储单元阵列，其特征在于，该第一多个的第二电压线是电性耦合至该第二多个的第二电压线。
6.根据权利要求1所述的存储单元阵列，其特征在于，该字线是包括多个凸出形状区域于该存储单元阵列内一存储单元的边界处。
7.根据权利要求6所述的存储单元阵列，其特征在于，一介于该第二金属层及第三金属层间的接点是相邻于每一该凸出形状区域处。
8.根据权利要求6所述的存储单元阵列，其特征在于，所述凸出形状区域是相邻于该第一多个的第二电压线的中断区域。
9.根据权利要求1所述的存储单元阵列，其特征在于，该第四金属层更包括一第三电压线。
10.根据权利要求9所述的存储单元阵列，其特征在于，该第三电压线是该第一走向并且电性耦合至该第一电压线。
11.根据权利要求1所述的存储单元阵列，其特征在于，该第一多个的第二电压线以及该第二多个的第二电压线是电性耦合至一接地端。
12.根据权利要求1所述的存储单元阵列，其特征在于，该存储单元阵列内的每一存储单元是包括多个交叉耦合的反相器，每一该反相器是具有一数据储存节点与一数据闩储存节点，其中每一该交叉耦合的反相器是包括一下拉装置与一上拉装置。
13.一种存储单元阵列，其特征在于，该存储单元阵列包括：
一第一金属层，以供局部连接用；
一第二金属层，以供一位线、一互补位线、以及一位于该位线及互补位线间的第一电压线用，各自为一第一走向；
一第三金属层，以供一第一多个的第二导体、以及一位于该第一多个的第二导体间的字线用，各自为一第二走向，其中该第一多个的第二导体当中至少之一的长度是小于同一方向横跨该存储单元阵列内的两存储单元的总长度；以及
一第四金属层，以供一第二多个的第二导体用，各自为该第一走向，其中该第一走向是垂直于该第二走向，并该此第二多个的第二导体是电性耦合至该第一多个的第二导体。
14.根据权利要求13所述的存储单元阵列，其特征在于，该字线是具有弯曲的形状。
15.一种存储单元，其特征在于，该存储单元为一长宽比大于二的一长方形结构，包括：
一第一金属层，以供局部连接用；
一第二金属层，以供一位线、一互补位线、以及一位于该位线及互补位线间的第一电压线用，各自为一第一走向；
一第三金属层，以供一第一多个的第二导体、以及一位于该第一多个的第二导体间的字线用，各自为一第二走向，其中该第一多个的第二导体为一不连续线，其形状为一边连到相连该存储单元的另一第一多个的第二导体，而另一边为一不连续线；以及
一第四金属层，以供一第二多个的第二导体用，各自为该第一走向，其中该第一走向是垂直于该第二走向，并且该第二多个的第二导体是电性耦合至该第一多个的第二导体。
16.根据权利要求15所述的存储单元，其特征在于，该字线是具有弯曲的形状。
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