CN113393885A - 多次编程非挥发性存储器的存储单元阵列 - Google Patents

多次编程非挥发性存储器的存储单元阵列 Download PDF

Info

Publication number
CN113393885A
CN113393885A CN202110207886.7A CN202110207886A CN113393885A CN 113393885 A CN113393885 A CN 113393885A CN 202110207886 A CN202110207886 A CN 202110207886A CN 113393885 A CN113393885 A CN 113393885A
Authority
CN
China
Prior art keywords
line
memory cell
voltage
floating gate
erase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110207886.7A
Other languages
English (en)
Inventor
陈志欣
罗俊元
王世辰
赖宗沐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN113393885A publication Critical patent/CN113393885A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/10—Floating gate memory cells with a single polysilicon layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开一种多次编程非挥发性存储器的存储单元阵列。存储单元阵列中的存储单元可为单一晶体管与单一电容器的存储单元(1T1C cell)、二晶体管与单一电容器的存储单元(2T1C cell)或者三晶体管与单一电容器的存储单元(3T1C cell)。另外，在存储单元阵列的设计中，将不同列存储单元的浮动栅晶体管设计在相同的阱区中，用以降低芯片尺寸。再者，设计存储单元阵列的偏压，使得存储单元阵列能够正常地进行编程动作、抹除动作或读取动作。

Description

多次编程非挥发性存储器的存储单元阵列
技术领域
本发明涉及一种非挥发性存储器(Non-volatile memory)的存储单元阵列(memory cell array)，且特别是涉及一种多次编程(multi-time programmable，简称MTP)非挥发性存储器的存储单元阵列。
背景技术
众所周知，非挥发性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非挥发性存储器制造完成并出厂后，使用者即可以编程(program)非挥发性存储器，进而将数据记录在非挥发性存储器中。
一般来说，由浮动栅晶体管(floating gate transistor)所组成的存储单元可作为多次编程存储单元(MTP memory cell)。再者，多个多次编程存储单元可组成多次编程非挥发性存储器的存储单元阵列。
请参照图1，其所绘示为现有多次编程非挥发性存储器的存储单元阵列示意图。存储单元阵列100包括m×n个存储单元c11～cmn，且存储单元阵列100连接至m条字符线WL1～WLm、n条位线BL1～BLn以及m条控制线CL1～CLm。再者，每个存储单元c11～cmn都包括一浮动栅晶体管。浮动栅晶体管为双栅极浮动栅晶体管(dual gate floating gatetransistor)，包括一浮动栅极(floating gate)、一控制栅极端(control gateterminal)、一第一漏/源端(source/drain terminal)、一第二漏/源端与一体极端(bodyterminal)。
第一列的n个存储单元c11～c1n中，浮动栅晶体管的控制栅极端连接至字符线WL1，浮动栅晶体管的第一漏/源端连接至控制线CL1，浮动栅晶体管的体极端连接至P型阱区pw1，浮动栅晶体管的第二漏/源端连接至对应的n条位线BL1～BLn。第二列的n个存储单元c21～c2n中，浮动栅晶体管的控制栅极端连接至字符线WL2，浮动栅晶体管的第一漏/源端连接至控制线CL2，浮动栅晶体管的体极端连接至P型阱区pw2，浮动栅晶体管的第二漏/源端连接至对应的n条位线BL1～BLn。依此类推，第m列的n个存储单元cm1～cmn中，浮动栅晶体管的控制栅极端连接至字符线WLm，浮动栅晶体管的第一漏/源端连接至控制线CLm，浮动栅晶体管的体极端连接至P型阱区pwm，浮动栅晶体管的第二漏/源端连接至对应的n条位线BL1～BLn。
基本上，提供字符线WL1～WLm、位线BL1～BLn、控制线CL1～CLm以及P型阱区pw1～pwm适当的偏压，可以对存储单元阵列100中的存储单元c11～cmn进行编程动作、抹除动作或读取动作。举例来说，提供动作电压(activated voltage)至字符线WL1，提供不动作电压(inactivated voltage)至其他字符线WL2～WLm，则连接于字符线WL1的第一列即为选定列，并可对选定列的n个存储单元c11～c1n进行编程动作、抹除动作或读取动作。
再者，图1中的存储单元阵列100是以n型双栅极浮动栅晶体管为例来做说明。实际上，利用其他类型的浮动栅晶体管也可以组成存储单元，并形成多次编程非挥发性存储器的存储单元阵列。举例来说，利用p型双栅极浮动栅晶体管，或者单栅极浮动栅晶体管(single gate floating gate transistor)来形成存储单元，并组合成多次编程非挥发性存储器的存储单元阵列。
一般来说，存储单元阵列100中一条字符线所连接的n个存储单元可视为一页(page)，例如n＝128。对存储单元阵列100进行抹除动作时，会以页为单位来进行抹除动作。也就是说，进行抹除动作时，选定列(亦即选定页)的128个存储单元的存储数据都会被抹除。
为了能够一次抹除选定列的n存储单元，在设计存储单元阵列100时，会将每个列n个存储单元内的浮动栅晶体管设计在相同的阱区(well region)中。以图1为例，第一列的n个存储单元c11～c1n的浮动栅晶体管设计在P型阱区pw1中。第二列的n个存储单元c21～c2n的浮动栅晶体管设计在P型阱区pw2中。依此类推，第m列的n个存储单元cm1～cmn的浮动栅晶体管设计在P型阱区pwm中。换句话说，每个P型阱区pw1～pwm都为独立的隔离区域(independent isolation regions)，不同的P型阱区之间不会互相接触。
因此，当存储单元阵列100对第一列的n个存储单元c11～c1n进行抹除动作时，则提供适当的偏压至选定列的P型阱区pw1，即可将选定列n个存储单元c11～c1n的存储数据抹除。另外，由于存储单元阵列100中，其他的P型阱区pw2～pwm未接触于P型阱区pw1，所以存储单元阵列100中其他列的存储单元c21～cmn的存储数据并不会被抹除。
基本上，利用半导体制作工艺中的隔离制作工艺(isolation process)可以在半导体基板(substrate)上设计独立的隔离区域。然而，进行隔离制作工艺必须要遵循制作工艺规则(rule)，以防止隔离区域之间相互接触。由于存储单元阵列100中的隔离区域数目太多，将造成芯片的尺寸(chip size)变大。
发明内容
本发明的主要目的在于提出一种多次编程非挥发性存储器的存储单元阵列。在存储单元阵列中，将不同列存储单元的浮动栅晶体管设计在相同的阱区中，用以降低隔离区域的数目并进而降低芯片尺寸。再者，设计适当的偏压运用于存储单元阵列，将使得存储单元阵列能够正常地进行编程动作、抹除动作或读取动作。
本发明为一种多次编程非挥发性存储器的存储单元阵列，该存储单元阵列连接至一第一耦合线、一第二耦合线、一第一抹除线、一第一源极线、一第二源极线、一第一位线与一第二位线，该存储单元阵列包括：包括：一第一存储单元，该第一存储单元连接至该第一耦合线、该第一抹除线、该第一源极线与该第一位线；一第二存储单元，该第二存储单元连接至该第一耦合线、该第一抹除线、该第二源极线与该第二位线；一第三存储单元，该第三存储单元连接至该第二耦合线、该第一抹除线、该第一源极线与该第一位线；以及，一第四存储单元，该第四存储单元连接至该第二耦合线、该第一抹除线、该第二源极线与该第二位线。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下:
附图说明
图1为现有多次编程非挥发性存储器的存储单元阵列示意图；
图2A至图2D为本发明第一实施例的多次编程非挥发性存储器的存储单元阵列的制作流程图与等效电路图；
图3A至图3C为本发明第一实施例存储单元阵列进行各种动作的偏压示意图；
图4A至图4B为本发明第二实施例的多次编程非挥发性存储器的存储单元阵列的制作流程图与等效电路图；
图5A至图5C为本发明第二实施例存储单元阵列进行各种动作的偏压示意图；
图6A至图6B为本发明第三实施例的多次编程非挥发性存储器的存储单元阵列的制作流程图与等效电路图；以及
图7A至图7C为本发明第三实施例存储单元阵列进行各种动作的偏压示意图。
符号说明
100,200,400,600:存储单元阵列
205,405,605:深N型阱区
211,214,215,218,222,232,411,413,414,415,417,418:n型掺杂区
240,250,260,270,440,442,450,452,460,462,470,472:栅极层
422,427,432,437,611,612,613,614,615,616,617,618:n型掺杂区
640,642,644,650,652,654,660,662,664,670,672,674:栅极层
622,627,629,632,637,639:n型掺杂区
具体实施方式
本发明设计的存储单元中至少包括一单栅极浮动栅晶体管(single gatefloating gate transistor)以及一电容器(capacitor)。也就是说，存储单元可以为一浮动栅晶体管与一电容器的存储单元，可视为1T1C存储单元(1T1C cell)。另外，在本发明的其他实施例中，存储单元可以为一浮动栅晶体管、一选择晶体管(select transistor)与一电容器的存储单元，可视为2T1C存储单元。或者，存储单元可以为一浮动栅晶体管、一选择晶体管、一开关晶体管(switch transistor)与一电容器的存储单元，可视为3T1C存储单元。其中，上述的T代表晶体管，C代表电容器。再者，在存储单元阵列的设计中，将不同列存储单元的浮动栅晶体管设计在相同的阱区中，用以降低隔离区域的数目并进而降低芯片尺寸。再者，设计存储单元阵列的偏压，使得存储单元阵列能够正常地进行编程动作、抹除动作或读取动作。
请参照图2A至图2D，其所绘示为本发明第一实施例的多次编程非挥发性存储器的存储单元阵列的制作流程图与等效电路。再者，以下是以2×2个存储单元所组成的存储单元阵列200来做说明。当然，本发明并不限定于此，在此领域的技术人员可以根据本发明的内容组成m×n个存储单元的存储单元阵列。
如图2A所示，在半导体基板(substrate，未绘示)上形成一深N型阱区(deep Nwell，简称DNW)205。接着，在深N型阱区(DNW)205中形成三个隔离的P型阱区PW1、PW2、PW3，亦即形成三个独立的隔离区域。当然，上述的深N型阱区(DNW)205也可以利用N型埋入层(N-type buried layer，简称NBL)来取代。换句话说，由于深N型阱区(DNW)或者N型埋入层(NBL)都与P型阱区为不同型态(type)的半导体特性，所以利用深N型阱区(DNW)205或者N型埋入层(NBL)可以隔离三个P型阱区PW1、PW2、PW3。
如图2B所示，形成多个多晶硅(poly silicon)栅极层240、250、260、270。其中，栅极层240、250由P型阱区PW1延伸至P型阱区PW2，栅极层260、270由P型阱区PW1延伸至P型阱区PW3。基本上，多个多晶硅(poly silicon)栅极层240、250、260、270会作为浮动栅晶体管的浮动栅极(FG)。
如图2C所示，以多晶硅(poly silicon)栅极层240、250、260、270作为掩模(mask)进行离子注入制作工艺，形成多个n型掺杂区222、211、214、215、218、232。其中，n型掺杂区211、214、215、218位于P型阱区PW1中，n型掺杂区222位于P型阱区PW2中，n型掺杂区232位于P型阱区PW3中。
另外，利用多个金属层连接至n型掺杂区222、211、214、215、218、232以及P型阱区PW1。亦即，源极线SL1连接至n型掺杂区211、位线BL1连接至n型掺杂区214、源极线SL2连接至n型掺杂区215、位线BL2连接至n型掺杂区218、耦合线(coupling line)CL1连接至n型掺杂区222、耦合线CL2连接至n型掺杂区232、抹除线(erase line)EL1连接至P型阱区PW1。
根据本发明的第一实施例，图2C的存储单元阵列200中包括四个存储单元c11～c22，每个存储单元都包括一浮动栅晶体管与一电容器，且浮动栅晶体管为单栅极浮动栅晶体管(single gate floating gate transistor)。换句话说，第一实施例存储单元阵列200中的存储单元c11～c22为单一晶体管与单一电容器的1T1C存储单元(1T1C cell)。
如图2C与图2D所示，在存储单元c11中，n型掺杂区211与214位于栅极层240的两侧，使得栅极层240、n型掺杂区211、n型掺杂区214与P型阱区PW1形成一浮动栅晶体管M1，且栅极层240与n型掺杂区222形成一电容器C1。在存储单元c12中，n型掺杂区215与218位于栅极层250的两侧，使得栅极层250、n型掺杂区215、n型掺杂区218与P型阱区PW1形成一浮动栅晶体管M2，且栅极层250与n型掺杂区222形成一电容器C2。在存储单元c21中，n型掺杂区211与214位于栅极层260的两侧，使得栅极层260、n型掺杂区211、n型掺杂区214与P型阱区PW1形成一浮动栅晶体管M3，且栅极层260与n型掺杂区232形成一电容器C3。在存储单元c22中，n型掺杂区215与218位于栅极层270的两侧，使得栅极层270、n型掺杂区215、n型掺杂区218与P型阱区PW1形成一浮动栅晶体管M4，且栅极层270与n型掺杂区232形成一电容器C4。
根据本发明的第一实施例，存储单元阵列200中，不同列的四个存储单元c11～c22的浮动栅晶体管M1～M4都形成于P型阱区PW1中，且P型阱区PW1连接至抹除线EL1。换句话说，四个浮动栅晶体管M1～M4的体极端(body terminal)都连接至抹除线EL1。
如图2D所示，存储单元阵列200包括2×2个存储单元c11～c22，且存储单元阵列200连接至耦合线CL1、CL2，源极线SL1、SL2，位线BL1、BL2，抹除线EL1。其中，第一列包括两个存储单元c11、c12；第二列包括两个存储单元c21、c22。再者，存储单元阵列200中连接至相同列的多个存储单元可视为一页(page)。
在存储单元c11中，浮动栅晶体管M1的第一漏/源端连接至源极线SL1，浮动栅晶体管M1的第二漏/源端连接至位线BL1，浮动栅晶体管M1的体极端连接至抹除线EL1，电容器C1的第一端连接至浮动栅晶体管M1的浮动栅极，电容器C1的第二端连接至耦合线CL1。在存储单元c12中，浮动栅晶体管M2的第一漏/源端连接至源极线SL2，浮动栅晶体管M2的第二漏/源端连接至位线BL2，浮动栅晶体管M2的体极端连接至抹除线EL1，电容器C2的第一端连接至浮动栅晶体管M2的浮动栅极，电容器C2的第二端连接至耦合线CL1。在存储单元c21中，浮动栅晶体管M3的第一漏/源端连接至源极线SL1，浮动栅晶体管M3的第二漏/源端连接至位线BL1，浮动栅晶体管M3的体极端连接至抹除线EL1，电容器C3的第一端连接至浮动栅晶体管M3的浮动栅极，电容器C3的第二端连接至耦合线CL2。在存储单元c22中，浮动栅晶体管M4的第一漏/源端连接至源极线SL2，浮动栅晶体管M4的第二漏/源端连接至位线BL2，浮动栅晶体管M4的体极端连接至抹除线EL1，电容器C4的第一端连接至浮动栅晶体管M4的浮动栅极，电容器C4的第二端连接至耦合线CL2。
基本上，提供耦合线CL1、CL2，源极线SL1、SL2，位线BL1、BL2，抹除线EL1，P型阱区PW2、PW3，深N型阱区(DNW)205适当的偏压，可以对存储单元阵列200中的存储单元c11～c22进行编程动作、抹除动作或读取动作。以下说明之。
请参照图3A至图3C，其所绘示为本发明第一实施例存储单元阵列进行各种动作的偏压示意图。其中，在存储单元阵列200运作时，仅会有一列的存储单元作为一选定列(selected row)，其他列则为非选定列(unselected row)。
如图3A所示，在编程动作时，耦合线CL1接收编程电压(Vpp)，耦合线CL2接收最低电压(Vss)，源极线SL1与位线BL1接收第一供应电压(Vd1)，源极线SL2与位线BL2接收第二供应电压(Vd2)，抹除线EL1接收最低电压(Vss)。除此之外，P型阱区PW2接收的电压相同于耦合线CL1，亦即编程电压(Vpp)。P型阱区PW3接收的电压相同于耦合线CL2，亦即最低电压(Vss)。深N型阱区(DNW)接收编程电压(Vpp)。其中，编程电压(Vpp)大于第二供应电压(Vd2)，第二供应电压(Vd2)大于第一供应电压(Vd1)，第一供应电压(Vd1)大于等于最低电压(Vss)，且最低电压(Vss)小于等于0V。举例来说，编程电压(Vpp)为8V，第二供应电压(Vd2)为5V，第一供应电压(Vd1)为1V，最低电压(Vss)为0V。当然，第一供应电压(Vd1)也可以相同于最低电压(Vss)。
在编程动作时，由于耦合线CL1接收编程电压(Vpp)且耦合线CL2接收最低电压(Vss)，所以存储单元阵列200中连接于耦合线CL1的第一列为选定列，连接于耦合线CL2的第二列为非选定列。非选定列中的存储单元c21、c22无法被编程。
再者，在选定列中，源极线SL1与位线BL1接收第一供应电压(Vd1)，所以热载流子(例如电子)经由FN隧道(Fowler-Nordheim tunneling)效应注入存储单元c11中浮动栅晶体管M1的浮动栅极，使得存储单元c11被编程为第一存储状态。另外，源极线SL2与位线BL2接收第二供应电压(Vd2)，所以热载流子(例如电子)不会注入存储单元c12中浮动栅晶体管M2的浮动栅极，使得存储单元c12被编程为第二存储状态。换言之，经由适当地控制源极线SL1、SL2以及位线BL1、BL2的电压，可以将选定列上的存储单元c11、c12编程为第一存储状态或者第二存储状态。
如图3B所示，在抹除动作时，耦合线CL1接收最低电压(Vss)，耦合线CL2接收抹除电压(Vee)，源极线SL1、SL2与位线BL1、BL2接收抹除电压(Vee)，抹除线EL1接收抹除电压(Vee)。除此之外，P型阱区PW2接收的电压相同于耦合线CL1，亦即最低电压(Vss)。P型阱区PW3接收的电压相同于耦合线CL2，亦即抹除电压(Vee)。深N型阱区(DNW)接收抹除电压(Vee)。其中，抹除电压(Vee)大于最低电压(Vss)，且最低电压(Vss)小于等于0V。举例来说，抹除电压(Vee)为12V，最低电压(Vss)为0V。
在抹除动作时，由于耦合线CL1接收最低电压(Vss)且耦合线CL2接收抹除电压(Vee)，所以存储单元阵列200中连接于耦合线CL1的第一列为选定列，连接于耦合线CL2的第二列为非选定列。非选定列中的存储单元c21、c22无法被抹除。
再者，在选定列中，抹除线EL1、源极线SL1、SL2与位线BL1、BL2接收抹除电压(Vee)，所以热载流子(例如电子)经由FN隧道(Fowler-Nordheim tunneling)效应退出存储单元c11、c12中浮动栅晶体管M1、M2的浮动栅极，使得存储单元c11、c12被抹除为第二存储状态。换言之，在抹除动作时，选定列的所有存储单元(亦即选定页的存储单元)会被抹除为第二存储状态。
如图3C所示，在读取动作时，耦合线CL1接收第一供应电压(Vd1)，耦合线CL2接收最低电压(Vss)，源极线SL1接收第一供应电压(Vd1)，位线BL1接收第二供应电压(Vd2)，源极线SL2与位线BL2接收第一供应电压(Vd1)，抹除线EL1接收第一供应电压(Vd1)。除此之外，P型阱区PW2接收的电压相同于耦合线CL1，亦即第一供应电压(Vd1)。P型阱区PW3接收的电压相同于耦合线CL2，亦即最低电压(Vss)。深N型阱区(DNW)接收第二供应电压(Vd2)。其中，第二供应电压(Vd2)大于第一供应电压(Vd1)，第一供应电压(Vd1)大于等于最低电压(Vss)，且最低电压(Vss)小于等于0V。举例来说，第二供应电压(Vd2)为5V，第一供应电压(Vd1)为1V，最低电压(Vss)为0V。
在读取动作时，由于耦合线CL1接收第一供应电压(Vd1)且耦合线CL2接收最低电压(Vss)，所以存储单元阵列200中连接于耦合线CL1的第一列为选定列，连接于耦合线CL2的第二列为非选定列。非选定列中的存储单元c21、c22无法被读取。
再者，在选定列中，源极线SL1接收第一供应电压(Vd1)，位线BL1接收第二供应电压(Vd2)，所以存储单元c11会产生一读取电流(read current)，由位线BL1流经浮动栅晶体管M1至源极线SL1。再者，读取电流的大小是根据存储单元c11的存储状态来决定，例如第一存储状态的读取电流小于第二存储状态的读取电流。换句话说，在读取动作时，根据存储单元c11所产生的读取电流即可判断存储单元c11的存储状态。
另外，由于源极线SL2与位线BL2接收第一供应电压(Vd1)，所以存储单元c12不会产生读取电流(read current)。也就是说，经由适当地偏压，可以控制选定列上的任一存储单元产生读取电流或者不产生读取电流，并判断该存储单元的存储状态。
由以上的说明可知，在第一实施例的存储单元阵列200的设计中，不同列存储单元的浮动栅晶体管设计于相同的P型阱区PW1，因此可以大幅减少芯片的尺寸。再者，虽然不同列存储单元的浮动栅晶体管设计在相同的P型阱区PW1，在进行读取动作时，仅有选定列(选定页)存储单元的存储数据可以被读取，非选定列(非选定页)存储单元的数据并不会被读取。
请参照图4A与图4B，其所绘示为本发明第二实施例的多次编程非挥发性存储器的存储单元阵列与等效电路。再者，以下是以2×2个存储单元所组成的存储单元阵列400来做说明。当然，本发明并不限定于此，在此领域的技术人员可以根据本发明的内容组成m×n个存储单元的存储单元阵列。另外，第二实施例与第一实施例的制作流程类似，以下仅简单介绍之。
如图4A所示，在半导体基板(substrate，未绘示)上形成一深N型阱区(DNW)405。接着，在深N型阱区(DNW)405中形成三个隔离的P型阱区PW1、PW2、PW3，亦即三个独立的隔离区域。相同地，上述的深N型阱区(DNW)405也可以利用N型埋入层(NBL)来取代。
根据本发明的第二实施例，形成多个多晶硅(poly silicon)栅极层440、442、450、452、460、462、470、472。其中，栅极层440、450由P型阱区PW1延伸至P型阱区PW2，栅极层460、470由P型阱区PW1延伸至P型阱区PW3。基本上，多晶硅(poly silicon)栅极层440、450、460、470会作为浮动栅晶体管的浮动栅极(FG)。再者，栅极层442位于P型阱区PW1中，栅极层440的一侧；栅极层452位于P型阱区PW1中，栅极层450的一侧；栅极层462位于P型阱区PW1中，栅极层460的一侧；栅极层472位于P型阱区PW1中，栅极层470的一侧。
接着，以多晶硅(poly silicon)栅极层440、442、450、452、460、462、470、472作为掩模(mask)进行离子注入制作工艺，形成多个n型掺杂区422、411、413、414、415、417、418、432、437、427。其中，n型掺杂区411、413、414、415、417、418、437、427位于P型阱区PW1中，n型掺杂区422位于P型阱区PW2中，n型掺杂区432位于P型阱区PW3中。
另外，利用多个金属层连接至n型掺杂区422、411、414、415、418、432以及P型阱区PW1。亦即，源极线SL1连接至n型掺杂区411、位线BL1连接至n型掺杂区414、源极线SL2连接至n型掺杂区415、位线BL2连接至n型掺杂区418、耦合线(coupling line)CL1连接至n型掺杂区422、耦合线CL2连接至n型掺杂区432、抹除线(erase line)EL1连接至P型阱区PW1。再者，利用多个金属层连接至栅极层442、452、462、472。亦即，字符线WL1连接至栅极层442与452，字符线WL2连接至栅极层462与472。
根据本发明的第二实施例，图4A的存储单元阵列400中包括四个存储单元c11～c22，每个存储单元都包括一浮动栅晶体管、一选择晶体管(select transistor)与一电容器，且浮动栅晶体管为单栅极浮动栅晶体管(single gate floating gate transistor)。换句话说，第二实施例存储单元阵列400中的存储单元c11～c22为二晶体管与单一电容器的2T1C存储单元(2T1C cell)。
如图4A与图4B所示，在存储单元c11中，n型掺杂区411与413位于栅极层440的两侧，n型掺杂区413与414位于栅极层442的两侧。因此，栅极层440、n型掺杂区411、n型掺杂区413与P型阱区PW1形成一浮动栅晶体管M1；栅极层442、n型掺杂区413、n型掺杂区414与P型阱区PW1形成一选择晶体管Ma；且栅极层440与n型掺杂区422形成一电容器C1。在存储单元c12中，n型掺杂区415与417位于栅极层450的两侧，n型掺杂区417与418位于栅极层452的两侧。因此，栅极层450、n型掺杂区415、n型掺杂区417与P型阱区PW1形成一浮动栅晶体管M2；栅极层452、n型掺杂区417、n型掺杂区418与P型阱区PW1形成一选择晶体管Mb；且栅极层450与n型掺杂区422形成一电容器C2。在存储单元c21中，n型掺杂区411与437位于栅极层460的两侧，n型掺杂区437与414位于栅极层462的两侧。因此，栅极层460、n型掺杂区411、n型掺杂区437与P型阱区PW1形成一浮动栅晶体管M3；栅极层462、n型掺杂区437、n型掺杂区414与P型阱区PW1形成一选择晶体管Mc；且栅极层460与n型掺杂区432形成一电容器C3。在存储单元c22中，n型掺杂区415与427位于栅极层470的两侧，n型掺杂区427与418位于栅极层472的两侧。因此，栅极层470、n型掺杂区415、n型掺杂区427与P型阱区PW1形成一浮动栅晶体管M4；栅极层472、n型掺杂区427、n型掺杂区418与P型阱区PW1形成一选择晶体管Md；且栅极层470与n型掺杂区432形成一电容器C4。
根据本发明的第二实施例，存储单元阵列400中，不同列的四个存储单元c11～c22的浮动栅晶体管M1～M4与选择晶体管Ma～Md都形成于P型阱区PW1中，且P型阱区PW1连接至抹除线EL1。换句话说，四个浮动栅晶体管M1～M4与四个选择晶体管Ma～Md的体极端(bodyterminal)都连接至抹除线EL1。
如图4B所示，存储单元阵列400包括2×2个存储单元c11～c22，且存储单元阵列400连接至字符线WL1、WL2，耦合线CL1、CL2，源极线SL1、SL2，位线BL1、BL2，抹除线EL1。其中，第一列包括两个存储单元c11、c12；第二列包括两个存储单元c21、c22。再者，存储单元阵列400中连接至相同列的多个存储单元可视为一页(page)。
在存储单元c11中，浮动栅晶体管M1的第一漏/源端连接至源极线SL1，浮动栅晶体管M1的第二漏/源端连接至选择晶体管Ma的第一漏/源端，选择晶体管Ma的第二漏/源端连接至位线BL1，选择晶体管Ma的栅极端连接至字符线WL1，浮动栅晶体管M1与选择晶体管Ma的体极端连接至抹除线EL1，电容器C1的第一端连接至浮动栅晶体管M1的浮动栅极，电容器C1的第二端连接至耦合线CL1。在存储单元c12中，浮动栅晶体管M2的第一漏/源端连接至源极线SL2，浮动栅晶体管M2的第二漏/源端连接至选择晶体管Mb的第一漏/源端，选择晶体管Mb的第二漏/源端连接至位线BL2，选择晶体管Mb的栅极端连接至字符线WL1，浮动栅晶体管M2与选择晶体管Mb的体极端连接至抹除线EL1，电容器C2的第一端连接至浮动栅晶体管M2的浮动栅极，电容器C2的第二端连接至耦合线CL1。在存储单元c21中，浮动栅晶体管M3的第一漏/源端连接至源极线SL1，浮动栅晶体管M3的第二漏/源端连接至选择晶体管Mc的第一漏/源端，选择晶体管Mc的第二漏/源端连接至位线BL1，选择晶体管Mc的栅极端连接至字符线WL2，浮动栅晶体管M3与选择晶体管Mc的体极端连接至抹除线EL1，电容器C3的第一端连接至浮动栅晶体管M3的浮动栅极，电容器C3的第二端连接至耦合线CL2。在存储单元c22中，浮动栅晶体管M4的第一漏/源端连接至源极线SL2，浮动栅晶体管M4的第二漏/源端连接至选择晶体管Md的第一漏/源端，选择晶体管Md的第二漏/源端连接至位线BL2，选择晶体管Md的栅极端连接至字符线WL2，浮动栅晶体管M4与选择晶体管Md的体极端连接至抹除线EL1，电容器C4的第一端连接至浮动栅晶体管M4的浮动栅极，电容器C4的第二端连接至耦合线CL2。
基本上，提供字符线WL1、WL2，耦合线CL1、CL2，源极线SL1、SL2，位线BL1、BL2，抹除线EL1，P型阱区PW2、PW3，深N型阱区(DNW)405适当的偏压，可以对存储单元阵列400中的存储单元c11～c22进行编程动作、抹除动作或读取动作。以下说明之。
请参照图5A至图5C，其所绘示为本发明第二实施例存储单元阵列进行各种动作的偏压示意图。其中，在存储单元阵列400运作时，仅会有一列的存储单元作为一选定列(selected row)，其他列则为非选定列(unselected row)。
如图5A所示，在编程动作时，耦合线CL1接收编程电压(Vpp)，耦合线CL2接收最低电压(Vss)，字符线WL1接收第二供应电压(Vd2)，字符线WL2接收最低电压(Vss)，源极线SL1与位线BL1接收第一供应电压(Vd1)，源极线SL2与位线BL2接收第二供应电压(Vd2)，抹除线EL1接收最低电压(Vss)。除此之外，P型阱区PW2接收的电压相同于耦合线CL1，亦即编程电压(Vpp)。P型阱区PW3接收的电压相同于耦合线CL2，亦即最低电压(Vss)。深N型阱区(DNW)接收编程电压(Vpp)。其中，编程电压(Vpp)大于第二供应电压(Vd2)，第二供应电压(Vd2)大于第一供应电压(Vd1)，第一供应电压(Vd1)大于等于最低电压(Vss)，且最低电压(Vss)小于等于0V。举例来说，编程电压(Vpp)为8V，第二供应电压(Vd2)为5V，第一供应电压(Vd1)为1V。
在编程动作时，由于耦合线CL1接收编程电压(Vpp)且字符线WL1接收第二供应电压(Vd2)，所以存储单元阵列400中连接于耦合线CL1与字符线WL1的第一列为选定列。再者，由于耦合线CL2接收最低电压(Vss)且字符线WL2接收最低电压(Vss)，所以连接于耦合线CL2与字符线WL2的第二列为非选定列，且非选定列中的存储单元c21、c22无法被编程。
再者，在选定列中，源极线SL1与位线BL1接收第一供应电压(Vd1)且字符线WL1接收第二供应电压(Vd2)，所以选择晶体管Ma开启(turn on)，热载流子(例如电子)经由FN隧道(Fowler-Nordheim tunneling)效应注入存储单元c11中浮动栅晶体管M1的浮动栅极，使得存储单元c11被编程为第一存储状态。另外，源极线SL2与位线BL2接收第二供应电压(Vd2)且字符线WL1接收第二供应电压(Vd2)，所以选择晶体管Mb关闭(turn off)，热载流子(例如电子)不会注入存储单元c12中浮动栅晶体管M2的浮动栅极，使得存储单元c12被编程为第二存储状态。换言之，经由适当地控制源极线SL1、SL2以及位线BL1、BL2的电压，可以将选定列上的存储单元c11、c12编程为第一存储状态或者第二存储状态。
如图5B所示，在抹除动作时，耦合线CL1接收最低电压(Vss)，耦合线CL2接收抹除电压(Vee)，字符线WL1与字符线WL2接收第一供应电压(Vd1)，源极线SL1、SL2与位线BL1、BL2接收抹除电压(Vee)，抹除线EL1接收抹除电压(Vee)。除此之外，P型阱区PW2接收的电压相同于耦合线CL1，亦即最低电压(Vss)。P型阱区PW3接收的电压相同于耦合线CL2，亦即抹除电压(Vee)。深N型阱区(DNW)接收抹除电压(Vee)。其中，抹除电压(Vee)大于最低电压(Vss)，且最低电压(Vss)小于等于0V。举例来说，抹除电压(Vee)为12V，最低电压(Vss)为0V。
在抹除动作时，由于耦合线CL1接收最低电压(Vss)且耦合线CL2接收抹除电压(Vee)，所以存储单元阵列400中连接于耦合线CL1的第一列为选定列，连接于耦合线CL2的第二列为非选定列。非选定列中的存储单元c21、c22无法被抹除。
再者，在选定列中，抹除线EL1、源极线SL1、SL2与位线BL1、BL2接收抹除电压(Vee)，所以热载流子(例如电子)经由FN隧道(Fowler-Nordheim tunneling)效应退出存储单元c11、c12中浮动栅晶体管M1、M2的浮动栅极，使得存储单元c11、c12被抹除为第二存储状态。换言之，在抹除动作时，选定列的所有存储单元(亦即选定页的存储单元)会被抹除为第二存储状态。
如图5C所示，在读取动作时，耦合线CL1接收第一供应电压(Vd1)，耦合线CL2接收第一供应电压(Vd1)，字符线WL1接收第二供应电压(Vd2)，字符线WL2接收最低电压(Vss)，源极线SL1接收第一供应电压(Vd1)，位线BL1接收第二供应电压(Vd2)，源极线SL2与位线BL2接收第一供应电压(Vd1)，抹除线EL1接收第一供应电压(Vd1)。除此之外，P型阱区PW2接收的电压相同于耦合线CL1，亦即第一供应电压(Vd1)。P型阱区PW3接收的电压相同于耦合线CL2，亦即第一供应电压(Vd1)。深N型阱区(DNW)接收第二供应电压(Vd2)。其中，第二供应电压(Vd2)大于第一供应电压(Vd1)，第一供应电压(Vd1)大于等于最低电压(Vss)，且最低电压(Vss)小于等于0V。举例来说，第二供应电压(Vd2)为5V，第一供应电压(Vd1)为1V，最低电压(Vss)为0V。
在读取动作时，由于耦合线CL1接收第一供应电压(Vd1)且字符线WL1接收第二供应电压(Vd2)，所以存储单元阵列400中连接于耦合线CL1的第一列为选定列。再者，由于耦合线CL2接收第一供应电压(Vd1)且字符线WL2接收最低电压(Vss)，所以存储单元阵列400中连接于耦合线CL2的第二列为非选定列，且非选定列中的存储单元c21、c22无法被读取。
再者，在选定列中，字符线WL1接收第二供应电压(Vd2)，源极线SL1接收第一供应电压(Vd1)，位线BL1接收第二供应电压(Vd2)，所以选择晶体管Ma开启，存储单元c11会产生一读取电流(read current)，由位线BL1流经浮动栅极M1至源极线SL1。再者，读取电流的大小是根据存储单元c11的存储状态来决定，例如第一存储状态的读取电流小于第二存储状态的读取电流。换句话说，在读取动作时，根据存储单元c11所产生的读取电流即可判断存储单元c11的存储状态。
另外，由于字符线WL1接收第二供应电压(Vd2)，源极线SL2与位线BL2接收第一供应电压(Vd1)，选择晶体管Mb关闭，存储单元c12不会产生读取电流(read current)。也就是说，经由适当地偏压，可以控制选定列上的任一存储单元产生读取电流或者不产生读取电流，并判断该存储单元的存储状态。
由以上的说明可知，在第二实施例的存储单元阵列400的设计中，不同列存储单元的浮动栅晶体管与选择晶体管都设计于相同的P型阱区PW1，因此可以大幅减少芯片的尺寸。再者，虽然不同列存储单元的浮动栅晶体管设计在相同的P型阱区PW1，在进行读取动作时，仅有选定列(选定页)存储单元的存储数据可以被读取，非选定列(非选定页)存储单元的数据并不会被读取。
请参照图6A与图6B，其所绘示为本发明第三实施例的多次编程非挥发性存储器的存储单元阵列与等效电路。再者，以下是以2×2个存储单元所组成的存储单元阵列600来做说明。当然，本发明并不限定于此，在此领域的技术人员可以根据本发明的内容组成m×n个存储单元的存储单元阵列。另外，第三实施例与第一实施例的制作流程类似，以下仅简单介绍之。
如图6A所示，在半导体基板(substrate，未绘示)上形成一深N型阱区(DNW)605。接着，在深N型阱区(DNW)605中形成三个隔离的P型阱区PW1、PW2、PW3，亦即三个独立的隔离区域。相同地，上述的深N型阱区(DNW)605也可以利用N型埋入层(NBL)来取代。
根据本发明的第三实施例，形成多个多晶硅(poly silicon)栅极层640、642、644、650、652、654、660、662、664、670、672、674。其中，栅极层640、650由P型阱区PW1延伸至P型阱区PW2，栅极层660、670由P型阱区PW1延伸至P型阱区PW3。基本上，多晶硅(poly silicon)栅极层640、650、660、670会作为浮动栅晶体管的浮动栅极(FG)。再者，栅极层642与644位于P型阱区PW1中，栅极层640的两侧；栅极层652、654位于P型阱区PW1中，栅极层650的两侧；栅极层662、664位于P型阱区PW1中，栅极层660的两侧；栅极层672、674位于P型阱区PW1中，栅极层670的两侧。
接着，以多晶硅(poly silicon)栅极层640、642、644、650、652、654、660、662、664、670、672、674作为掩模(mask)进行离子注入制作工艺，形成多个n型掺杂区622、611～618、627、629、637、639、632。其中，n型掺杂区611～618、627、629、637、639位于P型阱区PW1中，n型掺杂区622位于P型阱区PW2中，n型掺杂区632位于P型阱区PW3中。
另外，利用多个金属层连接至n型掺杂区622、611、614、615、618、632以及P型阱区PW1。亦即，源极线SL1连接至n型掺杂区611、位线BL1连接至n型掺杂区614、源极线SL2连接至n型掺杂区615、位线BL2连接至n型掺杂区618、耦合线(coupling line)CL1连接至n型掺杂区622、耦合线CL2连接至n型掺杂区632、抹除线(erase line)EL1连接至P型阱区PW1。再者，利用多个金属层连接至栅极层642、644、652、654、662、664、672、674。亦即，字符线WL1连接至栅极层642、644、652与654，字符线WL2连接至栅极层662、664、672与674。
根据本发明的第三实施例，图6A的存储单元阵列600中包括四个存储单元c11～c22，每个存储单元都包括一浮动栅晶体管、一开关晶体管、一选择晶体管与一电容器，且浮动栅晶体管为单栅极浮动栅晶体管(single gate floating gate transistor)。换句话说，第三实施例存储单元阵列600中的存储单元c11～c22为三晶体管与单一电容器的3T1C存储单元(3T1C cell)。
如图6A与图6B所示，在存储单元c11中，n型掺杂区611与612位于栅极层644的两侧，n型掺杂区612与613位于栅极层640的两侧，n型掺杂区613与614位于栅极层642的两侧。因此，栅极层644、n型掺杂区611、n型掺杂区612与P型阱区PW1形成一开关晶体管Me，栅极层640、n型掺杂区612、n型掺杂区613与P型阱区PW1形成一浮动栅晶体管M1；栅极层642、n型掺杂区613、n型掺杂区614与P型阱区PW1形成一选择晶体管Ma；且栅极层640与n型掺杂区622形成一电容器C1。另外，存储单元c12、c21、c22的结构与存储单元c11类似，此处不再赘述。
根据本发明的第三实施例，存储单元阵列600中，不同列的四个存储单元c11～c22的浮动栅晶体管M1～M4、开关晶体管Me～Mh与选择晶体管Ma～Md都形成于P型阱区PW1中，且P型阱区PW1连接至抹除线EL1。换句话说，四个浮动栅晶体管M1～M4、四个开关晶体管Me～Mh与四个选择晶体管Ma～Md的体极端(body terminal)都连接至抹除线EL1。
如图6B所示，存储单元阵列600包括2×2个存储单元c11～c22，且存储单元阵列600连接至字符线WL1、WL2，耦合线CL1、CL2，源极线SL1、SL2，位线BL1、BL2，抹除线EL1。其中，第一列包括两个存储单元c11、c12；第二列包括两个存储单元c21、c22。再者，存储单元阵列600中连接至相同列的多个存储单元可视为一页(page)。
在存储单元c11中，开关晶体管Me的第一漏/源端连接至源极线SL1，开关晶体管Me的栅极端连接至字符线WL1，浮动栅晶体管M1的第一漏/源端连接至开关晶体管Me的第二漏/源端，浮动栅晶体管M1的第二漏/源端连接至选择晶体管Ma的第一漏/源端，选择晶体管Ma的第二漏/源端连接至位线BL1，选择晶体管Ma的栅极端连接至字符线WL1，开关晶体管Me、浮动栅晶体管M1与选择晶体管Ma的体极端连接至抹除线EL1，电容器C1的第一端连接至浮动栅晶体管M1的浮动栅极，电容器C1的第二端连接至耦合线CL1。另外，存储单元c12、c21、c22的连接关系类似于存储单元c11类似，此处不再赘述。
基本上，提供字符线WL1、WL2，耦合线CL1、CL2，源极线SL1、SL2，位线BL1、BL2，抹除线EL1，P型阱区PW2、PW3，深N型阱区(DNW)605适当的偏压，可以对存储单元阵列600中的存储单元c11～c22进行编程动作、抹除动作或读取动作。以下说明之。
请参照图7A至图7C，其所绘示为本发明第三实施例存储单元阵列600进行各种动作的偏压示意图。其中，在存储单元阵列600运作时，仅会有一列的存储单元作为一选定列(selected row)，其他列则为非选定列(unselected row)。
如图7A所示，在编程动作时，耦合线CL1接收编程电压(Vpp)，耦合线CL2接收最低电压(Vss)，字符线WL1接收第二供应电压(Vd2)，字符线WL2接收最低电压(Vss)，源极线SL1与位线BL1接收第一供应电压(Vd1)，源极线SL2与位线BL2接收第二供应电压(Vd2)，抹除线EL1接收最低电压(Vss)。除此之外，P型阱区PW2接收的电压相同于耦合线CL1，亦即编程电压(Vpp)。P型阱区PW3接收的电压相同于耦合线CL2，亦即最低电压(Vss)。深N型阱区(DNW)接收编程电压(Vpp)。其中，编程电压(Vpp)大于第二供应电压(Vd2)，第二供应电压(Vd2)大于第一供应电压(Vd1)，第一供应电压(Vd1)大于等于最低电压(Vss)，且最低电压(Vss)小于等于0V。举例来说，编程电压(Vpp)为8V，第二供应电压(Vd2)为5V，第一供应电压(Vd1)为1V，最低电压(Vss)为0V。
在编程动作时，由于耦合线CL1接收编程电压(Vpp)且字符线WL1接收第二供应电压(Vd2)，所以存储单元阵列600中连接于耦合线CL1与字符线WL1的第一列为选定列。再者，由于耦合线CL2接收最低电压(Vss)且字符线WL2接收最低电压(Vss)，所以连接于耦合线CL2与字符线WL2的第二列为非选定列，且非选定列中的存储单元c21、c22无法被编程。
再者，在选定列中，源极线SL1与位线BL1接收第一供应电压(Vd1)且字符线WL1接收第二供应电压(Vd2)，所以开关晶体管Me与选择晶体管Ma开启(turn on)，热载流子(例如电子)经由FN隧道(Fowler-Nordheim tunneling)效应注入存储单元c11中浮动栅晶体管M1的浮动栅极，使得存储单元c11被编程为第一存储状态。另外，源极线SL2与位线BL2接收第二供应电压(Vd2)且字符线WL1接收第二供应电压(Vd2)，所以开关晶体管Mf与选择晶体管Mb关闭(turn off)，热载流子(例如电子)不会注入存储单元c12中浮动栅晶体管M2的浮动栅极，使得存储单元c12被编程为第二存储状态。换言之，经由适当地控制源极线SL1、SL2以及位线BL1、BL2的电压，可以将选定列上的存储单元c11、c12编程为第一存储状态或者第二存储状态。
如图7B所示，在抹除动作时，耦合线CL1接收最低电压(Vss)，耦合线CL2接收抹除电压(Vee)，字符线WL1与字符线WL2接收第一供应电压(Vd1)，源极线SL1、SL2与位线BL1、BL2接收抹除电压(Vee)，抹除线EL1接收抹除电压(Vee)。除此之外，P型阱区PW2接收的电压相同于耦合线CL1，亦即最低电压(Vss)。P型阱区PW3接收的电压相同于耦合线CL2，亦即抹除电压(Vee)。深N型阱区(DNW)接收抹除电压(Vee)。其中，抹除电压(Vee)大于最低电压(Vss)，且最低电压(Vss)小于等于0V。举例来说，抹除电压(Vee)为12V，最低电压(Vss)为0V。
在抹除动作时，由于耦合线CL1接收最低电压(Vss)且耦合线CL2接收抹除电压(Vee)，所以存储单元阵列600中连接于耦合线CL1的第一列为选定列，连接于耦合线CL2的第二列为非选定列。非选定列中的存储单元c21、c22无法被抹除。
再者，在选定列中，抹除线EL1、源极线SL1、SL2与位线BL1、BL2接收抹除电压(Vee)，所以热载流子(例如电子)经由FN隧道(Fowler-Nordheim tunneling)效应退出存储单元c11、c12中浮动栅晶体管M1、M2的浮动栅极，使得存储单元c11、c12被抹除为第二存储状态。换言之，在抹除动作时，选定列的所有存储单元(亦即选定页的存储单元)会被抹除为第二存储状态。
如图7C所示，在读取动作时，耦合线CL1接收第一供应电压(Vd1)，耦合线CL2接收第一供应电压(Vd1)，字符线WL1接收第二供应电压(Vd2)，字符线WL2接收最低电压(Vss)，源极线SL1接收第一供应电压(Vd1)，位线BL1接收第二供应电压(Vd2)，源极线SL2与位线BL2接收第一供应电压(Vd1)，抹除线EL1接收第一供应电压(Vd1)。除此之外，P型阱区PW2接收的电压相同于耦合线CL1，亦即第一供应电压(Vd1)。P型阱区PW3接收的电压相同于耦合线CL2，亦即第一供应电压(Vd1)。深N型阱区(DNW)接收第二供应电压(Vd2)。其中，第二供应电压(Vd2)大于第一供应电压(Vd1)，第一供应电压(Vd1)大于等于最低电压(Vss)，且最低电压(Vss)小于等于0V。举例来说，第二供应电压(Vd2)为5V，第一供应电压(Vd1)为1V，最低电压(Vss)为0V。
在读取动作时，由于耦合线CL1接收第一供应电压(Vd1)且字符线WL1接收第二供应电压(Vd2)，所以存储单元阵列600中连接于耦合线CL1的第一列为选定列。再者，由于耦合线CL2接收第一供应电压(Vd1)且字符线WL2接收最低电压(Vss)，所以存储单元阵列600中连接于耦合线CL2的第二列为非选定列，且非选定列中的存储单元c21、c22无法被读取。
再者，在选定列中，字符线WL1接收第二供应电压(Vd2)，源极线SL1接收第一供应电压(Vd1)，位线BL1接收第二供应电压(Vd2)，所以开关晶体管Me与选择晶体管Ma开启，存储单元c11会产生一读取电流(read current)，由位线BL1流经浮动栅极M1至源极线SL1。再者，读取电流的大小是根据存储单元c11的存储状态来决定，例如第一存储状态的读取电流小于第二存储状态的读取电流。换句话说，在读取动作时，根据存储单元c11所产生的读取电流即可判断存储单元c11的存储状态。
另外，由于字符线WL1接收第二供应电压(Vd2)，源极线SL2与位线BL2接收第一供应电压(Vd1)，开关晶体管Mf与选择晶体管Mb关闭，存储单元c12不会产生读取电流(readcurrent)。也就是说，经由适当地偏压，可以控制选定列上的任一存储单元产生读取电流或者不产生读取电流，并判断该存储单元的存储状态。
由以上的说明可知，在第三实施例的存储单元阵列600的设计中，不同列存储单元的浮动栅晶体管、开关晶体管与选择晶体管都设计于相同的P型阱区PW1，因此可以大幅减少芯片的尺寸。再者，虽然不同列存储单元的浮动栅晶体管设计在相同的P型阱区PW1，在进行读取动作时，仅有选定列(选定页)存储单元的存储数据可以被读取，非选定列(非选定页)存储单元的数据并不会被读取。
根据以上的说明，本发明提出一种多次编程非挥发性存储器的存储单元阵列。存储单元阵列中的存储单元可为单一浮动栅晶体管与单一电容器的1T1C存储单元(1T1Ccell)；一浮动栅晶体管、一选择晶体管与一电容器的2T1C存储单元(2T1C cell)；或者，一浮动栅晶体管、一开关晶体管、一选择晶体管与一电容器的3T1C存储单元(3T1C cell)。另外，在存储单元阵列的设计中，将不同列存储单元的浮动栅晶体管设计在相同的阱区中，用以降低芯片尺寸。再者，设计存储单元阵列的偏压，使得存储单元阵列能够正常地进行编程动作、抹除动作或读取动作。
由以上的各种实施例的说明可知，存储单元阵列中的存储单元使用浮动栅晶体管来作为存储元件(storage device)。在其他实施例中，浮动栅晶体管也可以由其他具有电荷存储层(charge storage layer)的存储晶体管(memory transistor)来取代。举例来说，存储晶体管可为具ONO栅介电层(ONO gate dielectric)的晶体管。其中，ONO栅介电层为氧化物层/氮化物层/氧化物层的薄膜，而氮化物层可作为电荷存储层。相同地，在存储单元阵列中，不同列的存储单元中的存储晶体管也会制作在相同的阱区。亦即，不同列的存储单元中的存储晶体管，其体极端会连接至相同的抹除线，其结构与运作关系类似于上述三个实施例，此处不再赘述。
再者，在本发明的实施例中是以n型晶体管为例来做说明。当然，本发明并不限定于此，在此领域的技术人员也可以利用p型晶体管与电容器来组成存储单元，且将不同列的p型晶体管设计在相同的N型阱区中。举例来说，根据上述的制造流程，在此领域的技术人员可在P型基板中形成互相隔离的三个N型阱区，并在N型阱区上形成栅极层，接着形成多个p型掺杂区，用以形成存储单元阵列。另外，搭配适当地偏压，即可对存储单元阵列进行编程动作、抹除动作或者读取动作。
综上所述，虽然结合以上优选实施例已公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (11)

1.一种多次编程非挥发性存储器的存储单元阵列，其特征在于，该存储单元阵列连接至第一耦合线、第二耦合线、第一抹除线、第一源极线、第二源极线、第一位线与第二位线，该存储单元阵列包括：
第一存储单元，该第一存储单元连接至该第一耦合线、该第一抹除线、该第一源极线与该第一位线；
第二存储单元，该第二存储单元连接至该第一耦合线、该第一抹除线、该第二源极线与该第二位线；
第三存储单元，该第三存储单元连接至该第二耦合线、该第一抹除线、该第一源极线与该第一位线；以及
第四存储单元，该第四存储单元连接至该第二耦合线、该第一抹除线、该第二源极线与该第二位线。
2.如权利要求1所述的存储单元阵列，其中该第一抹除线连接至第一阱区，该第一耦合线连接至第二阱区，且该第二耦合线连接至第三阱区。
3.如权利要求1所述的存储单元阵列，其中在编程动作时，该第一耦合线接收编程电压，该第二耦合线与该第一抹除线接收最低电压，该第一源极线与该第一位线接收第一供应电压使得该第一存储单元被编程为第一存储状态，该第二源极线与该第二位线接收第二供应电压使得该第二存储单元被编程为第二存储状态，该编程电压大于该第二供应电压，该第二供应电压大于该第一供应电压，该第一供应电压大于等于该最低电压。
4.如权利要求3所述的存储单元阵列，其中在抹除动作时，该第一耦合线接收该最低电压，该第二耦合线与该第一抹除线接收抹除电压，该第一源极线与该第一位线接收该抹除电压使得该第一存储单元被抹除为该第二存储状态，该第二源极线与该第二位线接收该抹除电压使得该第二存储单元被抹除为该第二存储状态，该抹除电压大于该最低电压。
5.如权利要求3所述的存储单元阵列，其中在读取动作时，该第一耦合线与该第一抹除线接收该第一供应电压，该第二耦合线接收该最低电压，该第一源极线接收该第一供应电压，该第一位线接收该第二供应电压使得该第一存储单元产生读取电流，该第二源极线与该第二位线接收该第一供应电压使得该第二存储单元未产生该读取电流。
6.如权利要求1所述的存储单元阵列，还包括：第一字符线，连接至该第一存储单元与该第二存储单元；以及，第二字符线，连接至该第三存储单元与该第四存储单元。
7.如权利要求6所述的存储单元阵列，其中在编程动作时，该第一耦合线接收编程电压，该第二耦合线与该第一抹除线接收最低电压，该第一源极线与该第一位线接收第一供应电压，该第一字符线接收第二供应电使得该第一存储单元被编程为第一存储状态，该第二源极线与该第二位线接收该第二供应电压，该第二字符线接收该最低电压，使得该第二存储单元被编程为第二存储状态，该编程电压大于该第二供应电压，该第二供应电压大于该第一供应电压，该第一供应电压大于等于该最低电压。
8.如权利要求7所述的存储单元阵列，其中在抹除动作时，该第一耦合线接收该最低电压，该第二耦合线与该第一抹除线接收抹除电压，该第一字符线与该第二字符线接收该第一供应电压，该第一源极线与该第一位线接收该抹除电压使得该第一存储单元被抹除为该第二存储状态，该第二源极线与该第二位线接收该抹除电压使得该第二存储单元被抹除为该第二存储状态，该抹除电压大于该最低电压。
9.如权利要求7所述的存储单元阵列，其中在读取动作时，该第一耦合线、该第二耦合线与该第一抹除线接收该第一供应电压，该第一字符线接收该第二供应电压，该第二字符线接收该最低电压，该第一源极线接收该第一供应电压，该第一位线接收该第二供应电压使得该第一存储单元产生读取电流，该第二源极线与该第二位线接收该第一供应电压使得该第二存储单元未产生该读取电流。
10.如权利要求1所述的存储单元阵列，其中该第一存储单元包括第一浮动栅晶体管与第一电容器，该第一电容器的第一端连接至该第一耦合线，该第一电容器的第二端连接至该第一浮动栅晶体管的浮动栅极；该第二存储单元包括第二浮动栅晶体管与第二电容器，该第二电容器的第一端连接至该第一耦合线，该第二电容器的第二端连接至该第二浮动栅晶体管的浮动栅极；该第三存储单元包括第三浮动栅晶体管与第三电容器，该第三电容器的第一端连接至该第二耦合线，该第三电容器的第二端连接至该第三浮动栅晶体管的浮动栅极；该第四存储单元包括第四浮动栅晶体管与第四电容器，该第四电容器的第一端连接至该第二耦合线，该第四电容器的第二端连接至该第四浮动栅晶体管的浮动栅极；以及，该第一浮动栅晶体管、该第二浮动栅晶体管、该第三浮动栅晶体管与该第四浮动栅晶体管的体极端接连接至该第一抹除线。
11.如权利要求1所述的存储单元阵列，其中该第一存储单元、该第二存储单元、该第三存储单元与该第四存储单元内都包括存储晶体管，每一该存储晶体管中具有一电荷存储层，且所有存储晶体管的体极端都连接至该第一抹除线。
CN202110207886.7A 2020-03-12 2021-02-24 多次编程非挥发性存储器的存储单元阵列 Pending CN113393885A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202062988403P 2020-03-12 2020-03-12
US62/988,403 2020-03-12

Publications (1)

Publication Number Publication Date
CN113393885A true CN113393885A (zh) 2021-09-14

Family

ID=77617270

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110207886.7A Pending CN113393885A (zh) 2020-03-12 2021-02-24 多次编程非挥发性存储器的存储单元阵列

Country Status (3)

Country Link
US (2) US11139006B1 (zh)
CN (1) CN113393885A (zh)
TW (2) TWI745236B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
KR20220145223A (ko) * 2021-04-21 2022-10-28 삼성전자주식회사 프로세싱 소자 및 프로세싱 소자를 포함하는 전자 장치
KR20230045690A (ko) * 2021-09-27 2023-04-05 삼성전자주식회사 2t-1c 구조의 반도체 메모리 소자 및 이의 제조 방법
US11901004B2 (en) * 2022-04-08 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array, memory structure and operation method of memory array

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244386A (ja) * 1992-04-07 1994-09-02 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH06325582A (ja) * 1993-05-12 1994-11-25 Rohm Co Ltd 不揮発性記憶装置
KR20010065281A (ko) * 1999-12-29 2001-07-11 박종섭 플래쉬 메모리 장치
CN101064297A (zh) * 2006-04-27 2007-10-31 台湾积体电路制造股份有限公司 存储单元阵列及存储单元
US20140293709A1 (en) * 2013-04-01 2014-10-02 SK Hynix Inc. Single-layer gate eeprom cell, cell array including the same, and method of operating the cell array
CN104241293A (zh) * 2013-06-07 2014-12-24 力旺电子股份有限公司 非易失性存储器结构
US20150155014A1 (en) * 2013-11-29 2015-06-04 The Regents Of The University Of Michigan Memory circuitry including read voltage boost
US20170206970A1 (en) * 2016-01-19 2017-07-20 Ememory Technology Inc. Memory array capable of performing byte erase operation
CN108695337A (zh) * 2017-04-07 2018-10-23 力旺电子股份有限公司 可编程可抹除的非挥发性存储器
KR20190143602A (ko) * 2018-06-21 2019-12-31 윈본드 일렉트로닉스 코포레이션 메모리 디바이스 및 그의 테스트 읽기 쓰기 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW336319B (en) * 1997-05-12 1998-07-11 Powerchip Semiconductor Corp Method for reducing cell plate noises and circuit thereof
US8164362B2 (en) 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US6445216B1 (en) 2001-05-14 2002-09-03 Intel Corporation Sense amplifier having reduced Vt mismatch in input matched differential pair
US6590807B2 (en) * 2001-08-02 2003-07-08 Intel Corporation Method for reading a structural phase-change memory
US7263001B2 (en) * 2005-03-17 2007-08-28 Impinj, Inc. Compact non-volatile memory cell and array system
US7443708B2 (en) * 2006-03-09 2008-10-28 Texas Instruments Incorporated Low resistance plate line bus architecture
US7436710B2 (en) * 2007-03-12 2008-10-14 Maxim Integrated Products, Inc. EEPROM memory device with cell having NMOS in a P pocket as a control gate, PMOS program/erase transistor, and PMOS access transistor in a common well
US7995397B1 (en) * 2007-05-03 2011-08-09 Cypress Semiconductor Corporation Power supply tracking single ended sensing scheme for SONOS memories
US8472251B2 (en) * 2008-02-11 2013-06-25 Aplus Flash Technology, Inc. Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device
US7885110B2 (en) * 2008-03-25 2011-02-08 Rao G R Mohan Random access memory with CMOS-compatible nonvolatile storage element and parallel storage capacitor
US7885101B2 (en) 2008-12-29 2011-02-08 Numonyx B.V. Method for low-stress multilevel reading of phase change memory cells and multilevel phase change memory
WO2011135999A1 (en) * 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8355282B2 (en) * 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US8339831B2 (en) * 2010-10-07 2012-12-25 Ememory Technology Inc. Single polysilicon non-volatile memory
KR20130067687A (ko) 2011-12-14 2013-06-25 에스케이하이닉스 주식회사 데이터 센싱 회로 및 이를 포함하는 메모리 장치
US8787092B2 (en) * 2012-03-13 2014-07-22 Ememory Technology Inc. Programming inhibit method of nonvolatile memory apparatus for reducing leakage current
US9208826B2 (en) * 2012-03-30 2015-12-08 Sharp Kabushiki Kaisha Semiconductor storage device with two control lines
KR101983274B1 (ko) * 2012-05-18 2019-05-30 삼성전자주식회사 상변화 랜덤 액세스 메모리 장치 및 센싱 방법
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171856B2 (en) * 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
US9214203B2 (en) * 2014-02-12 2015-12-15 Ememory Technology Inc. Sensing apparatus and data sensing method thereof
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US11063772B2 (en) * 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
US11017862B2 (en) * 2018-12-13 2021-05-25 Ememory Technology Inc. Multi-time programming memory cell and memory cell array with erase inhibit capability
US11152383B2 (en) * 2020-03-03 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244386A (ja) * 1992-04-07 1994-09-02 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH06325582A (ja) * 1993-05-12 1994-11-25 Rohm Co Ltd 不揮発性記憶装置
KR20010065281A (ko) * 1999-12-29 2001-07-11 박종섭 플래쉬 메모리 장치
CN101064297A (zh) * 2006-04-27 2007-10-31 台湾积体电路制造股份有限公司 存储单元阵列及存储单元
US20140293709A1 (en) * 2013-04-01 2014-10-02 SK Hynix Inc. Single-layer gate eeprom cell, cell array including the same, and method of operating the cell array
CN104241293A (zh) * 2013-06-07 2014-12-24 力旺电子股份有限公司 非易失性存储器结构
US20150155014A1 (en) * 2013-11-29 2015-06-04 The Regents Of The University Of Michigan Memory circuitry including read voltage boost
US20170206970A1 (en) * 2016-01-19 2017-07-20 Ememory Technology Inc. Memory array capable of performing byte erase operation
CN108695337A (zh) * 2017-04-07 2018-10-23 力旺电子股份有限公司 可编程可抹除的非挥发性存储器
KR20190143602A (ko) * 2018-06-21 2019-12-31 윈본드 일렉트로닉스 코포레이션 메모리 디바이스 및 그의 테스트 읽기 쓰기 방법

Also Published As

Publication number Publication date
US11139006B1 (en) 2021-10-05
US20210287723A1 (en) 2021-09-16
US11398259B2 (en) 2022-07-26
TW202201410A (zh) 2022-01-01
TWI751040B (zh) 2021-12-21
US20210287746A1 (en) 2021-09-16
TWI745236B (zh) 2021-11-01
TW202135055A (zh) 2021-09-16

Similar Documents

Publication Publication Date Title
JP6285001B2 (ja) 一つの共有されたディープドープ領域を備えたメモリアレイ
US7522456B2 (en) Non-volatile memory embedded in a conventional logic process and methods for operating same
TWI269303B (en) Semiconductor device having a byte-erasable EEPROM memory
US9805806B2 (en) Non-volatile memory cell and method of operating the same
US8315100B2 (en) Memory array of floating gate-based non-volatile memory cells
CN113393885A (zh) 多次编程非挥发性存储器的存储单元阵列
TWI706412B (zh) 非揮發性記憶胞及其相關非揮發性記憶胞陣列
US7528436B2 (en) Scalable electrically eraseable and programmable memory
CN111326192B (zh) 具抹除抑制能力的多次编程存储单元及其存储单元阵列
CN114512489A (zh) 非挥发性存储器的存储单元
US20070091682A1 (en) Byte-Erasable Nonvolatile Memory Devices
CN112951833A (zh) 具隔离阱区的存储单元及其相关非挥发性存储器
TWI819457B (zh) 多次編程非揮發性記憶體的記憶胞陣列
TWI816341B (zh) 運用於多次編程非揮發性記憶體的差動記憶胞陣列結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination