TWI816341B - 運用於多次編程非揮發性記憶體的差動記憶胞陣列結構 - Google Patents

運用於多次編程非揮發性記憶體的差動記憶胞陣列結構 Download PDF

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Abstract

本發明為一種運用於多次編程非揮發性記憶體的差動記憶胞陣列結構。該陣列結構連接至源極線、字元線、位元線、反相位元線、抹除線。根據本發明的實施例，於抹除運作(ERS)時，多次編程非揮發性記憶體不會將陣列結構中選定列上所有差動記憶胞的資料抹除。多次編程非揮發性記憶體僅將陣列結構中選定列上單一個選定記憶胞的資料抹除。

Description

運用於多次編程非揮發性記憶體的差動記憶胞陣列結構
本發明是有關於一種陣列結構(memory cell array)，且特別是有關於一種運用於多次編程非揮發性記憶體的差動記憶胞陣列結構。
眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。以多次編程非揮發性記憶體(multi-time programming non-volatile memory，簡稱MTP非揮發性記憶體)為例，使用者可進行編程運作(program operation)並將資料儲存在非揮發性記憶體中。再者，使用者可進行讀取運作(read operation)並獲得非揮發性記憶體中的儲存資料。當然，使用者也可以進行抹除運作(erase operation)用以清除非揮發性記憶體中的儲存資料。
一般來說，非揮發性記憶體是由多個記憶胞組成一陣列結構，而陣列結構連接至多條信號線，例如字元線(word line)、位元線(bit line)、抹除線(erase line)。再者，提供適當的偏壓至這些信號線時，使用者可對陣列結構中的記憶胞進行編程運作、讀取運作或者抹除運作。
然而，由於習知非揮發性記憶體的陣列結構設計，對陣列結構進行抹除運作時，陣列結構內一個區域(area)中所有記憶胞的資料會同時被抹除， 例如晶片抹除(chip erase)或者區段抹除(segment erase)。舉例來說，於抹除運作時，陣列結構一個區段(segment)中的256個記憶胞的資料會同時被抹除。換句話說，習知非揮發性記憶體無法對陣列結構中單一個記憶胞進行抹除運作。
本發明係有關於一種差動記憶胞陣列結構。該差動記憶胞陣列結構包括：一第一差動記憶胞。該第一差動記憶胞包括：一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一源極線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一選擇電晶體的一體極端接收一第一井區電壓；一第一浮動閘電晶體，該第一浮動閘電晶體的一第一汲/源端連接至該第一選擇電晶體的一第二汲/源端，該第一浮動閘電晶體的一第二汲/源端耦合至一第一位元線，該第一選擇電晶體的一體極端接收該第一井區電壓；一第一電容器，該第一電容器的一第一端連接至該第一浮動閘電晶體的一浮動閘極，該第一電容器的一第二端連接至一第一抹除線；一第二選擇電晶體，該第二選擇電晶體的一第一汲/源端連接至該第一源極線，該第二選擇電晶體的一閘極端連接至該第一字元線，該第二選擇電晶體的一體極端接收該第一井區電壓；一第二浮動閘電晶體，該第二浮動閘電晶體的一第一汲/源端連接至該第二選擇電晶體的一第二汲/源端，該第二浮動閘電晶體的一第二汲/源端耦合至一第一反相位元線，該第二浮動閘電晶體的一體極端接收該第一井區電壓；以及，一第二電容器，該第二電容器的一第一端連接至該第二浮動閘電晶體的一浮動閘極，該第二電容器的一第二端連接至該第一抹除線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
102,110,120,202,204,210,220,230,240,250,260,270,280,602,610,620,702,704,710,720,730,740,750,760,770,780:閘極結構
112,114,116,122,124,126,212,214,216,222,224,226,232,234,236,242,244,246,252,254,256,262,264,266,272,274,276,282,284,286,612,614,616,622,624,626,712,714,716,722,724,726,732,734,736,742,744,746,754,756,764,766,774,776,784,786:p摻雜區
192,292,294,691,692,791,792,793,794,795,796:n摻雜區
第1A圖至第1C圖為本發明第一實施例差動記憶胞的製作流程圖；第1D圖為本發明第一實施例差動記憶胞的等效電路；第2A圖為本發明第一實施例差動記憶胞進行編程運作、讀取運作與抹除運作的偏壓表；第2B圖至第2D圖為差動記憶胞進行編程運作、讀取運作與抹除運作的偏壓示意圖；第3A圖與第3B圖為本發明MTP非揮發性記憶體的陣列結構上視圖以及陣列結構的等效電路。
第4A圖為本發明陣列結構進行編程運作、讀取運作與抹除運作的偏壓表；第4B圖至第4D圖為陣列結構進行編程運作、讀取運作與抹除運作的偏壓示意圖；第5A圖為本發明第二實施例差動記憶胞的等效電路；第5B圖為第二實施例差動記憶胞所組成之陣列結構；第6A圖至第6C圖為本發明第三實施例差動記憶胞的製作流程圖；第6D圖為本發明第三實施例差動記憶胞的等效電路；第7A圖與第7B圖為本發明MTP非揮發性記憶體的陣列結構上視圖以及陣列結構的等效電路； 第8A圖為本發明陣列結構進行各種運作的偏壓表；以及第8B圖為陣列結構進行抹除運作的偏壓示意圖。
請參照第1A圖至第1C圖，其所繪示為本發明第一實施例差動記憶胞的製作流程圖。第1D圖為本發明第一實施例差動記憶胞的等效電路。
如第1A圖所示，在半導體基板(substrate)Sub的表面下方形成N型井區(N-well)NW1，以及P型井區(P-well)PW1。
如第1B圖所示，形成多個閘極結構102、110、120。其中，閘極結構102覆蓋於N型井區NW1。另外，閘極結構110、120覆蓋於N型井區NW1，且閘極結構110、120經由半導體基板Sub上方延伸至P型井區PW1。亦即，閘極結構110、120覆蓋於N型井區NW1與P型井區PW1。其中，閘極結構102、110、120皆包括一閘極端氧化層(gate oxide layer)與一多晶矽閘極層(polysilicon gate layer)，閘極端氧化層覆蓋於半導體基板Sub的表面，且多晶矽閘極層覆蓋於閘極端氧化層上。
進行第一次摻雜製程，於N型井區NW1中形成p摻雜區112、114、116、122、124、126。其中，p摻雜區112位於閘極結構102第一側，p摻雜區114位於閘極結構102第二側以及閘極結構110第一側之間，p摻雜區116位於閘極結構110第二側。p摻雜區122位於閘極結構102第一側，p摻雜區124位於閘極結構102第二側以及閘極結構120第一側之間，p摻雜區126位於閘極結構120第二側。
接著，進行第二次摻雜製程，於P型井區PW1中形成n摻雜區192。如第1B圖所示，n摻雜區192相鄰於延伸至P型井區PW1的閘極結構110、120。
當然，上述二次摻雜製程的順序可以互換。也就是說，第一次摻雜製程可在P型井區PW1中形成n摻雜區192，第二次摻雜製程可在N型井區NW1中形成p摻雜區112、114、116、122、124、126。
如第1C圖所示，進行連線製程，形成多條金屬線(metal line)。其中，連接至p摻雜區112、122的金屬線作為源極線SL。連接至p摻雜區116的金屬線作為位元線BL1。連接至p摻雜區126的金屬線作為反相位元線BL1'。連接至閘極結構102的金屬線作為字元線WL1。連接至n摻雜區192的金屬線作為抹除線EL1。再者，金屬線連接至N型井區NW1，使得N型井區NW1可接收井區電壓VNW1。
如第1D圖所示，差動記憶胞c11包括二個子記憶胞(sub cell)c1、c1'，且二個子記憶胞c1、c1'的結構相同。
子記憶胞c1包括二個電晶體MS1、MF1與一電容器C1。其中，N型井區NW1、p摻雜區112、p摻雜區114與閘極結構102形成選擇電晶體(select transistor)MS1。N型井區NW1、p摻雜區114、p摻雜區116與閘極結構110形成浮動閘電晶體(floating gate transistor)MF1。閘極結構110與n摻雜區192形成電容器C1。因此，選擇電晶體MS1的第一汲/源端(source/drain terminal)連接至源極線SL，選擇電晶體MS1的閘極端連接至字元線WL1。浮動閘電晶體MF1的第一汲/源端連接至選擇電晶體MS1的第二汲/源端，浮動閘電晶體MF1的第二汲/源端連接至位元線BL1。電容器C1的第一端連接至浮動閘電晶體MF1的浮動閘極(floating gate)，電容器C1的第二端連接至抹除線EL1。再者，選擇電晶體MS1與浮動閘電晶體MF1的體極端(body terminal)接收井區電壓VNW1。
相同地，子記憶胞c1'包括二個電晶體MS2、MF2與一電容器C2。其中，N型井區NW1、p摻雜區122、p摻雜區124與閘極結構102形成選擇電晶體(select transistor)MS2。N型井區NW1、p摻雜區124、p摻雜區126與閘極結構120形成浮動閘電晶體(floating gate transistor)MF2。閘極結構120與n摻雜區192形成電容器C2。選擇電晶體MS2的第一汲/源端連接至源極線SL，選擇電晶體MS2的閘極端連接至字元線WL1。浮動閘電晶體MF2的第一汲/源端連接至選擇電晶體MS2的第二汲/源端，浮動閘電晶體MF2的第二汲/源端連接至反相位元線BL1'。電容器C2的第一端連接至浮動閘電晶體MF2的浮動閘極，電容器C2的第二端連接至抹除線EL1。再者，再者，選擇電晶體MS2與浮動閘電晶體MF2的體極端接收井區電壓VNW1。
請參照第2A圖，其所繪示為本發明第一實施例差動記憶胞進行編程運作、讀取運作與抹除運作的偏壓表。再者，第2B圖至第2D圖為差動記憶胞進行編程運作、讀取運作與抹除運作的偏壓示意圖。
請參考第2A圖與第2B圖，於編程運作(PGM)時，差動記憶胞c11的源極線SL接收編程電壓(program voltage)Vpp，字元線WL1接收一半的編程電壓(Vpp/2)，抹除線EL1接收一半的編程電壓(Vpp/2)，位元線BL1接收接地電壓(0V)，反相位元線BL1'為浮接(floating，簡稱FLT)。另外，井區電壓VNW1為編程電壓Vpp。其中，編程電壓Vpp約為10V。
在子記憶胞c1中，由於字元線WL1動作(activated)，選擇電晶體MS1開啟(turn on)，編程電流(program current)Ip由源極線SL經由選擇電晶體MS1、浮動閘電晶體MF1流至位元線BL1。因此，熱載子(hot carrier)，例如電子，由浮動閘電晶體MF1的第二汲/源端注入(inject)浮動閘電晶體MF1的浮動閘極。
在子記憶胞c1'中，雖然字元線WL1動作(activated)，但由於反相位元線BL1'為浮接(FLT)，所以無法產生編程電流。因此，熱載子，例如電子，無法注入浮動閘電晶體MF2的浮動閘極。
也就是說，於編程運作(PGM)時，控制浮動閘電晶體MF1儲存熱載子且浮動閘電晶體MF2未儲存熱載子時，差動記憶胞c11被編程為第一儲存狀態。
當然，於編程運作(PGM)時，也可以控制反相位元線BL1'接收接地電壓(0V)，而位元線BL1為浮接(FLT)。此時，浮動閘電晶體MF2儲存熱載子且浮動閘電晶體MF1未儲存熱載子，使得差動記憶胞c11被編程為第二儲存狀態。
由以上的說明可知，於編程運作(PGM)時，控制位元線BL1以及反相位元線BL1'所接收的電壓，可將差動記憶胞c11編程為第一儲存狀態或者為第二儲存狀態。
請參考第2A圖與第2C圖，於讀取運作(READ)時，差動記憶胞c11的源極線SL接收讀取電壓Vr，字元線WL1接收開啟電壓(turn on voltage)Von，抹除線EL1接收接地電壓(0V)，位元線BL1接收接地電壓(0V)，反相位元線BL1'接收接地電壓(0V)。另外，井區電壓VNW1為讀取電壓Vr。其中，讀取電壓Vr小於編程電壓Vpp，讀取電壓Vr約為3.3V，開啟電壓Von等於接地電壓(0V)。
如第2C圖所示，於讀取運作(READ)時，字元線WL1動作，選擇電晶體MS1、MS2開啟(turn on)。由於子記憶胞c1的浮動閘電晶體MF1儲存熱載子且子記憶胞c1'的浮動閘電晶體MF2未儲存熱載子。因此，子記憶胞c1產生較大的讀取電流(read current)Ir由源極線SL經由選擇電晶體MS1、浮動閘電晶體MF1流至位元線BL1，而子記憶胞c1'則產生較小幾乎為零的讀取電流Ir'。
也就是說，於讀取運作(READ)時，判斷位元線BL1與反相位元線BL1'上的讀取電流Ir、Ir'大小即可確認差動記憶胞c11的儲存狀態。在第2C圖中，讀取電流Ir大於讀取電流Ir'，所以確認差動記憶胞c11為第一儲存狀態。反之，當讀取電流Ir'大於讀取電流Ir時，則確認差動記憶胞c11為第二儲存狀態。
請參考第2A圖與第2D圖，於抹除運作(ERS)時，差動記憶胞c11的源極線SL接收接地電壓(0V)，字元線WL1接收接地電壓(0V)，位元線BL1接收接地電壓(0V)，反相位元線BL1'接收接地電壓(0V)，抹除線EL1接收抹除電壓(erase voltage)Vee。另外，井區電壓VNW1為接地電壓(0V)。其中，抹除電壓Vee大於編程電壓Vpp，且抹除電壓Vee約為15V。
如第2D圖所示，於抹除運作(ERS)時，字元線WL1動作。由於抹除線EL1與浮動閘電晶體MF1、MF2的體極端(亦即，井區電壓VNW1)之間的電壓差(voltage difference)等於抹除電壓(Vee-0V)，造成浮動閘電晶體MF1發生FN電子穿隧退出效應(Fowler-Nordheim(FN)electron tunneling ejection)，使得熱載子由浮動閘電晶體MF1的浮動閘極退出至浮動閘電晶體MF1的體極端，並完成抹除運作(ERS)。
當然，於抹除運作(ERS)時，如果熱載子儲存於浮動閘電晶體MF2，則浮動閘電晶體MF2發生FN電子穿隧退出效應(Fowler-Nordheim(FN)electron tunneling ejection)，使得熱載子由浮動閘電晶體MF2的浮動閘極退出至浮動閘電晶體MF2的體極端，並完成抹除運作(ERS)。也就是說，於抹除運作(ERS)之後，差動記憶胞c11內的浮動閘電晶體MF1、MF2皆未儲存熱載子。
再者，結合多個第一實施例差動記憶胞可組成MTP非揮發性記憶體。也就是說，本發明的MTP非揮發性記憶體，其包括複數個差動記憶胞，並 組成差動記憶胞陣列結構。根據本發明的實施例，在MTP非揮發性記憶體中，可針對陣列結構中任一個記憶胞來單獨進行抹除運作。
請參照第3A圖與第3B圖，其所繪示為本發明MTP非揮發性記憶體的陣列結構上視圖以及陣列結構的等效電路。其中，MTP非揮發性記憶體包括4個差動記憶胞c11~c22，組成2x2的陣列結構。當然，本發明的MTP非揮發性記憶體並不限定於2x2的陣列結構，也可以組成mxn的陣列結構，其中m、n為正整數。
如第3A圖所示，在半導體基板(substrate)Sub的表面下方形成二個N型井區(N-well)NW1、NW2，以及二個P型井區(P-well)PW1、PW2。其中，分離的二個N型井區(N-well)NW1、NW2形成在半導體基板Sub的上方區域與下方區域形成，而分離的二個P型井區(P-well)PW1、PW2則形成在半導體基板Sub的中間區域。再者，半導體基板Sub可為P型半導體基板。
接著，形成多個閘極結構202、204、210、220、230、240、250、260、270、280。閘極結構202覆蓋於N型井區NW1，閘極結構204覆蓋於N型井區NW2。閘極結構210、220覆蓋於N型井區NW1與P型井區PW1。閘極結構230、240覆蓋於N型井區NW1與P型井區PW2。閘極結構250、260覆蓋於N型井區NW2與P型井區PW1。閘極結構270、280覆蓋於N型井區NW2與P型井區PW2。
接著，進行第一次摻雜製程，於N型井區NW1、NW2中形成p摻雜區212、214、216、222、224、226、232、234、236、242、244、246、252、254、256、262、264、266、272、274、276、282、284、286。以p摻雜區212、214、216為例來說明，p摻雜區212位於閘極結構202第一側，p摻雜區214位於閘 極結構202第二側以及閘極結構210第一側之間，p摻雜區216位於閘極結構210第二側。
再者，進行第二次摻雜製程，於P型井區PW1、PW2中形成n摻雜區292、294。n摻雜區292相鄰於延伸至P型井區PW1的閘極結構210、220、250、260。n摻雜區294相鄰於延伸至P型井區PW2的閘極結構230、240、270、280。
再者，進行連線製程，形成多個金屬線(metal line)SL、WL1、WL2、BL1、BL1'、BL2、BL2'、EL1、EL2。其中，源極線SL連接至p摻雜區212、222、232、242、252、262、272、282。位元線BL1連接至p摻雜區216、256。反相位元線BL1'連接至p摻雜區226、266。位元線BL2連接至p摻雜區236、276。反相位元線BL2'連接至p摻雜區246、286。字元線WL1連接至閘極結構202。字元線WL2連接至閘極結構204。抹除線EL1連接至n摻雜區292。抹除線EL2連接至n摻雜區294。井區電壓VNW1提供至N型井區NW1。井區電壓VNW2提供至N型井區NW2。
如第3B圖所示，4個差動記憶胞c11~c22組成2x2的陣列結構。其中，每個差動記憶胞c11~c22的等效電路皆相同於第1D圖，此處不再贅述差動記憶胞c11~c22內部的連接關係。再者，差動記憶胞c11包括二個子記憶胞c1、c1'，差動記憶胞c12包括二個子記憶胞c2、c2'，差動記憶胞c21包括二個子記憶胞c3、c3'，差動記憶胞c22包括二個子記憶胞c4、c4'。
根據本發明的實施例，在第3B圖的陣列結構中，同一列差動記憶胞的電晶體皆設計在相同的井區。舉例來說，在第一列的二個差動記憶胞c11、c12中，選擇電晶體MS1、MS2、MS3、MS4以及浮動閘電晶體MF1、MF2、MF3、MF4皆設計在N型井區NW1。也就是說，第一列的二個差動記憶胞c11、c12中， 所有電晶體的體極端(body terminal)皆接收井區電壓VNW1。同理，在第二列的二個差動記憶胞c21、c22中，選擇電晶體MS5、MS6、MS7、MS8以及浮動閘電晶體MF5、MF6、MF7、MF8皆設計在N型井區NW2。也就是說，第二列的二個差動記憶胞c21、c22中，所有電晶體的體極端皆接收井區電壓VNW2。
再者，源極線SL連接至所有差動記憶胞c11~c22。亦即，源極線SL連接至選擇電晶體MS1、MS2、MS3、MS4、MS5、MS6、MS7、MS8的第一汲/源端。
字元線WL1連接至相同列(row)的二個差動記憶胞c11、c12。亦即，字元線WL1連接至選擇電晶體MS1、MS2、MS3、MS4的閘極端。字元線WL2連接至相同列的二個差動記憶胞c21、c22。亦即，字元線WL2連接至選擇電晶體MS5、MS6、MS7、MS8的閘極端。
位元線BL1與反相位元線BL1'連接至相同行(column)的二個差動記憶胞c11、c21。亦即，位元線BL1連接至浮動閘電晶體MF1、MF5的第二汲/源端。反相位元線BL1'連接至浮動閘電晶體MF2、MF6的第二汲/源端。位元線BL2與反相位元線BL2'連接至相同行的二個差動記憶胞c12、c22。亦即，位元線BL2連接至浮動閘電晶體MF3、MF7的第二汲/源端。反相位元線BL2'連接至浮動閘電晶體MF4、MF8的第二汲/源端。
根據本發明的實施例，在第3B圖的陣列結構中，同一列的多個差動記憶胞分別連接至相異的抹除線。也就是說，相同列的n個差動記憶胞會連接至相異的n條抹除線。在第3B圖中，第一列的二個差動記憶胞c11、c12分別連接至抹除線EL1、EL2。亦即，抹除線EL1連接至電容器C1、C2的第二端，抹除線EL2連接至電容器C3、C4的第二端。同理，第二列的二個差動記憶胞c21、c22 分別連接至抹除線EL1、EL2。亦即，抹除線EL1連接至電容器C5、C6的第二端，抹除線EL2連接至電容器C7、C8的第二端。
請參照第4A圖，其所繪示為本發明陣列結構進行編程運作、讀取運作與抹除運作的偏壓表。再者，第4B圖至第4D圖為陣列結構進行編程運作、讀取運作與抹除運作的偏壓示意圖。根據本發明的實施例，在MTP非揮發性記憶體中，可對差動記憶胞中的單一個差動記憶胞進行編程運作、抹除運作、讀取運作。以下說明係以差動記憶胞c11為選定記憶胞(selected memory cell)，並對選定記憶胞來進行編程運作、抹除運作、讀取運作。
請參考第4A圖與第4B圖，於編程運作(PGM)時，源極線SL接收編程電壓Vpp，字元線WL1接收一半的編程電壓(Vpp/2)、字元線WL2接收編程電壓(Vpp)、位元線BL1接收接地電壓(0V)，反相位元線BL1'為浮接(FLT)、位元線BL2為浮接(FLT)，反相位元線BL2'為浮接(FLT)、抹除線EL1接收一半的編程電壓(Vpp/2)、抹除線EL2接收接地電壓(0V)、井區電壓VNW1為編程電壓Vpp、井區電壓VNW2為編程電壓Vpp。
在陣列結構中，由於字元線WL1接收一半的編程電壓(Vpp/2)，所以字元線WL1動作(activated)，且連接至字元線WL1的第一列為選定列(selected row)。再者，字元線WL2接收編程電壓(Vpp)，所以字元線WL2未動作(inactivated)，且連接至字元線WL2的第二列為非選定列(unselected row)。
由於第二列為非選定列，所以差動記憶胞c21、c22中的選擇電晶體MS5、MS6、MS7、MS8關閉(turn off)，差動記憶胞c21、c22皆無法產生編程電流。也就是說，非選定列的差動記憶胞c21、c22被編程抑制(program inhibition)。
另外，由於第一列為選定列，且位元線BL1接收接地電壓(0V)，反相位元線BL1'為浮接(FLT)、位元線BL2為浮接(FLT)，反相位元線BL2'為浮接(FLT)。所以第一列中的差動記憶胞c11為選定記憶胞(selected memory cell)，差動記憶胞c12為非選定記憶胞(unselected memory cell)。因此，選定記憶胞(亦即差動記憶胞c11)被編程為第一儲存狀態；非選定記憶胞c12被編程抑制(program inhibition)。
當然，在上述的編程運作(PGM)時，如果位元線BL1為浮接(FLT)，反相位元線BL1'接收接地電壓(0V)，則差動記憶胞c11為選定記憶胞，且選定記憶胞會被編程為第二儲存狀態。
請參考第4A圖與第4C圖，於讀取運作(READ)時，源極線SL接收讀取電壓Vr，字元線WL1接收開啟電壓(Von)、字元線WL2接收關閉電壓(Voff)、位元線BL1接收接地電壓(0V)，反相位元線BL1'接收接地電壓(0V)、位元線BL2為浮接(FLT)，反相位元線BL2'為浮接(FLT)、抹除線EL1接收接地電壓(0V)、抹除線EL2接收接地電壓(0V)、井區電壓VNW1為讀取電壓Vr、井區電壓VNW2為讀取電壓Vr。舉例來說，開啟電壓Von等於接地電壓(0V)，關閉電壓Voff等於讀取電壓(Vr)。
在陣列結構中，由於字元線WL1接收開啟電壓(Von)，所以字元線WL1動作(activated)，且連接至字元線WL1的第一列為選定列(selected row)。再者，字元線WL2接收關閉電壓(Voff)，所以字元線WL2未動作(inactivated)，且連接至字元線WL2的第二列為非選定列。
由於第二列為非選定列，所以差動記憶胞c21、c22中的選擇電晶體MS5、MS6、MS7、MS8關閉(turn off)，差動記憶胞c21、c22皆無法產生讀取電流。也就是說，非選定列的差動記憶胞c21、c22被讀取抑制(read inhibition)。
另外，由於第一列為選定列，且位元線BL1接收接地電壓(0V)，反相位元線BL1'接收接地電壓(0V)、位元線BL2為浮接(FLT)，反相位元線BL2'為浮接(FLT)。所以，第一列中的差動記憶胞c11為選定記憶胞，差動記憶胞c12為非選定記憶胞，且非選定記憶胞被讀取抑制(read inhibition)。也就是說，於讀取運作(READ)時，選定記憶胞的位元線BL1以及反相位元線BL1'會產生讀取電流，而根據二讀取電流大小可以判斷選定記憶胞(差動記憶胞c11)的儲存狀態。
請參考第4A圖與第4D圖，於抹除運作(ERS)時，源極線SL接收接地電壓(0V)，字元線WL1接收接地電壓(0V)、字元線WL2接收編程電壓(Vpp)、位元線BL1接收接地電壓(0V)，反相位元線BL1'接收接地電壓(0V)、位元線BL2為浮接(FLT)，反相位元線BL2'為浮接(FLT)、抹除線EL1接收抹除電壓(Vee)、抹除線EL2接收接地電壓(0V)、井區電壓VNW1為接地電壓(0V)、井區電壓VNW2為編程電壓Vpp。
在陣列結構中，由於字元線WL1接收接地電壓(0V)，所以字元線WL1動作(activated)，且連接至字元線WL1的第一列為選定列。再者，字元線WL2接收編程電壓(Vpp)，所以字元線WL2未動作(inactivated)，且連接至字元線WL2的第二列為非選定列。
在非選定列的差動記憶胞c21中，抹除線EL1與浮動閘電晶體MF5、MF6的體極端(亦即，井區電壓VNW2)之間的電壓差(voltage difference)等於(Vee-Vpp)，所以無法發生FN電子穿隧退出效應。另外，在非選定列的差動記憶 胞c22中，抹除線EL2與浮動閘電晶體MF7、MF8的體極端(亦即，井區電壓VNW2)之間的電壓差等於(0-Vpp)，無法發生FN電子穿隧退出效應。也就是說，非選定列的差動記憶胞c21、c22被抹除抑制(erase inhibition)。
在選定列的差動記憶胞c12中，抹除線EL2與浮動閘電晶體MF3、MF4的體極端(亦即，井區電壓VNW1)之間的電壓差(voltage difference)等於0V，所以無法發生FN電子穿隧退出效應。也就是說，選定列的差動記憶胞c12被抹除抑制(erase inhibition)。
另外，在選定列的差動記憶胞c11中，抹除線EL1與浮動閘電晶體MF1、MF2的體極端(亦即，井區電壓VNW1)之間的電壓差(voltage difference)等於Vee(Vee-0V)，所以差動記憶胞c11為選定記憶胞，且選定記憶胞發生FN電子穿隧退出效應，使得選定記憶胞中的儲存資料被抹除。
根據本發明的實施例，於抹除運作(ERS)時，MTP非揮發性記憶體不會將選定列上所有差動記憶胞中的資料抹除。MTP非揮發性記憶體僅將選定列中單一個選定記憶胞中的資料抹除。
由於半導體製程的變異，在抹除運作(ERS)時，某些非選定記憶胞可能會發生軟抹除(soft erase)的情況。舉例來說，第4D圖中，與選定記憶胞(差動記憶胞c11)相同行(column)的差動記憶胞c21是被抹除抑制(erase inhibition)。然而，在差動記憶胞c21中，抹除線EL1與浮動閘電晶體MF5、MF6第二汲/源端之間的電壓差(voltage difference)為Vee(Vee-0V)。當浮動閘電晶體MF5、MF6的特性較差時，浮動閘電晶體MF5、MF6中的熱載子可能退出(eject)至位元線BL1與反相位元線BL1'，使得差動記憶胞c21中的儲存資料逐漸流失。
為了解決上述問題，可修改第一實施例的差動記憶胞。請參照第5A圖，其所繪示為本發明第二實施例差動記憶胞的等效電路。第5B圖為第二實施例差動記憶胞所組成之陣列結構。
如第5A圖所示，差動記憶胞c11包括二個子記憶胞c1、c1'，且二個子記憶胞c1、c1'的結構相同。相較於第一實施例差動記憶胞，第二實施例差動記憶胞c11中增加了二個耦合元件(coupling device)512、514。以下僅介紹耦合元件512、514的連接關係以及運作原理。
耦合元件512的第一端連接至浮動閘電晶體MF1的第二汲/源端，耦合元件512的第二端連接至位元線BL1，耦合元件512的第三端連接至接地端。耦合元件514的第一端連接至浮動閘電晶體MF2的第二汲/源端，耦合元件514的第二端連接至反相位元線BL1'，耦合元件514的第三端連接至接地端。
根據本發明的第二實施例，在進行編程運作(PGM)以及讀取運作(READ)時，耦合元件512的第一端與第二端連接，耦合元件514的第一端與第二端連接。也就是說，耦合元件512將浮動閘電晶體MF1的第二汲/源端耦合至(couple to)位元線BL1，耦合元件514將浮動閘電晶體MF2的第二汲/源端耦合至反相位元線BL1'。因此，在進行編程運作(PGM)以及讀取運作(READ)時，第一實施例差動記憶胞與第二實施例差動記憶胞的偏壓以及運作原理完全相同。
另外，在進行抹除運作(ERS)時，根據字元線WL1是否動作(activated)來切換差動記憶胞c11的耦合元件512、514。舉例來說，於抹除運作(ERS)且字元線WL1未動作時，耦合元件512的第一端與第二端連接，耦合元件514的第一端與第二端連接。也就是說，耦合元件512將浮動閘電晶體MF1的第二 汲/源端耦合至(couple to)位元線BL1，耦合元件514將浮動閘電晶體MF2的第二汲/源端耦合至反相位元線BL1'。
另外，於抹除運作(ERS)且字元線WL1動作時，耦合元件512的第一端與第三端連接，耦合元件514的第一端與第三端連接。也就是說，耦合元件512將浮動閘電晶體MF1的第二汲/源端耦合至(couple to)接地端，耦合元件514將浮動閘電晶體MF2的第二汲/源端耦合至接地端。
請參照第5B圖，其所繪示為第二實施例差動記憶胞所組成的陣列結構以及抹除運作的偏壓示意圖。其中，2個差動記憶胞c11~c21組成2×1的陣列結構。當然，類似於第3B圖的連接關係，也可以將第5B圖的陣列結構擴大成為2×2或者m×n的陣列結構。再者，每個差動記憶胞c11~c21的等效電路皆相同於第5A圖，此處不再贅述差動記憶胞c11~c21內部的連接關係。
差動記憶胞c11包括二個子記憶胞c1、c1'，差動記憶胞c21包括二個子記憶胞c2、c2'。其中，源極線SL連接至選擇電晶體MS1、MS2、MS3、MS4的第一汲/源端。字元線WL1連接至選擇電晶體MS1、MS2的閘極端。字元線WL2連接至選擇電晶體MS3、MS4的閘極端。位元線BL1連接至耦合元件512、516的第二端。反相位元線BL2'連接至耦合元件514、518的第二端。抹除線EL1連接至電容器C1、C2、C3、C4的第二端。
於編程運作(PGM)與讀取運作(READ)時，第5B圖的陣列結構的偏壓與運作原理類似於第4B圖與第4C圖，此處不再贅述。
請參考第5B圖，於抹除運作(ERS)時，源極線SL接收接地電壓(0V)，字元線WL1接收接地電壓(0V)，字元線WL2接收編程電壓(Vpp)，抹除線 EL1接收抹除電壓(Vee)、井區電壓VNW1為接地電壓(0V)，位元線BL1與反相位元線BL1'同時接收編程電壓(Vpp)或者同時浮接(FLT)。
在陣列結構中，由於字元線WL1接收接地電壓(0V)，所以字元線WL1動作(activated)，且連接至字元線WL1的第一列為選定列(selected row)，耦合元件512第一端與第三端連接，耦合元件514第一端與第三端連接。再者，字元線WL2接收編程電壓(Vpp)，所以字元線WL2未動作(inactivated)，且連接至字元線WL2的第二列為非選定列，耦合元件516第一端與第二端連接，耦合元件518第一端與第二端連接。
在選定列的差動記憶胞c11中，抹除線EL1與浮動閘電晶體MF1、MF2的體極端(亦即，井區電壓VNW1)之間的電壓差(voltage difference)等於Vee(Vee-0V)，所以差動記憶胞c11為選定記憶胞，且選定記憶胞發生FN電子穿隧退出效應，使得選定記憶胞中的儲存資料被抹除。
在非選定列的差動記憶胞c21中，抹除線EL1與浮動閘電晶體MF3、MF4的體極端(亦即，井區電壓VNW2)之間的電壓差(voltage difference)等於(Vee-Vpp)，所以無法發生FN電子穿隧退出效應。也就是說，非選定列的差動記憶胞c21被抹除抑制(erase inhibition)。
另外，在非選定記憶胞(差動記憶胞c21)中，抹除線EL1與浮動閘電晶體MF3、MF4的第二汲/源端之間的電壓差(voltage difference)等於(Vee-Vpp)或者無電壓差，所以差動記憶胞c21不會發生軟抹除(soft erase)。也就是說，在抹除運作(ERS)時，可確保浮動閘電晶體MF3、MF4中的熱載子不會退出(eject)至位元線BL1與反相位元線BL1'。
請參照第6A圖至第6C圖，其所繪示為本發明第三實施例差動記憶胞的製作流程圖。第6D圖為本發明第三實施例差動記憶胞的等效電路。
如第6A圖所示，在半導體基板(substrate)Sub的表面下方形成N型井區(N-well)NW1，以及P型井區(P-well)PW1、PW2。
如第6B圖所示，形成多個閘極結構602、610、620。其中，閘極結構602覆蓋於基板Sub以及N型井區NW1。另外，閘極結構610、620覆蓋於N型井區NW1，閘極結構610經由半導體基板Sub上方延伸至P型井區PW1，閘極結構620經由半導體基板Sub上方延伸至P型井區PW2。亦即，閘極結構610覆蓋於N型井區NW1與P型井區PW1，閘極結構620覆蓋於N型井區NW1與P型井區PW2。其中，閘極結構602、610、620皆包括一閘極端氧化層(gate oxide layer)與一多晶矽閘極層(polysilicon gate layer)，閘極端氧化層覆蓋於半導體基板Sub的表面，且多晶矽閘極層覆蓋於閘極端氧化層上。
接著，進行第一次摻雜製程，於N型井區NW1中形成p摻雜區612、614、616、622、624、626。其中，p摻雜區612位於閘極結構602第一側，p摻雜區614位於閘極結構602第二側以及閘極結構610第一側之間，p摻雜區616位於閘極結構610第二側。p摻雜區622位於閘極結構602第一側，p摻雜區624位於閘極結構602第二側以及閘極結構620第一側之間，p摻雜區626位於閘極結構620第二側。
接著，進行第二次摻雜製程，於P型井區PW1、PW2中形成n摻雜區691、692。其中，n摻雜區691相鄰於延伸至P型井區PW1的閘極結構610，n摻雜區692相鄰於延伸至P型井區PW2的閘極結構620。
當然，上述二次摻雜製程的順序可以互換。也就是說，第一次摻雜製程可在P型井區PW1、PW2中形成n摻雜區691、692，第二次摻雜製程可在N型井區NW1中形成p摻雜區612、614、616、622、624、626。
如第6C圖所示，進行連線製程，形成多個金屬線。其中，連接至p摻雜區612、622的金屬線作為源極線SL1。連接至p摻雜區616的金屬線作為位元線BL1。連接至p摻雜區626的金屬線作為反相位元線BL1'。連接至閘極結構602的金屬線作為字元線WL1。連接至n摻雜區691的金屬線作為抹除線EL1。連接至n摻雜區692的金屬線作為抹除線EL1。再者，金屬線連接至N型井區NW1，使得N型井區NW1可接收井區電壓VNW1。
如第6D圖所示，差動記憶胞c11包括二個子記憶胞(sub cell)c1、c1'，且二個子記憶胞c1、c1'的結構相同。
子記憶胞c1包括二個電晶體MS1、MF1與一電容器C1。其中，N型井區NW1、p摻雜區612、p摻雜區614與閘極結構602形成選擇電晶體(select transistor)MS1。N型井區NW1、p摻雜區614、p摻雜區616與閘極結構610形成浮動閘電晶體(floating gate transistor)MF1。閘極結構610與n摻雜區691形成電容器C1。因此，選擇電晶體MS1的第一汲/源端(source/drain terminal)連接至源極線SL1，選擇電晶體MS1的閘極端連接至字元線WL1。浮動閘電晶體MF1的第一汲/源端連接至選擇電晶體MS1的第二汲/源端，浮動閘電晶體MF1的第二汲/源端連接至位元線BL1。電容器C1的第一端連接至浮動閘電晶體MF1的浮動閘極(floating gate)，電容器C1的第二端連接至抹除線EL1。再者，選擇電晶體MS1與浮動閘電晶體MF1的體極端(body terminal)接收井區電壓VNW1。
相同地，子記憶胞c1'包括二個電晶體MS2、MF2與一電容器C2。其中，N型井區NW1、p摻雜區622、p摻雜區624與閘極結構602形成選擇電晶體(select transistor)MS2。N型井區NW1、p摻雜區624、p摻雜區626與閘極結構620形成浮動閘電晶體(floating gate transistor)MF2。閘極結構620與n摻雜區692形成電容器C2。選擇電晶體MS2的第一汲/源端連接至源極線SL1，選擇電晶體MS2的閘極端連接至字元線WL1。浮動閘電晶體MF2的第一汲/源端連接至選擇電晶體MS2的第二汲/源端，浮動閘電晶體MF2的第二汲/源端連接至反相位元線BL1'。電容器C2的第一端連接至浮動閘電晶體MF2的浮動閘極，電容器C2的第二端連接至抹除線EL1。再者，再者，選擇電晶體MS2與浮動閘電晶體MF2的體極端接收井區電壓VNW1。
基本上，第6D圖的差動記憶胞c11與第1D圖的差動記憶胞c11有相同的內部連接關係。因此，對第三實施例差動記憶胞c11進行編程運作(PGM)、讀取運作(READ)、抹除運作(RES)的偏壓相同於第一實施例，此處不再贅述。
雖然第一實施例差動記憶胞與第三實施例差動記憶胞有相同的內部連接關係，但是第一實施例差動記憶胞所組成的陣列結與第三實施例差動記憶胞所組成的陣列結構則會有不同的連接關係。
請參照第7A圖與第7B圖，其所繪示為本發明MTP非揮發性記憶體的陣列結構上視圖以及陣列結構的等效電路。其中，MTP非揮發性記憶體包括4個差動記憶胞c11~c22，組成2x2的陣列結構。當然，本發明的MTP非揮發性記憶體並不限定於2x2的陣列結構，也可以組成mxn的陣列結構，其中m、n為正整數。
如第7A圖所示，在半導體基板(substrate)Sub的表面下方形成二個N型井區(N-well)NW1、NW2，以及六個P型井區(P-well)PW1~PW6。其中，二個N型井區(N-well)NW1、NW2互相分離。再者，半導體基板Sub可為P型半導體基板。
接著，形成多個閘極結構702、704、710、720、730、740、750、760、770、780。閘極結構702、704覆蓋於半導體基板Sub表面以及二個N型井區NW1、NW2。閘極結構710覆蓋於N型井區NW1與P型井區PW1。閘極結構720覆蓋於N型井區NW1與P型井區PW2。閘極結構730覆蓋於N型井區NW2與P型井區PW2。閘極結構740覆蓋於N型井區NW2與P型井區PW3。閘極結構750覆蓋於N型井區NW1與P型井區PW4。閘極結構760覆蓋於N型井區NW1與P型井區PW5。閘極結構770覆蓋於N型井區NW2與P型井區PW5。閘極結構780覆蓋於N型井區NW2與P型井區PW6。
接著，進行第一次摻雜製程，於N型井區NW1中形成p摻雜區712、714、716、722、724、726、754、756、764、766；並且，於N型井區NW2中形成p摻雜區732、734、736、742、744、746、774、776、784、786。以p摻雜區712、714、716為例來說明，p摻雜區712位於閘極結構702第一側以及閘極結構704第一側之間，p摻雜區714位於閘極結構702第二側以及閘極結構710第一側之間，p摻雜區716位於閘極結構710第二側。
再者，進行第二次摻雜製程，於P型井區PW1~PW6中形成n摻雜區791~796。n摻雜區791相鄰於延伸至P型井區PW1的閘極結構710。n摻雜區792相鄰於延伸至P型井區PW2的閘極結構720、730。n摻雜區793相鄰於延伸至P型井區PW3的閘極結構740。n摻雜區794相鄰於延伸至P型井區PW4的閘極結構 750。n摻雜區795相鄰於延伸至P型井區PW5的閘極結構760、770。n摻雜區796相鄰於延伸至P型井區PW6的閘極結構780。
再者，進行連線製程，形成多個金屬線(metal contact line)SL1、SL2、WL1、WL2、BL1、BL1'、BL2、BL2'、EL1、EL2。其中，源極線SL1連接至p摻雜區712、722，源極線SL2連接至p摻雜區732、742。位元線BL1連接至p摻雜區716、756。反相位元線BL1'連接至p摻雜區726、766。位元線BL2連接至p摻雜區736、776。反相位元線BL2'連接至p摻雜區746、786。字元線WL1連接至閘極結構702。字元線WL2連接至閘極結構704。抹除線EL1連接至n摻雜區791~793。抹除線EL2連接至n摻雜區294~796。井區電壓VNW1提供至N型井區NW1。井區電壓VNW2提供至N型井區NW2。
如第7B圖所示，4個差動記憶胞c11~c22組成2x2的陣列結構。其中，每個差動記憶胞c11~c12的等效電路皆相同於第6D圖，此處不再贅述內部的連接關係。再者，差動記憶胞c11包括二個子記憶胞c1、c1'，差動記憶胞c12包括二個子記憶胞c2、c2'，差動記憶胞c21包括二個子記憶胞c3、c3'，差動記憶胞c22包括二個子記憶胞c4、c4'。
根據本發明的實施例，在陣列結構中，同一列差動記憶胞的電晶體設計在不相同的井區。在第一列的二個差動記憶胞c11、c12中，差動記憶胞c11的選擇電晶體MS1、MS2以及浮動閘電晶體MF1、MF2設計在N型井區NW1。差動記憶胞c12的選擇電晶體MS3、MS4以及浮動閘電晶體MF3、MF4設計在N型井區NW2。也就是說，在第一列的差動記憶胞c11中，選擇電晶體MS1、MS2以及浮動閘電晶體MF1、MF2的體極端(body terminal)接收井區電壓VNW1。在第一列的差動 記憶胞c12中，選擇電晶體MS3、MS4以及浮動閘電晶體MF3、MF4的體極端(body terminal)接收井區電壓VNW2。
同理，在第二列的二個差動記憶胞c21、c22中，差動記憶胞c21的選擇電晶體MS5、MS6以及浮動閘電晶體MF5、MF6設計在N型井區NW1。差動記憶胞c22的選擇電晶體MS7、MS8以及浮動閘電晶體MF7、MF8設計在N型井區NW2。也就是說，在第二列的差動記憶胞c21中，選擇電晶體MS5、MS6以及浮動閘電晶體MF5、MF6的體極端(body terminal)接收井區電壓VNW1。在第二列的差動記憶胞c22中，選擇電晶體MS7、MS8以及浮動閘電晶體MF7、MF8的體極端(body terminal)接收井區電壓VNW2。
再者，源極線SL1連接至差動記憶胞c11、c21，源極線SL2連接至差動記憶胞c12、c22。亦即，源極線SL1連接至選擇電晶體MS1、MS2、MS5、MS6的第一汲/源端，源極線SL2連接至選擇電晶體MS3、MS4、MS7、MS8的第一汲/源端。
字元線WL1連接至相同列(row)的二個差動記憶胞c11、c12。亦即，字元線WL1連接至選擇電晶體MS1、MS2、MS3、MS4的閘極端。字元線WL2連接至相同列的二個差動記憶胞c21、c22。亦即，字元線WL2連接至選擇電晶體MS5、MS6、MS7、MS8的閘極端。
位元線BL1與反相位元線BL1'連接至相同行(column)的二個差動記憶胞c11、c21。亦即，位元線BL1連接至浮動閘電晶體MF1、MF5的第二汲/源端。反相位元線BL1'連接至浮動閘電晶體MF2、MF6的第二汲/源端。位元線BL2與反相位元線BL2'連接至相同行的二個差動記憶胞c12、c22。亦即，位元線BL2 連接至浮動閘電晶體MF3、MF7的第二汲/源端。反相位元線BL2'連接至浮動閘電晶體MF4、MF8的第二汲/源端。
抹除線EL1連接至相同列的二個差動記憶胞c11、c12。亦即，抹除線EL1連接電容器C1、C2、C3、C4的第二端。抹除線EL2連接至相同列的二個差動記憶胞c21、c22。亦即，抹除線EL2連接電容器C5、C6、C7、C8的第二端。
請參照第8A圖，其所繪示為本發明陣列結構進行各種運作的偏壓表。基本上，於編程運作(PGM)與讀取運作(READ)時，第8B圖的陣列結構的偏壓與運作原理類似於第4B圖與第4C圖，此處不再贅述。
請參照第8B圖，其所繪示為陣列結構進行抹除運作的偏壓示意圖。於抹除運作(ERS)時，源極線SL1接收接地電壓(0V)，源極線SL2接收編程電壓Vpp，字元線WL1接收接地電壓(0V)或編程電壓Vpp、字元線WL2接收編程電壓(Vpp)、位元線BL1接收接地電壓(0V)，反相位元線BL1'接收接地電壓(0V)、位元線BL2接收編程電壓Vpp，反相位元線BL2'接收編程電壓Vpp、抹除線EL1接收抹除電壓(Vee)、抹除線EL2接收接地電壓(0V)、井區電壓VNW1為接地電壓(0V)、井區電壓VNW2為編程電壓Vpp。
在陣列結構中，由於抹除線EL1接收抹除電壓Vee，所以連接至抹除線EL1的第一列為選定列(selected row)。再者，抹除線EL2接收接地電壓(0V)，所以連接至抹除線EL2的第二列為非選定列。
在非選定列的差動記憶胞c21中，抹除線EL2與浮動閘電晶體MF5、MF6的體極端(亦即，井區電壓VNW1)之間的電壓差(voltage difference)等於0V，所以無法發生FN電子穿隧退出效應。另外，在非選定列的差動記憶胞c22中，抹除線EL2與浮動閘電晶體MF7、MF8的體極端(亦即，井區電壓VNW2)之間的 電壓差等於(0-Vpp)，無法發生FN電子穿隧退出效應。也就是說，非選定列的差動記憶胞c21、c22被抹除抑制(erase inhibition)。
在選定列的差動記憶胞c12中，抹除線EL1與浮動閘電晶體MF3、MF4的體極端(亦即，井區電壓VNW2)之間的電壓差(voltage difference)等於(Vee-Vpp)，所以無法發生FN電子穿隧退出效應。
另外，在選定列的差動記憶胞c11中，抹除線EL1與浮動閘電晶體MF1、MF2的體極端(亦即，井區電壓VNW1)之間的電壓差(voltage difference)等於Vee(Vee-0V)，所以差動記憶胞c11為選定記憶胞，且選定記憶胞發生FN電子穿隧退出效應，使得選定記憶胞中的儲存資料被抹除。
根據本發明的實施例，於抹除運作(ERS)時，MTP非揮發性記憶體不會將選定列上所有差動記憶胞中的資料抹除。MTP非揮發性記憶體僅將選定列中單一個選定記憶胞中的資料抹除。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102,110,120:閘極結構
112,114,116,122,124,126:p摻雜區
192:n摻雜區

Claims (15)

  1. 一種差動記憶胞陣列結構，包括：一第一差動記憶胞，且該第一差動記憶胞包括：一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一源極線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一選擇電晶體的一體極端接收一第一井區電壓；一第一浮動閘電晶體，該第一浮動閘電晶體的一第一汲/源端連接至該第一選擇電晶體的一第二汲/源端，該第一浮動閘電晶體的一第二汲/源端耦合至一第一位元線，該第一浮動閘電晶體的一體極端接收該第一井區電壓；一第一電容器，該第一電容器的一第一端連接至該第一浮動閘電晶體的一浮動閘極，該第一電容器的一第二端連接至一第一抹除線；一第二選擇電晶體，該第二選擇電晶體的一第一汲/源端連接至該第一源極線，該第二選擇電晶體的一閘極端連接至該第一字元線，該第二選擇電晶體的一體極端接收該第一井區電壓；一第二浮動閘電晶體，該第二浮動閘電晶體的一第一汲/源端連接至該第二選擇電晶體的一第二汲/源端，該第二浮動閘電晶體的一第二汲/源端耦合至一第一反相位元線，該第二浮動閘電晶體的一體極端接收該第一井區電壓；以及一第二電容器，該第二電容器的一第一端連接至該第二浮動閘電晶體的一浮動閘極，該第二電容器的一第二端連接至該第一抹除線；其中，該陣列結構更包括一第二差動記憶胞，且該第二差動記憶胞包括： 一第三選擇電晶體，該第三選擇電晶體的一第一汲/源端連接至該第一源極線，該第三選擇電晶體的一閘極端連接至該第一字元線，該第三選擇電晶體的一體極端接收該第一井區電壓；一第三浮動閘電晶體，該第三浮動閘電晶體的一第一汲/源端連接至該第三選擇電晶體的一第二汲/源端，該第三浮動閘電晶體的一第二汲/源端耦合至一第二位元線，該第三浮動閘電晶體的一體極端接收該第一井區電壓；一第三電容器，該第三電容器的一第一端連接至該第三浮動閘電晶體的一浮動閘極，該第三電容器的一第二端連接至一第二抹除線；一第四選擇電晶體，該第四選擇電晶體的一第一汲/源端連接至該第一源極線，該第四選擇電晶體的一閘極端連接至該第一字元線，該第四選擇電晶體的一體極端接收該第一井區電壓；一第四浮動閘電晶體，該第四浮動閘電晶體的一第一汲/源端連接至該第四選擇電晶體的一第二汲/源端，該第四浮動閘電晶體的一第二汲/源端耦合至一第二反相位元線，該第四浮動閘電晶體的一體極端接收該第一井區電壓；以及一第四電容器，該第四電容器的一第一端連接至該第四浮動閘電晶體的一浮動閘極，該第四電容器的一第二端連接至該第二抹除線；其中，該陣列結構更包括一第三差動記憶胞，且該第三差動記憶胞包括：一第五選擇電晶體，該第五選擇電晶體的一第一汲/源端連接至該第一源極線，該第五選擇電晶體的一閘極端連接至該第二字元線，該第五選擇電晶體的一體極端接收一第二井區電壓； 一第五浮動閘電晶體，該第五浮動閘電晶體的一第一汲/源端連接至該第五選擇電晶體的一第二汲/源端，該第五浮動閘電晶體的一第二汲/源端耦合至該第一位元線，該第五浮動閘電晶體的一體極端接收該第二井區電壓；一第五電容器，該第五電容器的一第一端連接至該第五浮動閘電晶體的一浮動閘極，該第五電容器的一第二端連接至該第一抹除線；一第六選擇電晶體，該第六選擇電晶體的一第一汲/源端連接至該第一源極線，該第六選擇電晶體的一閘極端連接至該第二字元線，該第六選擇電晶體的一體極端接收該第二井區電壓；一第六浮動閘電晶體，該第六浮動閘電晶體的一第一汲/源端連接至該第六選擇電晶體的一第二汲/源端，該第六浮動閘電晶體的一第二汲/源端耦合至該第一反相位元線，該第六浮動閘電晶體的一體極端接收該第二井區電壓；以及一第六電容器，該第六電容器的一第一端連接至該第六浮動閘電晶體的一浮動閘極，該第六電容器的一第二端連接至該第一抹除線；其中，該陣列結構更包括一第四差動記憶胞，且該第四差動記憶胞包括：一第七選擇電晶體，該第七選擇電晶體的一第一汲/源端連接至該第一源極線，該第七選擇電晶體的一閘極端連接至該第二字元線，該第七選擇電晶體的一體極端接收該第二井區電壓；一第七浮動閘電晶體，該第七浮動閘電晶體的一第一汲/源端連接至該第七選擇電晶體的一第二汲/源端，該第七浮動閘電晶體的一第二汲/源端耦合至該第二位元線，該第七浮動閘電晶體的一體極端接收該第二井區電壓；一第七電容器，該第七電容器的一第一端連接至該第七浮動閘電晶體的一浮動閘極，該第七電容器的一第二端連接至該第二抹除線； 一第八選擇電晶體，該第八選擇電晶體的一第一汲/源端連接至該第一源極線，該第八選擇電晶體的一閘極端連接至該第二字元線，該第八選擇電晶體的一體極端接收該第二井區電壓；一第八浮動閘電晶體，該第八浮動閘電晶體的一第一汲/源端連接至該第八選擇電晶體的一第二汲/源端，該第八浮動閘電晶體的一第二汲/源端耦合至該第二反相位元線，該第八浮動閘電晶體的一體極端接收該第二井區電壓；以及一第八電容器，該第八電容器的一第一端連接至該第八浮動閘電晶體的一浮動閘極，該第八電容器的一第二端連接至該第二抹除線；其中，於一編程運作時，該第一井區電壓等於一編程電壓，該第二井區電壓等於該編程電壓，該第一源極線接收該編程電壓，該第一字元線接收一半的該編程電壓，該第二字元線接收該編程電壓，該第一抹除線接收一半的該編程電壓，該第二抹除線接收一接地電壓，該第一位元線接收該接地電壓，該第一反相位元線為浮接，該第二位元線為浮接，該第二反相位元線為浮接，該第一差動記憶胞被編程為一第一儲存狀態。
  2. 如請求項1所述的差動記憶胞陣列結構，其中於一讀取運作時，該第一井區電壓等於一讀取電壓，該第二井區電壓等於該讀取電壓，該第一源極線接收該讀取電壓，該第一字元線接收一開啟電壓，該第二字元線接收一關閉電壓，該第一抹除線接收一接地電壓，該第二抹除線接收該接地電壓，該第一位元線接收該接地電壓，該第一反相位元線接收該接地電壓，該第二位元線為浮接，該第二反相位元線為浮接，該第一差動記憶胞產生一第一讀取電流至該第一位元線，該第一差動記憶胞產生一第二讀取電流至該第一反相位元線， 根據該第一讀取電流與該第二讀取電流的大小決定該第一差動記憶胞的一儲存狀態。
  3. 如請求項1所述的差動記憶胞陣列結構，其中於一抹除運作時，該第一井區電壓等於一接地電壓，該第二井區電壓等於一編程電壓，該第一源極線接收該接地電壓，該第一字元線接收該接地電壓，該第二字元線接收該編程電壓，該第一抹除線接收一抹除電壓，該第二抹除線接收該接地電壓，該第一位元線接收該接地電壓，該第一反相位元線接收該接地電壓，該第二位元線為浮接，該第二反相位元線為浮接，且該第一差動記憶胞中的儲存資料被抹除。
  4. 一種差動記憶胞陣列結構，包括：一第一差動記憶胞，且該第一差動記憶胞包括：一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一源極線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一選擇電晶體的一體極端接收一第一井區電壓；一第一浮動閘電晶體，該第一浮動閘電晶體的一第一汲/源端連接至該第一選擇電晶體的一第二汲/源端，該第一浮動閘電晶體的一第二汲/源端耦合至一第一位元線，該第一浮動閘電晶體的一體極端接收該第一井區電壓；一第一電容器，該第一電容器的一第一端連接至該第一浮動閘電晶體的一浮動閘極，該第一電容器的一第二端連接至一第一抹除線；一第二選擇電晶體，該第二選擇電晶體的一第一汲/源端連接至該第一源極線，該第二選擇電晶體的一閘極端連接至該第一字元線，該第二選擇電晶體的一體極端接收該第一井區電壓； 一第二浮動閘電晶體，該第二浮動閘電晶體的一第一汲/源端連接至該第二選擇電晶體的一第二汲/源端，該第二浮動閘電晶體的一第二汲/源端耦合至一第一反相位元線，該第二浮動閘電晶體的一體極端接收該第一井區電壓；以及一第二電容器，該第二電容器的一第一端連接至該第二浮動閘電晶體的一浮動閘極，該第二電容器的一第二端連接至該第一抹除線；其中，該陣列結構包括：一半導體基板；一第一N型井區，形成於該半導體基板的一表面；一第一P型井區，形成於該半導體基板的該表面；一第一閘極結構，覆蓋於該第一N型井區；一第二閘極結構，覆蓋於該第一N型井區與該第一P型井區；一第三閘極結構，覆蓋於該第一N型井區與該第一P型井區；一第一p摻雜區，位於該第一N型井區中，該第一閘極結構的一第一側；一第二p摻雜區，位於該第一N型井區中，該第一閘極結構的一第二側與該第二閘極結構的一第一側之間；一第三p摻雜區，位於該第一N型井區中，該第二閘極結構的一第二側；一第四p摻雜區，位於該第一N型井區中，該第一閘極結構的該第一側；一第五p摻雜區，位於該第一N型井區中，該第一閘極結構的該第二側與該第三閘極結構的一第一側之間；一第六p摻雜區，位於該第一N型井區中，該第三閘極結構的一第二側；以及一第一n摻雜區，位於該第一P型井區中； 其中，該第一n摻雜區相鄰於延伸至該第一P型井區的該第二閘極結構，且該第一n摻雜區相鄰於延伸至該第一P型井區的該第三閘極結構；其中，該第一N型井區、該第一p摻雜區、該第二p摻雜區、該第一閘極結構形成該第一選擇電晶體；該第一N型井區、該第二p摻雜區、該第三p摻雜區、該第二閘極結構形成該第一浮動閘電晶體；該第二閘極結構與該第一n摻雜區形成該第一電容器；該第一N型井區、該第四p摻雜區、該第五p摻雜區、該第一閘極結構形成該第二選擇電晶體；該第一N型井區、該第五p摻雜區、該第六p摻雜區、該第三閘極結構形成該第二浮動閘電晶體；該第三閘極結構與該第一n摻雜區形成該第二電容器。
  5. 一種差動記憶胞陣列結構，包括：一第一差動記憶胞，且該第一差動記憶胞包括：一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一源極線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一選擇電晶體的一體極端接收一第一井區電壓；一第一浮動閘電晶體，該第一浮動閘電晶體的一第一汲/源端連接至該第一選擇電晶體的一第二汲/源端，該第一浮動閘電晶體的一第二汲/源端耦合至一第一位元線，該第一浮動閘電晶體的一體極端接收該第一井區電壓；一第一電容器，該第一電容器的一第一端連接至該第一浮動閘電晶體的一浮動閘極，該第一電容器的一第二端連接至一第一抹除線；一第二選擇電晶體，該第二選擇電晶體的一第一汲/源端連接至該第一源極線，該第二選擇電晶體的一閘極端連接至該第一字元線，該第二選擇電晶體的一體極端接收該第一井區電壓； 一第二浮動閘電晶體，該第二浮動閘電晶體的一第一汲/源端連接至該第二選擇電晶體的一第二汲/源端，該第二浮動閘電晶體的一第二汲/源端耦合至一第一反相位元線，該第二浮動閘電晶體的一體極端接收該第一井區電壓；以及一第二電容器，該第二電容器的一第一端連接至該第二浮動閘電晶體的一浮動閘極，該第二電容器的一第二端連接至該第一抹除線；其中，該第一差動記憶胞包括：一第一耦合元件與一第二耦合元件，該第一耦合元件的一第一端連接至該第一浮動閘電晶體的該第二汲/源端，該第一耦合元件的一第二端連接至該第一位元線，該第一耦合元件的一第三端連接至一接地端，該第二耦合元件的一第一端連接至該第二浮動閘電晶體的該第二汲/源端，該第二耦合元件的一第二端連接至該第一反相位元線，該第二耦合元件的一第三端連接至該接地端。
  6. 如請求項5所述的差動記憶胞陣列結構，更包括一第二差動記憶胞，該第二差動記憶胞包括：一第三選擇電晶體，該第三選擇電晶體的一第一汲/源端連接至該第一源極線，該第三選擇電晶體的一閘極端連接至一第二字元線，該第三選擇電晶體的一體極端接收一第二井區電壓；一第三浮動閘電晶體，該第三浮動閘電晶體的一第一汲/源端連接至該第三選擇電晶體的一第二汲/源端，該第三浮動閘電晶體的一體極端接收該第二井區電壓；一第三耦合元件，該第三耦合元件的一第一端連接至該第三浮動閘電晶體的一第二汲/源端，該第三耦合元件的一第二端連接至該第一位元線，該第三耦合元件的一第三端連接至該接地端； 一第三電容器，該第三電容器的一第一端連接至該第三浮動閘電晶體的一浮動閘極，該第三電容器的一第二端連接至該第一抹除線；一第四選擇電晶體，該第四選擇電晶體的一第一汲/源端連接至該第一源極線，該第四選擇電晶體的一閘極端連接至該第二字元線，該第四選擇電晶體的一體極端接收該第二井區電壓；一第四浮動閘電晶體，該第四浮動閘電晶體的一第一汲/源端連接至該第四選擇電晶體的一第二汲/源端，該第四浮動閘電晶體的一體極端接收該第二井區電壓；一第四耦合元件，該第四耦合元件的一第一端連接至該第四浮動閘電晶體的一第二汲/源端，該第四耦合元件的一第二端連接至該第一反相位元線，該第四耦合元件的一第三端連接至該接地端；以及一第四電容器，該第四電容器的一第一端連接至該第四浮動閘電晶體的一浮動閘極，該第四電容器的一第二端連接至該第一抹除線。
  7. 如請求項6所述的差動記憶胞陣列結構，其中於一編程運作與一讀取運作時，該第一耦合元件的該第一端與該第二端連接，該第二耦合元件的該第一端與該第二端連接，該第三耦合元件的該第一端與該第二端連接，該第四耦合元件的該第一端與該第二端連接。
  8. 如請求項6所述的差動記憶胞陣列結構，其中於一抹除運作且該第一字元線動作時，該第一耦合元件的該第一端與該第三端連接，該第二耦合元件的該第一端與該第三端連接，該第三耦合元件的該第一端與該第二端連接，該第四耦合元件的該第一端與該第二端連接。
  9. 一種差動記憶胞陣列結構，包括：一第一差動記憶胞，且該第一差動記憶胞包括：一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一源極線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一選擇電晶體的一體極端接收一第一井區電壓；一第一浮動閘電晶體，該第一浮動閘電晶體的一第一汲/源端連接至該第一選擇電晶體的一第二汲/源端，該第一浮動閘電晶體的一第二汲/源端耦合至一第一位元線，該第一浮動閘電晶體的一體極端接收該第一井區電壓；一第一電容器，該第一電容器的一第一端連接至該第一浮動閘電晶體的一浮動閘極，該第一電容器的一第二端連接至一第一抹除線；一第二選擇電晶體，該第二選擇電晶體的一第一汲/源端連接至該第一源極線，該第二選擇電晶體的一閘極端連接至該第一字元線，該第二選擇電晶體的一體極端接收該第一井區電壓；一第二浮動閘電晶體，該第二浮動閘電晶體的一第一汲/源端連接至該第二選擇電晶體的一第二汲/源端，該第二浮動閘電晶體的一第二汲/源端耦合至一第一反相位元線，該第二浮動閘電晶體的一體極端接收該第一井區電壓；以及一第二電容器，該第二電容器的一第一端連接至該第二浮動閘電晶體的一浮動閘極，該第二電容器的一第二端連接至該第一抹除線；其中，該陣列結構更包括一第二差動記憶胞，且該第二差動記憶胞包括：一第三選擇電晶體，該第三選擇電晶體的一第一汲/源端連接至一第二源極線，該第三選擇電晶體的一閘極端連接至該第一字元線，該第三選擇電晶體的一體極端接收一第二井區電壓； 一第三浮動閘電晶體，該第三浮動閘電晶體的一第一汲/源端連接至該第三選擇電晶體的一第二汲/源端，該第三浮動閘電晶體的一第二汲/源端耦合至一第二位元線，該第三浮動閘電晶體的一體極端接收該第二井區電壓；一第三電容器，該第三電容器的一第一端連接至該第三浮動閘電晶體的一浮動閘極，該第三電容器的一第二端連接至該第一抹除線；一第四選擇電晶體，該第四選擇電晶體的一第一汲/源端連接至該第二源極線，該第四選擇電晶體的一閘極端連接至該第一字元線，該第四選擇電晶體的一體極端接收該第二井區電壓；一第四浮動閘電晶體，該第四浮動閘電晶體的一第一汲/源端連接至該第四選擇電晶體的一第二汲/源端，該第四浮動閘電晶體的一第二汲/源端耦合至一第二反相位元線，該第四浮動閘電晶體的一體極端接收該第二井區電壓；以及一第四電容器，該第四電容器的一第一端連接至該第四浮動閘電晶體的一浮動閘極，該第四電容器的一第二端連接至該第一抹除線。
  10. 如請求項9所述的差動記憶胞陣列結構，其中該陣列結構更包括一第三差動記憶胞，且該第三差動記憶胞包括：一第五選擇電晶體，該第五選擇電晶體的一第一汲/源端連接至該第一源極線，該第五選擇電晶體的一閘極端連接至該第二字元線，該第五選擇電晶體的一體極端接收該第一井區電壓；一第五浮動閘電晶體，該第五浮動閘電晶體的一第一汲/源端連接至該第五選擇電晶體的一第二汲/源端，該第五浮動閘電晶體的一第二汲/源端耦合至該第一位元線，該第五浮動閘電晶體的一體極端接收該第一井區電壓； 一第五電容器，該第五電容器的一第一端連接至該第五浮動閘電晶體的一浮動閘極，該第五電容器的一第二端連接至一第二抹除線；一第六選擇電晶體，該第六選擇電晶體的一第一汲/源端連接至該第一源極線，該第六選擇電晶體的一閘極端連接至該第二字元線，該第六選擇電晶體的一體極端接收該第一井區電壓；一第六浮動閘電晶體，該第六浮動閘電晶體的一第一汲/源端連接至該第六選擇電晶體的一第二汲/源端，該第六浮動閘電晶體的一第二汲/源端耦合至該第一反相位元線，該第六浮動閘電晶體的一體極端接收該第一井區電壓；以及一第六電容器，該第六電容器的一第一端連接至該第六浮動閘電晶體的一浮動閘極，該第六電容器的一第二端連接至該第二抹除線。
  11. 如請求項10所述的差動記憶胞陣列結構，其中該陣列結構更包括一第四差動記憶胞，且該第四差動記憶胞包括：一第七選擇電晶體，該第七選擇電晶體的一第一汲/源端連接至該第二源極線，該第七選擇電晶體的一閘極端連接至該第二字元線，該第七選擇電晶體的一體極端接收該第二井區電壓；一第七浮動閘電晶體，該第七浮動閘電晶體的一第一汲/源端連接至該第七選擇電晶體的一第二汲/源端，該第七浮動閘電晶體的一第二汲/源端耦合至該第二位元線，該第七浮動閘電晶體的一體極端接收該第二井區電壓；一第七電容器，該第七電容器的一第一端連接至該第七浮動閘電晶體的一浮動閘極，該第七電容器的一第二端連接至該第二抹除線； 一第八選擇電晶體，該第八選擇電晶體的一第一汲/源端連接至該第二源極線，該第八選擇電晶體的一閘極端連接至該第二字元線，該第八選擇電晶體的一體極端接收該第二井區電壓；一第八浮動閘電晶體，該第八浮動閘電晶體的一第一汲/源端連接至該第八選擇電晶體的一第二汲/源端，該第八浮動閘電晶體的一第二汲/源端耦合至該第二反相位元線，該第八浮動閘電晶體的一體極端接收該第二井區電壓；以及一第八電容器，該第八電容器的一第一端連接至該第八浮動閘電晶體的一浮動閘極，該第八電容器的一第二端連接至該第二抹除線。
  12. 如請求項11所述的差動記憶胞陣列結構，其中於一編程運作時，該第一井區電壓等於一編程電壓，該第二井區電壓等於該編程電壓，該第一源極線接收該編程電壓，該第二源極線接收該編程電壓，該第一字元線接收一半的該編程電壓，該第二字元線接收該編程電壓，該第一抹除線接收一半的該編程電壓，該第二抹除線接收一接地電壓，該第一位元線接收該接地電壓，該第一反相位元線為浮接，該第二位元線為浮接，該第二反相位元線為浮接，該第一差動記憶胞被編程為一第一儲存狀態。
  13. 如請求項11所述的差動記憶胞陣列結構，其中於一讀取運作時，該第一井區電壓等於一讀取電壓，該第二井區電壓等於該讀取電壓，該第一源極線接收該讀取電壓，該第二源極線接收該讀取電壓，該第一字元線接收一開啟電壓，該第二字元線接收一關閉電壓，該第一抹除線接收一接地電壓，該第二抹除線接收該接地電壓，該第一位元線接收該接地電壓，該第一反相位元線接收該接地電壓，該第二位元線為浮接，該第二反相位元線為浮接，該第一差動記憶胞產生一第一讀取電流至該第一位元線，該第一差動記憶胞產生一 第二讀取電流至該第一反相位元線，根據該第一讀取電流與該第二讀取電流的大小決定該第一差動記憶胞的一儲存狀態。
  14. 如請求項11所述的差動記憶胞陣列結構，其中於一抹除運作時，該第一井區電壓等於一接地電壓，該第二井區電壓等於一編程電壓，該第一源極線接收該接地電壓，該第二源極線接收該編程電壓，該第一字元線接收該接地電壓或者該編程電壓，該第二字元線接收該編程電壓，該第一抹除線接收一抹除電壓，該第二抹除線接收該接地電壓，該第一位元線接收該接地電壓，該第一反相位元線接收該接地電壓，該第二位元線接收該編程電壓，該第二反相位元線接收該編程電壓，且該第一差動記憶胞中的儲存資料被抹除。
  15. 一種差動記憶胞陣列結構，包括：一第一差動記憶胞，且該第一差動記憶胞包括：一第一選擇電晶體，該第一選擇電晶體的一第一汲/源端連接至一第一源極線，該第一選擇電晶體的一閘極端連接至一第一字元線，該第一選擇電晶體的一體極端接收一第一井區電壓；一第一浮動閘電晶體，該第一浮動閘電晶體的一第一汲/源端連接至該第一選擇電晶體的一第二汲/源端，該第一浮動閘電晶體的一第二汲/源端耦合至一第一位元線，該第一浮動閘電晶體的一體極端接收該第一井區電壓；一第一電容器，該第一電容器的一第一端連接至該第一浮動閘電晶體的一浮動閘極，該第一電容器的一第二端連接至一第一抹除線；一第二選擇電晶體，該第二選擇電晶體的一第一汲/源端連接至該第一源極線，該第二選擇電晶體的一閘極端連接至該第一字元線，該第二選擇電晶體的一體極端接收該第一井區電壓； 一第二浮動閘電晶體，該第二浮動閘電晶體的一第一汲/源端連接至該第二選擇電晶體的一第二汲/源端，該第二浮動閘電晶體的一第二汲/源端耦合至一第一反相位元線，該第二浮動閘電晶體的一體極端接收該第一井區電壓；以及一第二電容器，該第二電容器的一第一端連接至該第二浮動閘電晶體的一浮動閘極，該第二電容器的一第二端連接至該第一抹除線；其中，該陣列結構包括：一半導體基板；一第一N型井區，形成於該半導體基板的一表面；一第一P型井區，形成於該半導體基板的該表面；一第二P型井區，形成於該半導體基板的該表面；一第一閘極結構，覆蓋於該第一N型井區；一第二閘極結構，覆蓋於該第一N型井區與該第一P型井區；一第三閘極結構，覆蓋於該第一N型井區與該第二P型井區；一第一p摻雜區，位於該第一N型井區中，該第一閘極結構的一第一側；一第二p摻雜區，位於該第一N型井區中，該第一閘極結構的一第二側與該第二閘極結構的一第一側之間；一第三p摻雜區，位於該第一N型井區中，該第二閘極結構的一第二側；一第四p摻雜區，位於該第一N型井區中，該第一閘極結構的該第一側；一第五p摻雜區，位於該第一N型井區中，該第一閘極結構的該第二側與該第三閘極結構的一第一側之間；一第六p摻雜區，位於該第一N型井區中，該第三閘極結構的一第二側；一第一n摻雜區，位於該第一P型井區中；以及 一第二n摻雜區，位於該第二P型井區中；其中，該第一n摻雜區相鄰於延伸至該第一P型井區的該第二閘極結構，且該第二n摻雜區相鄰於延伸至該第二P型井區的該第三閘極結構；其中，該第一N型井區、該第一p摻雜區、該第二p摻雜區、該第一閘極結構形成該第一選擇電晶體；該第一N型井區、該第二p摻雜區、該第三p摻雜區、該第二閘極結構形成該第一浮動閘電晶體；該第二閘極結構與該第一n摻雜區形成該第一電容器；該第一N型井區、該第四p摻雜區、該第五p摻雜區、該第一閘極結構形成該第二選擇電晶體；該第一N型井區、該第五p摻雜區、該第六p摻雜區、該第三閘極結構形成該第二浮動閘電晶體；該第三閘極結構與該第二n摻雜區形成該第二電容器。
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