TWI751040B - 多次編程非揮發性記憶體的記憶胞陣列 - Google Patents

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Abstract

本發明為一種多次編程非揮發性記憶體的記憶胞陣列。記憶胞陣列中的記憶胞可為單一電晶體與單一電容器的記憶胞(1T1C cell)、二電晶體與單一電容器的記憶胞(2T1C cell)或者三電晶體與單一電容器的記憶胞(3T1C cell)。另外，在記憶胞陣列的設計中，將不同列記憶胞的浮動閘電晶體設計在相同的井區中，用以降低晶片尺寸。再者，設計記憶胞陣列的偏壓，使得記憶胞陣列能夠正常地進行編程動作、抹除動作或讀取動作。

Description

多次編程非揮發性記憶體的記憶胞陣列
本發明是有關於一種非揮發性記憶體(Non-volatile memory)的記憶胞陣列(memory cell array)，且特別是有關於一種多次編程(multi-time programmable，簡稱MTP)非揮發性記憶體的記憶胞陣列。
眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以編程(program)非揮發性記憶體，進而將資料記錄在非揮發性記憶體中。
一般來說，由浮動閘電晶體(floating gate transistor)所組成的記憶胞可作為多次編程記憶胞(MTP memory cell)。再者，多個多次編程記憶胞可組成多次編程非揮發性記憶體的記憶胞陣列。
請參照第1圖，其所繪示為習知多次編程非揮發性記憶體的記憶胞陣列示意圖。記憶胞陣列100包括m×n個記憶胞c11~cmn，且記憶胞陣列100連接至m條字元線WL1~WLm、n條位元線BL1~BLn以及m條控制線CL1~CLm。再者，每個記憶胞c11~cmn皆包括一浮動閘電晶體。浮動閘電晶體為雙閘極浮動閘電晶體(dual gate floating gate transistor)，包括一浮動閘極(floating gate)、一控制閘極端(control gate terminal)、一第一汲/源端(source/drain terminal)、一第二汲/源端與一體極端(body terminal)。
第一列的n個記憶胞c11~c1n中，浮動閘電晶體的控制閘極端連接至字元線WL1，浮動閘電晶體的第一汲/源端連接至控制線CL1，浮動閘電晶體的體極端連接至P型井區pw1，浮動閘電晶體的第二汲/源端連接至對應的n條位元線BL1~BLn。第二列的n個記憶胞c21~c2n中，浮動閘電晶體的控制閘極端連接至字元線WL2，浮動閘電晶體的第一汲/源端連接至控制線CL2，浮動閘電晶體的體極端連接至P型井區pw2，浮動閘電晶體的第二汲/源端連接至對應的n條位元線BL1~BLn。 依此類推，第m列的n個記憶胞cm1~cmn中，浮動閘電晶體的控制閘極端連接至字元線WLm，浮動閘電晶體的第一汲/源端連接至控制線CLm，浮動閘電晶體的體極端連接至P型井區pwm，浮動閘電晶體的第二汲/源端連接至對應的n條位元線BL1~BLn。
基本上，提供字元線WL1~WLm、位元線BL1~BLn、控制線CL1~CLm以及P型井區pw1~pwm適當的偏壓，可以對記憶胞陣列100中的記憶胞c11~cmn進行編程動作、抹除動作或讀取動作。舉例來說，提供動作電壓(activated voltage)至字元線WL1，提供不動作電壓(inactivated voltage)至其他字元線WL2~WLm，則連接於字元線WL1的第一列即為選定列，並可對選定列的n個記憶胞c11~c1n進行編程動作、抹除動作或讀取動作。
再者，第1圖中的記憶胞陣列100係以n型雙閘極浮動閘電晶體為例來做說明。實際上，利用其他類型的浮動閘電晶體也可以組成記憶胞，並形成多次編程非揮發性記憶體的記憶胞陣列。舉例來說，利用p型雙閘極浮動閘電晶體，或者單閘極浮動閘電晶體(single gate floating gate transistor)來形成記憶胞，並組合成多次編程非揮發性記憶體的記憶胞陣列。
一般來說，記憶胞陣列100中一條字元線所連接的n個記憶胞可視為一頁(page)，例如n=128。對記憶胞陣列100進行抹除動作時，會以頁為單位來進行抹除動作。也就是說，進行抹除動作時，選定列(亦即選定頁)的128個記憶胞之儲存資料皆會被抹除。
為了能夠一次抹除選定列的n記憶胞，在設計記憶胞陣列100時，會將每個列n個記憶胞內的浮動閘電晶體設計在相同的井區(well region)中。以第1圖為例，第一列的n個記憶胞c11~c1n的浮動閘電晶體設計在P型井區pw1中。第二列的n個記憶胞c21~c2n的浮動閘電晶體設計在P型井區pw2中。依此類推，第m列的n個記憶胞cm1~cmn的浮動閘電晶體設計在P型井區pwm中。換句話說，每個P型井區pw1~pwm皆為獨立的隔離區域(independent isolation regions)，不同的P型井區之間不會互相接觸。
因此，當記憶胞陣列100對第一列的n個記憶胞c11~c1n進行抹除動作時，則提供適當的偏壓至選定列的P型井區pw1，即可將選定列n個記憶胞c11~c1n的儲存資料抹除。另外，由於記憶胞陣列100中，其他的P型井區pw2~pwm未接觸於P型井區pw1，所以記憶胞陣列100中其他列的記憶胞c21~cmn的儲存資料並不會被抹除。
基本上，利用半導體製程中的隔離製程(isolation process)可以在半導體基板(substrate)上設計獨立的隔離區域。然而，進行隔離製程必須要遵循製程規則(rule)，以防止隔離區域之間相互接觸。由於記憶胞陣列100中的隔離區域數目太多，將造成晶片的尺寸(chip size)變大。
本發明之主要目的在於提出一種多次編程非揮發性記憶體的記憶胞陣列。在記憶胞陣列中，將不同列記憶胞的浮動閘電晶體設計在相同的井區中，用以降低隔離區域的數目並進而降低晶片尺寸。再者，設計適當的偏壓運用於記憶胞陣列，將使得記憶胞陣列能夠正常地進行編程動作、抹除動作或讀取動作。
本發明為一種多次編程非揮發性記憶體的記憶胞陣列，該記憶胞陣列連接至一第一耦合線、一第二耦合線、一第一抹除線、一第一源極線、一第二源極線、一第一位元線與一第二位元線，該記憶胞陣列包括：包括：一第一記憶胞，該第一記憶胞連接至該第一耦合線、該第一抹除線、該第一源極線與該第一位元線；一第二記憶胞，該第二記憶胞連接至該第一耦合線、該第一抹除線、該第二源極線與該第二位元線；一第三記憶胞，該第三記憶胞連接至該第二耦合線、該第一抹除線、該第一源極線與該第一位元線；以及，一第四記憶胞，該第四記憶胞連接至該第二耦合線、該第一抹除線、該第二源極線與該第二位元線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下:
本發明設計的記憶胞中至少包括一單閘極浮動閘電晶體(single gate floating gate transistor)以及一電容器(capacitor)。也就是說，記憶胞可以為一浮動閘電晶體與一電容器的記憶胞，可視為1T1C記憶胞(1T1C cell)。另外，在本發明的其他實施例中，記憶胞可以為一浮動閘電晶體、一選擇電晶體(select transistor)與一電容器的記憶胞，可視為2T1C記憶胞。或者，記憶胞可以為一浮動閘電晶體、一選擇電晶體、一開關電晶體(switch transistor)與一電容器的記憶胞，可視為3T1C記憶胞。其中，上述的T代表電晶體，C代表電容器。再者，在記憶胞陣列的設計中，將不同列記憶胞的浮動閘電晶體設計在相同的井區中，用以降低隔離區域的數目並進而降低晶片尺寸。再者，設計記憶胞陣列的偏壓，使得記憶胞陣列能夠正常地進行編程動作、抹除動作或讀取動作。
請參照第2A圖至第2D圖，其所繪示為本發明第一實施例的多次編程非揮發性記憶體的記憶胞陣列之製作流程圖與等效電路。再者，以下係以2×2個記憶胞所組成的記憶胞陣列200來做說明。當然，本發明並不限定於此，在此領域的技術人員可以根據本發明的內容組成m×n個記憶胞的記憶胞陣列。
如第2A圖所示，在半導體基板(substrate，未繪示)上形成一深N型井區(deep N well，簡稱DNW)205。接著，在深N型井區(DNW)205中形成三個隔離的P型井區PW1、PW2、PW3，亦即形成三個獨立的隔離區域。當然，上述的深N型井區(DNW)205也可以利用N型埋入層(N-type buried layer，簡稱NBL)來取代。換句話說，由於深N型井區(DNW)或者N型埋入層(NBL)皆與P型井區為不同型態(type)的半導體特性，所以利用深N型井區(DNW)205或者N型埋入層(NBL)可以隔離三個P型井區PW1、PW2、PW3。
如第2B圖所示，形成多個多晶矽(poly silicon)閘極層240、250、260、270。其中，閘極層240、250由P型井區PW1延伸至P型井區PW2，閘極層260、270由P型井區PW1延伸至P型井區PW3。基本上，多個多晶矽(poly silicon)閘極層240、250、260、270會作為浮動閘電晶體的浮動閘極(FG)。
如第2C圖所示，以多晶矽(poly silicon)閘極層240、250、260、270作為遮罩(mask)進行離子佈植製程，形成多個n型摻雜區222、211、214、215、218、232。其中，n型摻雜區211、214、215、218位於P型井區PW1中，n型摻雜區222位於P型井區PW2中，n型摻雜區232位於P型井區PW3中。
另外，利用多個金屬層連接至n型摻雜區222、211、214、215、218、232以及P型井區PW1。亦即，源極線SL1連接至n型摻雜區211、位元線 BL1連接至n型摻雜區214、源極線SL2連接至n型摻雜區215、位元線 BL2連接至n型摻雜區218、耦合線(coupling line)CL1連接至n型摻雜區222、耦合線CL2連接至n型摻雜區232、抹除線(erase line)EL1連接至P型井區PW1。
根據本發明的第一實施例，第2C圖的記憶胞陣列200中包括四個記憶胞c11~c22，每個記憶胞皆包括一浮動閘電晶體與一電容器，且浮動閘電晶體為單閘極浮動閘電晶體(single gate floating gate transistor)。換句話說，第一實施例記憶胞陣列200中的記憶胞c11~c22為單一電晶體與單一電容器的1T1C記憶胞(1T1C cell)。
如第2C圖與第2D圖所示，在記憶胞c11中，n型摻雜區211與214位於閘極層240的二側，使得閘極層240、n型摻雜區211、n型摻雜區214與P型井區PW1形成一浮動閘電晶體M1，且閘極層240與n型摻雜區222形成一電容器C1。在記憶胞c12中，n型摻雜區215與218位於閘極層250的二側，使得閘極層250、n型摻雜區215、n型摻雜區218與P型井區PW1形成一浮動閘電晶體M2，且閘極層250與n型摻雜區222形成一電容器C2。在記憶胞c21中，n型摻雜區211與214位於閘極層260的二側，使得閘極層260、n型摻雜區211、n型摻雜區214與P型井區PW1形成一浮動閘電晶體M3，且閘極層260與n型摻雜區232形成一電容器C3。在記憶胞c22中，n型摻雜區215與218位於閘極層270的二側，使得閘極層270、n型摻雜區215、n型摻雜區218與P型井區PW1形成一浮動閘電晶體M4，且閘極層270與n型摻雜區232形成一電容器C4。
根據本發明的第一實施例，記憶胞陣列200中，不同列的四個記憶胞c11~c22的浮動閘電晶體M1~M4皆形成於P型井區PW1中，且P型井區PW1連接至抹除線EL1。換句話說，四個浮動閘電晶體M1~M4的體極端(body terminal)皆連接至抹除線EL1。
如第2D圖所示，記憶胞陣列200包括2×2個記憶胞c11~c22，且記憶胞陣列200連接至耦合線CL1、CL2，源極線SL1、SL2，位元線BL1、BL2，抹除線EL1。其中，第一列包括二個記憶胞c11、c12；第二列包括二個記憶胞c21、c22。再者，記憶胞陣列200中連接至相同列的多個記憶胞可視為一頁(page)。
在記憶胞c11中，浮動閘電晶體M1的第一汲/源端連接至源極線SL1，浮動閘電晶體M1的第二汲/源端連接至位元線BL1，浮動閘電晶體M1的體極端連接至抹除線EL1，電容器C1的第一端連接至浮動閘電晶體M1的浮動閘極，電容器C1的第二端連接至耦合線CL1。在記憶胞c12中，浮動閘電晶體M2的第一汲/源端連接至源極線SL2，浮動閘電晶體M2的第二汲/源端連接至位元線BL2，浮動閘電晶體M2的體極端連接至抹除線EL1，電容器C2的第一端連接至浮動閘電晶體M2的浮動閘極，電容器C2的第二端連接至耦合線CL1。在記憶胞c21中，浮動閘電晶體M3的第一汲/源端連接至源極線SL1，浮動閘電晶體M3的第二汲/源端連接至位元線BL1，浮動閘電晶體M3的體極端連接至抹除線EL1，電容器C3的第一端連接至浮動閘電晶體M3的浮動閘極，電容器C3的第二端連接至耦合線CL2。在記憶胞c22中，浮動閘電晶體M4的第一汲/源端連接至源極線SL2，浮動閘電晶體M4的第二汲/源端連接至位元線BL2，浮動閘電晶體M4的體極端連接至抹除線EL1，電容器C4的第一端連接至浮動閘電晶體M4的浮動閘極，電容器C4的第二端連接至耦合線CL2。
基本上，提供耦合線CL1、CL2，源極線SL1、SL2，位元線BL1、BL2，抹除線EL1，P型井區PW2、PW3，深N型井區(DNW)205適當的偏壓，可以對記憶胞陣列200中的記憶胞c11~c22進行編程動作、抹除動作或讀取動作。以下說明之。
請參照第3A圖至第3C圖，其所繪示為本發明第一實施例記憶胞陣列進行各種動作的偏壓示意圖。其中，於記憶胞陣列200運作時，僅會有一列的記憶胞作為一選定列(selected row)，其他列則為非選定列(unselected row)。
如第3A圖所示，於編程動作時，耦合線CL1接收編程電壓(Vpp)，耦合線CL2接收最低電壓(Vss)，源極線SL1與位元線BL1接收第一供應電壓(Vd1)，源極線SL2與位元線BL2接收第二供應電壓(Vd2)，抹除線EL1接收最低電壓(Vss)。除此之外，P型井區PW2接收的電壓相同於耦合線CL1，亦即編程電壓(Vpp)。P型井區PW3接收的電壓相同於耦合線CL2，亦即最低電壓(Vss)。深N型井區(DNW)接收編程電壓(Vpp)。其中，編程電壓(Vpp)大於第二供應電壓(Vd2)，第二供應電壓(Vd2)大於第一供應電壓(Vd1)，第一供應電壓(Vd1)大於等於最低電壓(Vss)，且最低電壓(Vss)小於等於0V。舉例來說，編程電壓(Vpp)為8V，第二供應電壓(Vd2)為5V，第一供應電壓(Vd1)為1V，最低電壓(Vss)為0V。當然，第一供應電壓(Vd1)也可以相同於最低電壓(Vss)。
於編程動作時，由於耦合線CL1接收編程電壓(Vpp)且耦合線CL2接收最低電壓(Vss)，所以記憶胞陣列200中連接於耦合線CL1的第一列為選定列，連接於耦合線CL2的第二列為非選定列。非選定列中的記憶胞c21、c22無法被編程。
再者，於選定列中，源極線SL1與位元線BL1接收第一供應電壓(Vd1)，所以熱載子(例如電子)經由FN穿隧(Fowler-Nordheim tunneling)效應注入記憶胞c11中浮動閘電晶體M1的浮動閘極，使得記憶胞c11被編程為第一儲存狀態。另外，源極線SL2與位元線BL2接收第二供應電壓(Vd2)，所以熱載子(例如電子)不會注入記憶胞c12中浮動閘電晶體M2的浮動閘極，使得記憶胞c12被編程為第二儲存狀態。換言之，經由適當地控制源極線SL1、SL2以及位元線BL1、BL2的電壓，可以將選定列上的記憶胞c11、c12編程為第一儲存狀態或者第二儲存狀態。
如第3B圖所示，於抹除動作時，耦合線CL1接收最低電壓(Vss)，耦合線CL2接收抹除電壓(Vee)，源極線SL1、SL2與位元線BL1、BL2接收抹除電壓(Vee)，抹除線EL1接收抹除電壓(Vee)。除此之外，P型井區PW2接收的電壓相同於耦合線CL1，亦即最低電壓(Vss)。P型井區PW3接收的電壓相同於耦合線CL2，亦即抹除電壓(Vee)。深N型井區(DNW)接收抹除電壓(Vee)。其中，抹除電壓(Vee)大於最低電壓(Vss)，且最低電壓(Vss)小於等於0V。舉例來說，抹除電壓(Vee)為12V，最低電壓(Vss)為0V。
於抹除動作時，由於耦合線CL1接收最低電壓(Vss)且耦合線CL2接收抹除電壓(Vee)，所以記憶胞陣列200中連接於耦合線CL1的第一列為選定列，連接於耦合線CL2的第二列為非選定列。非選定列中的記憶胞c21、c22無法被抹除。
再者，於選定列中，抹除線EL1、源極線SL1、SL2與位元線BL1、BL2接收抹除電壓(Vee)，所以熱載子(例如電子)經由FN穿隧(Fowler-Nordheim tunneling)效應退出記憶胞c11、c12中浮動閘電晶體M1、M2的浮動閘極，使得記憶胞c11、c12被抹除為第二儲存狀態。換言之，於抹除動作時，選定列的所有記憶胞(亦即選定頁的記憶胞)會被抹除為第二儲存狀態。
如第3C圖所示，於讀取動作時，耦合線CL1接收第一供應電壓(Vd1)，耦合線CL2接收最低電壓(Vss)，源極線SL1接收第一供應電壓(Vd1)，位元線BL1接收第二供應電壓(Vd2)，源極線SL2與位元線BL2接收第一供應電壓(Vd1)，抹除線EL1接收第一供應電壓(Vd1)。除此之外，P型井區PW2接收的電壓相同於耦合線CL1，亦即第一供應電壓(Vd1)。P型井區PW3接收的電壓相同於耦合線CL2，亦即最低電壓(Vss)。深N型井區(DNW)接收第二供應電壓(Vd2)。其中，第二供應電壓(Vd2)大於第一供應電壓(Vd1)，第一供應電壓(Vd1)大於等於最低電壓(Vss)，且最低電壓(Vss)小於等於0V。舉例來說，第二供應電壓(Vd2)為5V，第一供應電壓(Vd1)為1V，最低電壓(Vss)為0V。
於讀取動作時，由於耦合線CL1接收第一供應電壓(Vd1)且耦合線CL2接收最低電壓(Vss)，所以記憶胞陣列200中連接於耦合線CL1的第一列為選定列，連接於耦合線CL2的第二列為非選定列。非選定列中的記憶胞c21、c22無法被讀取。
再者，於選定列中，源極線SL1接收第一供應電壓(Vd1)，位元線BL1接收第二供應電壓(Vd2)，所以記憶胞c11會產生一讀取電流(read current)，由位元線BL1流經浮動閘電晶體M1至源極線SL1。再者，讀取電流的大小係根據記憶胞c11的儲存狀態來決定，例如第一儲存狀態的讀取電流小於第二儲存狀態的讀取電流。換句話說，於讀取動作時，根據記憶胞c11所產生的讀取電流即可判斷記憶胞c11的儲存狀態。
另外，由於源極線SL2與位元線BL2接收第一供應電壓(Vd1)，所以記憶胞c12不會產生讀取電流(read current)。也就是說，經由適當地偏壓 ，可以控制選定列上的任一記憶胞產生讀取電流或者不產生讀取電流，並判斷該記憶胞的儲存狀態。
由以上的說明可知，在第一實施例之記憶胞陣列200的設計中，不同列記憶胞的浮動閘電晶體設計於相同的P型井區PW1，因此可以大幅減少晶片的尺寸。再者，雖然不同列記憶胞的浮動閘電晶體設計在相同的P型井區PW1，於進行讀取動作時，僅有選定列(選定頁)記憶胞的儲存資料可以被讀取，非選定列(非選定頁)記憶胞的資料並不會被讀取。
請參照第4A圖與第4B圖，其所繪示為本發明第二實施例的多次編程非揮發性記憶體的記憶胞陣列與等效電路。再者，以下係以2×2個記憶胞所組成的記憶胞陣列400來做說明。當然，本發明並不限定於此，在此領域的技術人員可以根據本發明的內容組成m×n個記憶胞的記憶胞陣列。另外，第二實施例與第一實施例的製作流程類似，以下僅簡單介紹之。
如第4A圖所示，在半導體基板(substrate，未繪示)上形成一深N型井區(DNW)405。接著，在深N型井區(DNW)405中形成三個隔離的P型井區PW1、PW2、PW3，亦即三個獨立的隔離區域。相同地，上述的深N型井區(DNW)405也可以利用N型埋入層(NBL)來取代。
根據本發明的第二實施例，形成多個多晶矽(poly silicon)閘極層440、442、450、452、460、462、470、472。其中，閘極層440、450由P型井區PW1延伸至P型井區PW2，閘極層460、470由P型井區PW1延伸至P型井區PW3。基本上，多晶矽(poly silicon)閘極層440、450、460、470會作為浮動閘電晶體的浮動閘極(FG)。再者，閘極層442位於P型井區PW1中，閘極層440的一側；閘極層452位於P型井區PW1中，閘極層450的一側；閘極層462位於P型井區PW1中，閘極層460的一側；閘極層472位於P型井區PW1中，閘極層470的一側。
接著，以多晶矽(poly silicon)閘極層440、442、450、452、460、462、470、472作為遮罩(mask)進行離子佈植製程，形成多個n型摻雜區422、411、413、414、415、417、418、432、437、427。其中，n型摻雜區411、413、414、415、417、418、437、427位於P型井區PW1中，n型摻雜區422位於P型井區PW2中，n型摻雜區432位於P型井區PW3中。
另外，利用多個金屬層連接至n型摻雜區422、411、414、415、418、432以及P型井區PW1。亦即，源極線SL1連接至n型摻雜區411、位元線 BL1連接至n型摻雜區414、源極線SL2連接至n型摻雜區415、位元線 BL2連接至n型摻雜區418、耦合線(coupling line)CL1連接至n型摻雜區422、耦合線CL2連接至n型摻雜區432、抹除線(erase line)EL1連接至P型井區PW1。再者，利用多個金屬層連接至閘極層442、452、462、472。亦即，字元線WL1連接至閘極層442與452，字元線WL2連接至閘極層462與472。
根據本發明的第二實施例，第4A圖的記憶胞陣列400中包括四個記憶胞c11~c22，每個記憶胞皆包括一浮動閘電晶體、一選擇電晶體(select transistor)與一電容器，且浮動閘電晶體為單閘極浮動閘電晶體(single gate floating gate transistor)。換句話說，第二實施例記憶胞陣列400中的記憶胞c11~c22為二電晶體與單一電容器的2T1C記憶胞(2T1C cell)。
如第4A圖與第4B圖所示，在記憶胞c11中，n型摻雜區411與413位於閘極層440的二側，n型摻雜區413與414位於閘極層442的二側。因此，閘極層440、n型摻雜區411、n型摻雜區413與P型井區PW1形成一浮動閘電晶體M1；閘極層442、n型摻雜區413、n型摻雜區414與P型井區PW1形成一選擇電晶體Ma；且閘極層440與n型摻雜區422形成一電容器C1。在記憶胞c12中，n型摻雜區415與417位於閘極層450的二側，n型摻雜區417與418位於閘極層452的二側。因此，閘極層450、n型摻雜區415、n型摻雜區417與P型井區PW1形成一浮動閘電晶體M2；閘極層452、n型摻雜區417、n型摻雜區418與P型井區PW1形成一選擇電晶體Mb；且閘極層450與n型摻雜區422形成一電容器C2。在記憶胞c21中，n型摻雜區411與437位於閘極層460的二側，n型摻雜區437與414位於閘極層462的二側。因此，閘極層460、n型摻雜區411、n型摻雜區437與P型井區PW1形成一浮動閘電晶體M3；閘極層462、n型摻雜區437、n型摻雜區414與P型井區PW1形成一選擇電晶體Mc；且閘極層460與n型摻雜區432形成一電容器C3。在記憶胞c22中，n型摻雜區415與427位於閘極層470的二側，n型摻雜區427與418位於閘極層472的二側。因此，閘極層470、n型摻雜區415、n型摻雜區427與P型井區PW1形成一浮動閘電晶體M4；閘極層472、n型摻雜區427、n型摻雜區418與P型井區PW1形成一選擇電晶體Md；且閘極層470與n型摻雜區432形成一電容器C4。
根據本發明的第二實施例，記憶胞陣列400中，不同列的四個記憶胞c11~c22的浮動閘電晶體M1~M4與選擇電晶體Ma~Md皆形成於P型井區PW1中，且P型井區PW1連接至抹除線EL1。換句話說，四個浮動閘電晶體M1~M4與四個選擇電晶體Ma~Md的體極端(body terminal)皆連接至抹除線EL1。
如第4B圖所示，記憶胞陣列400包括2×2個記憶胞c11~c22，且記憶胞陣列400連接至字元線WL1、WL2，耦合線CL1、CL2，源極線SL1、SL2，位元線BL1、BL2，抹除線EL1。其中，第一列包括二個記憶胞c11、c12；第二列包括二個記憶胞c21、c22。再者，記憶胞陣列400中連接至相同列的多個記憶胞可視為一頁(page)。
在記憶胞c11中，浮動閘電晶體M1的第一汲/源端連接至源極線SL1，浮動閘電晶體M1的第二汲/源端連接至選擇電晶體Ma的第一汲/源端，選擇電晶體Ma的第二汲/源端連接至位元線BL1，選擇電晶體Ma的閘極端連接至字元線WL1，浮動閘電晶體M1與選擇電晶體Ma的體極端連接至抹除線EL1，電容器C1的第一端連接至浮動閘電晶體M1的浮動閘極，電容器C1的第二端連接至耦合線CL1。在記憶胞c12中，浮動閘電晶體M2的第一汲/源端連接至源極線SL2，浮動閘電晶體M2的第二汲/源端連接至選擇電晶體Mb的第一汲/源端，選擇電晶體Mb的第二汲/源端連接至位元線BL2，選擇電晶體Mb的閘極端連接至字元線WL1，浮動閘電晶體M2與選擇電晶體Mb的體極端連接至抹除線EL1，電容器C2的第一端連接至浮動閘電晶體M2的浮動閘極，電容器C2的第二端連接至耦合線CL1。在記憶胞c21中，浮動閘電晶體M3的第一汲/源端連接至源極線SL1，浮動閘電晶體M3的第二汲/源端連接至選擇電晶體Mc的第一汲/源端，選擇電晶體Mc的第二汲/源端連接至位元線BL1，選擇電晶體Mc的閘極端連接至字元線WL2，浮動閘電晶體M3與選擇電晶體Mc的體極端連接至抹除線EL1，電容器C3的第一端連接至浮動閘電晶體M3的浮動閘極，電容器C3的第二端連接至耦合線CL2。在記憶胞c22中，浮動閘電晶體M4的第一汲/源端連接至源極線SL2，浮動閘電晶體M4的第二汲/源端連接至選擇電晶體Md的第一汲/源端，選擇電晶體Md的第二汲/源端連接至位元線BL2，選擇電晶體Md的閘極端連接至字元線WL2，浮動閘電晶體M4與選擇電晶體Md的體極端連接至抹除線EL1，電容器C4的第一端連接至浮動閘電晶體M4的浮動閘極，電容器C4的第二端連接至耦合線CL2。
基本上，提供字元線WL1、WL2，耦合線CL1、CL2，源極線SL1、SL2，位元線BL1、BL2，抹除線EL1，P型井區PW2、PW3，深N型井區(DNW)405適當的偏壓，可以對記憶胞陣列400中的記憶胞c11~c22進行編程動作、抹除動作或讀取動作。以下說明之。
請參照第5A圖至第5C圖，其所繪示為本發明第二實施例記憶胞陣列進行各種動作的偏壓示意圖。其中，於記憶胞陣列400運作時，僅會有一列的記憶胞作為一選定列(selected row)，其他列則為非選定列(unselected row)。
如第5A圖所示，於編程動作時，耦合線CL1接收編程電壓(Vpp)，耦合線CL2接收最低電壓(Vss)，字元線WL1接收第二供應電壓(Vd2)，字元線WL2接收最低電壓(Vss)，源極線SL1與位元線BL1接收第一供應電壓(Vd1)，源極線SL2與位元線BL2接收第二供應電壓(Vd2)，抹除線EL1接收最低電壓(Vss)。除此之外，P型井區PW2接收的電壓相同於耦合線CL1，亦即編程電壓(Vpp)。P型井區PW3接收的電壓相同於耦合線CL2，亦即最低電壓(Vss)。深N型井區(DNW)接收編程電壓(Vpp)。其中，編程電壓(Vpp)大於第二供應電壓(Vd2)，第二供應電壓(Vd2)大於第一供應電壓(Vd1)，第一供應電壓(Vd1)大於等於最低電壓(Vss)，且最低電壓(Vss)小於等於0V。舉例來說，編程電壓(Vpp)為8V，第二供應電壓(Vd2)為5V，第一供應電壓(Vd1)為1V。
於編程動作時，由於耦合線CL1接收編程電壓(Vpp)且字元線WL1接收第二供應電壓(Vd2)，所以記憶胞陣列400中連接於耦合線CL1與字元線WL1的第一列為選定列。再者，由於耦合線CL2接收最低電壓(Vss)且字元線WL2接收最低電壓(Vss)，所以連接於耦合線CL2與字元線WL2的第二列為非選定列，且非選定列中的記憶胞c21、c22無法被編程。
再者，於選定列中，源極線SL1與位元線BL1接收第一供應電壓(Vd1)且字元線WL1接收第二供應電壓(Vd2)，所以選擇電晶體Ma開啟(turn on)，熱載子(例如電子)經由FN穿隧(Fowler-Nordheim tunneling)效應注入記憶胞c11中浮動閘電晶體M1的浮動閘極，使得記憶胞c11被編程為第一儲存狀態。另外，源極線SL2與位元線BL2接收第二供應電壓(Vd2)且字元線WL1接收第二供應電壓(Vd2)，所以選擇電晶體Mb關閉(turn off)，熱載子(例如電子)不會注入記憶胞c12中浮動閘電晶體M2的浮動閘極，使得記憶胞c12被編程為第二儲存狀態。換言之，經由適當地控制源極線SL1、SL2以及位元線BL1、BL2的電壓，可以將選定列上的記憶胞c11、c12編程為第一儲存狀態或者第二儲存狀態。
如第5B圖所示，於抹除動作時，耦合線CL1接收最低電壓(Vss)，耦合線CL2接收抹除電壓(Vee)，字元線WL1與字元線WL2接收第一供應電壓(Vd1)，源極線SL1、SL2與位元線BL1、BL2接收抹除電壓(Vee)，抹除線EL1接收抹除電壓(Vee)。除此之外，P型井區PW2接收的電壓相同於耦合線CL1，亦即最低電壓(Vss)。P型井區PW3接收的電壓相同於耦合線CL2，亦即抹除電壓(Vee)。深N型井區(DNW)接收抹除電壓(Vee)。其中，抹除電壓(Vee)大於最低電壓(Vss)，且最低電壓(Vss)小於等於0V。舉例來說，抹除電壓(Vee)為12V，最低電壓(Vss)為0V。
於抹除動作時，由於耦合線CL1接收最低電壓(Vss)且耦合線CL2接收抹除電壓(Vee)，所以記憶胞陣列400中連接於耦合線CL1的第一列為選定列，連接於耦合線CL2的第二列為非選定列。非選定列中的記憶胞c21、c22無法被抹除。
再者，於選定列中，抹除線EL1、源極線SL1、SL2與位元線BL1、BL2接收抹除電壓(Vee)，所以熱載子(例如電子)經由FN穿隧(Fowler-Nordheim tunneling)效應退出記憶胞c11、c12中浮動閘電晶體M1、M2的浮動閘極，使得記憶胞c11、c12被抹除為第二儲存狀態。換言之，於抹除動作時，選定列的所有記憶胞(亦即選定頁的記憶胞)會被抹除為第二儲存狀態。
如第5C圖所示，於讀取動作時，耦合線CL1接收第一供應電壓(Vd1)，耦合線CL2接收第一供應電壓(Vd1)，字元線WL1接收第二供應電壓(Vd2)，字元線WL2接收最低電壓(Vss)，源極線SL1接收第一供應電壓(Vd1)，位元線BL1接收第二供應電壓(Vd2)，源極線SL2與位元線BL2接收第一供應電壓(Vd1)，抹除線EL1接收第一供應電壓(Vd1)。除此之外，P型井區PW2接收的電壓相同於耦合線CL1，亦即第一供應電壓(Vd1)。P型井區PW3接收的電壓相同於耦合線CL2，亦即第一供應電壓(Vd1)。深N型井區(DNW)接收第二供應電壓(Vd2)。其中，第二供應電壓(Vd2)大於第一供應電壓(Vd1)，第一供應電壓(Vd1)大於等於最低電壓(Vss)，且最低電壓(Vss)小於等於0V。舉例來說，第二供應電壓(Vd2)為5V，第一供應電壓(Vd1)為1V，最低電壓(Vss)為0V。
於讀取動作時，由於耦合線CL1接收第一供應電壓(Vd1)且字元線WL1接收第二供應電壓(Vd2)，所以記憶胞陣列400中連接於耦合線CL1的第一列為選定列。再者，由於耦合線CL2接收第一供應電壓(Vd1)且字元線WL2接收最低電壓(Vss)，所以記憶胞陣列400中連接於耦合線CL2的第二列為非選定列，且非選定列中的記憶胞c21、c22無法被讀取。
再者，於選定列中，字元線WL1接收第二供應電壓(Vd2)，源極線SL1接收第一供應電壓(Vd1)，位元線BL1接收第二供應電壓(Vd2)，所以選擇電晶體Ma開啟，記憶胞c11會產生一讀取電流(read current)，由位元線BL1流經浮動閘極M1至源極線SL1。再者，讀取電流的大小係根據記憶胞c11的儲存狀態來決定，例如第一儲存狀態的讀取電流小於第二儲存狀態的讀取電流。換句話說，於讀取動作時，根據記憶胞c11所產生的讀取電流即可判斷記憶胞c11的儲存狀態。
另外，由於字元線WL1接收第二供應電壓(Vd2)，源極線SL2與位元線BL2接收第一供應電壓(Vd1)，選擇電晶體Mb關閉，記憶胞c12不會產生讀取電流(read current)。也就是說，經由適當地偏壓 ，可以控制選定列上的任一記憶胞產生讀取電流或者不產生讀取電流，並判斷該記憶胞的儲存狀態。
由以上的說明可知，在第二實施例之記憶胞陣列400的設計中，不同列記憶胞的浮動閘電晶體與選擇電晶體皆設計於相同的P型井區PW1，因此可以大幅減少晶片的尺寸。再者，雖然不同列記憶胞的浮動閘電晶體設計在相同的P型井區PW1，於進行讀取動作時，僅有選定列(選定頁)記憶胞的儲存資料可以被讀取，非選定列(非選定頁)記憶胞的資料並不會被讀取。
請參照第6A圖與第6B圖，其所繪示為本發明第三實施例的多次編程非揮發性記憶體的記憶胞陣列與等效電路。再者，以下係以2×2個記憶胞所組成的記憶胞陣列600來做說明。當然，本發明並不限定於此，在此領域的技術人員可以根據本發明的內容組成m×n個記憶胞的記憶胞陣列。另外，第三實施例與第一實施例的製作流程類似，以下僅簡單介紹之。
如第6A圖所示，在半導體基板(substrate，未繪示)上形成一深N型井區(DNW)605。接著，在深N型井區(DNW)605中形成三個隔離的P型井區PW1、PW2、PW3，亦即三個獨立的隔離區域。相同地，上述的深N型井區(DNW)605也可以利用N型埋入層(NBL)來取代。
根據本發明的第三實施例，形成多個多晶矽(poly silicon)閘極層640、642、644、650、652、654、660、662、664、670、672、674。其中，閘極層640、650由P型井區PW1延伸至P型井區PW2，閘極層660、670由P型井區PW1延伸至P型井區PW3。基本上，多晶矽(poly silicon)閘極層640、650、660、670會作為浮動閘電晶體的浮動閘極(FG)。再者，閘極層642與644位於P型井區PW1中，閘極層640的二側；閘極層652、654位於P型井區PW1中，閘極層650的二側；閘極層662、664位於P型井區PW1中，閘極層660的二側；閘極層672、674位於P型井區PW1中，閘極層670的二側。
接著，以多晶矽(poly silicon)閘極層640、642、644、650、652、654、660、662、664、670、672、674作為遮罩(mask)進行離子佈植製程，形成多個n型摻雜區622、611~618、627、629、637、639、632。其中，n型摻雜區611~618、627、629、637、639位於P型井區PW1中，n型摻雜區622位於P型井區PW2中，n型摻雜區632位於P型井區PW3中。
另外，利用多個金屬層連接至n型摻雜區622、611、614、615、618、632以及P型井區PW1。亦即，源極線SL1連接至n型摻雜區611、位元線 BL1連接至n型摻雜區614、源極線SL2連接至n型摻雜區615、位元線 BL2連接至n型摻雜區618、耦合線(coupling line)CL1連接至n型摻雜區622、耦合線CL2連接至n型摻雜區632、抹除線(erase line)EL1連接至P型井區PW1。再者，利用多個金屬層連接至閘極層642、644、652、654、662、664、672、674。亦即，字元線WL1連接至閘極層642、644、652與654，字元線WL2連接至閘極層662、664、672與674。
根據本發明的第三實施例，第6A圖的記憶胞陣列600中包括四個記憶胞c11~c22，每個記憶胞皆包括一浮動閘電晶體、一開關電晶體、一選擇電晶體與一電容器，且浮動閘電晶體為單閘極浮動閘電晶體(single gate floating gate transistor)。換句話說，第三實施例記憶胞陣列600中的記憶胞c11~c22為三電晶體與單一電容器的3T1C記憶胞(3T1C cell)。
如第6A圖與第6B圖所示，在記憶胞c11中，n型摻雜區611與612位於閘極層644的二側，n型摻雜區612與613位於閘極層640的二側，n型摻雜區613與614位於閘極層642的二側。因此，閘極層644、n型摻雜區611、n型摻雜區612與P型井區PW1形成一開關電晶體Me，閘極層640、n型摻雜區612、n型摻雜區613與P型井區PW1形成一浮動閘電晶體M1；閘極層642、n型摻雜區613、n型摻雜區614與P型井區PW1形成一選擇電晶體Ma；且閘極層640與n型摻雜區622形成一電容器C1。另外，記憶胞c12、c21、c22的結構與記憶胞c11類似，此處不再贅述。
根據本發明的第三實施例，記憶胞陣列600中，不同列的四個記憶胞c11~c22的浮動閘電晶體M1~M4、 開關電晶體Me~Mh與選擇電晶體Ma~Md皆形成於P型井區PW1中，且P型井區PW1連接至抹除線EL1。換句話說，四個浮動閘電晶體M1~M4、四個開關電晶體Me~Mh與四個選擇電晶體Ma~Md的體極端(body terminal)皆連接至抹除線EL1。
如第6B圖所示，記憶胞陣列600包括2×2個記憶胞c11~c22，且記憶胞陣列600連接至字元線WL1、WL2，耦合線CL1、CL2，源極線SL1、SL2，位元線BL1、BL2，抹除線EL1。其中，第一列包括二個記憶胞c11、c12；第二列包括二個記憶胞c21、c22。再者，記憶胞陣列600中連接至相同列的多個記憶胞可視為一頁(page)。
在記憶胞c11中，開關電晶體Me的第一汲/源端連接至源極線SL1，開關電晶體Me的閘極端連接至字元線 WL1，浮動閘電晶體M1的第一汲/源端連接至開關電晶體Me的第二汲/源端，浮動閘電晶體M1的第二汲/源端連接至選擇電晶體Ma的第一汲/源端，選擇電晶體Ma的第二汲/源端連接至位元線BL1，選擇電晶體Ma的閘極端連接至字元線WL1，開關電晶體Me、浮動閘電晶體M1與選擇電晶體Ma的體極端連接至抹除線EL1，電容器C1的第一端連接至浮動閘電晶體M1的浮動閘極，電容器C1的第二端連接至耦合線CL1。另外，記憶胞c12、c21、c22的連接關係類似於記憶胞c11類似，此處不再贅述。
基本上，提供字元線WL1、WL2，耦合線CL1、CL2，源極線SL1、SL2，位元線BL1、BL2，抹除線EL1，P型井區PW2、PW3，深N型井區(DNW)605適當的偏壓，可以對記憶胞陣列600中的記憶胞c11~c22進行編程動作、抹除動作或讀取動作。以下說明之。
請參照第7A圖至第7C圖，其所繪示為本發明第三實施例記憶胞陣列600進行各種動作的偏壓示意圖。其中，於記憶胞陣列600運作時，僅會有一列的記憶胞作為一選定列(selected row)，其他列則為非選定列(unselected row)。
如第7A圖所示，於編程動作時，耦合線CL1接收編程電壓(Vpp)，耦合線CL2接收最低電壓(Vss)，字元線WL1接收第二供應電壓(Vd2)，字元線WL2接收最低電壓(Vss)，源極線SL1與位元線BL1接收第一供應電壓(Vd1)，源極線SL2與位元線BL2接收第二供應電壓(Vd2)，抹除線EL1接收最低電壓(Vss)。除此之外，P型井區PW2接收的電壓相同於耦合線CL1，亦即編程電壓(Vpp)。P型井區PW3接收的電壓相同於耦合線CL2，亦即最低電壓(Vss)。深N型井區(DNW)接收編程電壓(Vpp)。其中，編程電壓(Vpp)大於第二供應電壓(Vd2)，第二供應電壓(Vd2)大於第一供應電壓(Vd1)，第一供應電壓(Vd1)大於等於最低電壓(Vss)，且最低電壓(Vss)小於等於0V。舉例來說，編程電壓(Vpp)為8V，第二供應電壓(Vd2)為5V，第一供應電壓(Vd1)為1V，最低電壓(Vss)為0V。
於編程動作時，由於耦合線CL1接收編程電壓(Vpp)且字元線WL1接收第二供應電壓(Vd2)，所以記憶胞陣列600中連接於耦合線CL1與字元線WL1的第一列為選定列。再者，由於耦合線CL2接收最低電壓(Vss)且字元線WL2接收最低電壓(Vss)，所以連接於耦合線CL2與字元線WL2的第二列為非選定列，且非選定列中的記憶胞c21、c22無法被編程。
再者，於選定列中，源極線SL1與位元線BL1接收第一供應電壓(Vd1)且字元線WL1接收第二供應電壓(Vd2)，所以開關電晶體Me與選擇電晶體Ma開啟(turn on)，熱載子(例如電子)經由FN穿隧(Fowler-Nordheim tunneling)效應注入記憶胞c11中浮動閘電晶體M1的浮動閘極，使得記憶胞c11被編程為第一儲存狀態。另外，源極線SL2與位元線BL2接收第二供應電壓(Vd2)且字元線WL1接收第二供應電壓(Vd2)，所以開關電晶體Mf與選擇電晶體Mb關閉(turn off)，熱載子(例如電子)不會注入記憶胞c12中浮動閘電晶體M2的浮動閘極，使得記憶胞c12被編程為第二儲存狀態。換言之，經由適當地控制源極線SL1、SL2以及位元線BL1、BL2的電壓，可以將選定列上的記憶胞c11、c12編程為第一儲存狀態或者第二儲存狀態。
如第7B圖所示，於抹除動作時，耦合線CL1接收最低電壓(Vss)，耦合線CL2接收抹除電壓(Vee)，字元線WL1與字元線WL2接收第一供應電壓(Vd1)，源極線SL1、SL2與位元線BL1、BL2接收抹除電壓(Vee)，抹除線EL1接收抹除電壓(Vee)。除此之外，P型井區PW2接收的電壓相同於耦合線CL1，亦即最低電壓(Vss)。P型井區PW3接收的電壓相同於耦合線CL2，亦即抹除電壓(Vee)。深N型井區(DNW)接收抹除電壓(Vee)。其中，抹除電壓(Vee)大於最低電壓(Vss)，且最低電壓(Vss)小於等於0V。舉例來說，抹除電壓(Vee)為12V，最低電壓(Vss)為0V。
於抹除動作時，由於耦合線CL1接收最低電壓(Vss)且耦合線CL2接收抹除電壓(Vee)，所以記憶胞陣列600中連接於耦合線CL1的第一列為選定列，連接於耦合線CL2的第二列為非選定列。非選定列中的記憶胞c21、c22無法被抹除。
再者，於選定列中，抹除線EL1、源極線SL1、SL2與位元線BL1、BL2接收抹除電壓(Vee)，所以熱載子(例如電子)經由FN穿隧(Fowler-Nordheim tunneling)效應退出記憶胞c11、c12中浮動閘電晶體M1、M2的浮動閘極，使得記憶胞c11、c12被抹除為第二儲存狀態。換言之，於抹除動作時，選定列的所有記憶胞(亦即選定頁的記憶胞)會被抹除為第二儲存狀態。
如第7C圖所示，於讀取動作時，耦合線CL1接收第一供應電壓(Vd1)，耦合線CL2接收第一供應電壓(Vd1)，字元線WL1接收第二供應電壓(Vd2)，字元線WL2接收最低電壓(Vss)，源極線SL1接收第一供應電壓(Vd1)，位元線BL1接收第二供應電壓(Vd2)，源極線SL2與位元線BL2接收第一供應電壓(Vd1)，抹除線EL1接收第一供應電壓(Vd1)。除此之外，P型井區PW2接收的電壓相同於耦合線CL1，亦即第一供應電壓(Vd1)。P型井區PW3接收的電壓相同於耦合線CL2，亦即第一供應電壓(Vd1)。深N型井區(DNW)接收第二供應電壓(Vd2)。其中，第二供應電壓(Vd2)大於第一供應電壓(Vd1)，第一供應電壓(Vd1)大於等於最低電壓(Vss)，且最低電壓(Vss)小於等於0V。舉例來說，第二供應電壓(Vd2)為5V，第一供應電壓(Vd1)為1V，最低電壓(Vss)為0V。
於讀取動作時，由於耦合線CL1接收第一供應電壓(Vd1)且字元線WL1接收第二供應電壓(Vd2)，所以記憶胞陣列600中連接於耦合線CL1的第一列為選定列。再者，由於耦合線CL2接收第一供應電壓(Vd1)且字元線WL2接收最低電壓(Vss)，所以記憶胞陣列600中連接於耦合線CL2的第二列為非選定列，且非選定列中的記憶胞c21、c22無法被讀取。
再者，於選定列中，字元線WL1接收第二供應電壓(Vd2)，源極線SL1接收第一供應電壓(Vd1)，位元線BL1接收第二供應電壓(Vd2)，所以開關電晶體Me與選擇電晶體Ma開啟，記憶胞c11會產生一讀取電流(read current)，由位元線BL1流經浮動閘極M1至源極線SL1。再者，讀取電流的大小係根據記憶胞c11的儲存狀態來決定，例如第一儲存狀態的讀取電流小於第二儲存狀態的讀取電流。換句話說，於讀取動作時，根據記憶胞c11所產生的讀取電流即可判斷記憶胞c11的儲存狀態。
另外，由於字元線WL1接收第二供應電壓(Vd2)，源極線SL2與位元線BL2接收第一供應電壓(Vd1)，開關電晶體Mf與選擇電晶體Mb關閉，記憶胞c12不會產生讀取電流(read current)。也就是說，經由適當地偏壓 ，可以控制選定列上的任一記憶胞產生讀取電流或者不產生讀取電流，並判斷該記憶胞的儲存狀態。
由以上的說明可知，在第三實施例之記憶胞陣列600的設計中，不同列記憶胞的浮動閘電晶體、開關電晶體與選擇電晶體皆設計於相同的P型井區PW1，因此可以大幅減少晶片的尺寸。再者，雖然不同列記憶胞的浮動閘電晶體設計在相同的P型井區PW1，於進行讀取動作時，僅有選定列(選定頁)記憶胞的儲存資料可以被讀取，非選定列(非選定頁)記憶胞的資料並不會被讀取。
根據以上的說明，本發明提出一種多次編程非揮發性記憶體的記憶胞陣列。記憶胞陣列中的記憶胞可為單一浮動閘電晶體與單一電容器的1T1C記憶胞(1T1C cell)；一浮動閘電晶體、一選擇電晶體與一電容器的2T1C記憶胞(2T1C cell)；或者，一浮動閘電晶體、一開關電晶體、一選擇電晶體與一電容器的3T1C記憶胞(3T1C cell)。另外，在記憶胞陣列的設計中，將不同列記憶胞的浮動閘電晶體設計在相同的井區中，用以降低晶片尺寸。再者，設計記憶胞陣列的偏壓，使得記憶胞陣列能夠正常地進行編程動作、抹除動作或讀取動作。
由以上的各種實施例之說明可知，記憶胞陣列中的記憶胞使用浮動閘電晶體來作為儲存元件(storage device)。在其他實施例中，浮動閘電晶體也可以由其他具有電荷儲存層(charge storage layer)的記憶電晶體(memory transistor)來取代。舉例來說，記憶電晶體可為具ONO閘介電層(ONO gate dielectric)的電晶體。其中，ONO閘介電層為氧化物層/氮化物層/氧化物層的薄膜，而氮化物層可作為電荷儲存層。相同地，在記憶胞陣列中，不同列之記憶胞中的記憶電晶體也會製作在相同的井區。亦即，不同列之記憶胞中的記憶電晶體，其體極端會連接至相同的抹除線，其結構與運作關係類似於上述三個實施例，此處不再贅述。
再者，在本發明的實施例中係以n型電晶體為例來做說明。當然，本發明並不限定於此，在此領域的技術人員也可以利用p型電晶體與電容器來組成記憶胞，且將不同列的p型電晶體設計在相同的N型井區中。舉例來說，根據上述的製造流程，在此領域的技術人員可在P型基板中形成互相隔離的三個N型井區，並在N型井區上形成閘極層，接著形成多個p型摻雜區，用以形成記憶胞陣列。另外，搭配適當地偏壓，即可對記憶胞陣列進行編程動作、抹除動作或者讀取動作。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100,200,400,600:記憶胞陣列 205,405,605:深N型井區 211,214,215,218,222,232,411,413,414,415,417,418:n型摻雜區 240,250,260,270,440,442,450,452,460,462,470,472:閘極層 422,427,432,437,611,612,613,614,615,616,617,618:n型摻雜區 640,642,644,650,652,654,660,662,664,670,672,674:閘極層 622,627,629,632,637,639:n型摻雜區
第1圖為習知多次編程非揮發性記憶體的記憶胞陣列示意圖； 第2A圖至第2D圖為本發明第一實施例的多次編程非揮發性記憶體的記憶胞陣列之製作流程圖與等效電路； 第3A圖至第3C圖為本發明第一實施例記憶胞陣列進行各種動作的偏壓示意圖； 第4A圖至第4B圖為本發明第二實施例的多次編程非揮發性記憶體的記憶胞陣列之製作流程圖與等效電路； 第5A圖至第5C圖為本發明第二實施例記憶胞陣列進行各種動作的偏壓示意圖； 第6A圖至第6B圖為本發明第三實施例的多次編程非揮發性記憶體的記憶胞陣列之製作流程圖與等效電路；以及 第7A圖至第7C圖為本發明第三實施例記憶胞陣列進行各種動作的偏壓示意圖。
200:記憶胞陣列
c11,c12,c21,c22:記憶胞

Claims (11)

  1. 一種多次編程非揮發性記憶體的記憶胞陣列，該記憶胞陣列連接至一第一耦合線、一第二耦合線、一第一抹除線、一第一源極線、一第二源極線、一第一位元線與一第二位元線，該記憶胞陣列包括： 一第一記憶胞，該第一記憶胞連接至該第一耦合線、該第一抹除線、該第一源極線與該第一位元線； 一第二記憶胞，該第二記憶胞連接至該第一耦合線、該第一抹除線、該第二源極線與該第二位元線； 一第三記憶胞，該第三記憶胞連接至該第二耦合線、該第一抹除線、該第一源極線與該第一位元線；以及 一第四記憶胞，該第四記憶胞連接至該第二耦合線、該第一抹除線、該第二源極線與該第二位元線。
  2. 如請求項1所述之記憶胞陣列，其中該第一抹除線連接至一第一井區，該第一耦合線連接至一第二井區，且該第二耦合線連接至一第三井區。
  3. 如請求項1所述之記憶胞陣列，其中於一編程動作時，該第一耦合線接收一編程電壓，該第二耦合線與該第一抹除線接收一最低電壓，該第一源極線與該第一位元線接收一第一供應電壓使得該第一記憶胞被編程為一第一儲存狀態，該第二源極線與該第二位元線接收一第二供應電壓使得該第二記憶胞被編程為一第二儲存狀態，該編程電壓大於該第二供應電壓，該第二供應電壓大於該第一供應電壓，該第一供應電壓大於等於該最低電壓。
  4. 如請求項3所述之記憶胞陣列，其中於一抹除動作時，該第一耦合線接收該最低電壓，該第二耦合線與該第一抹除線接收一抹除電壓，該第一源極線與該第一位元線接收該抹除電壓使得該第一記憶胞被抹除為該第二儲存狀態，該第二源極線與該第二位元線接收該抹除電壓使得該第二記憶胞被抹除為該第二儲存狀態，該抹除電壓大於該最低電壓。
  5. 如請求項3所述之記憶胞陣列，其中於一讀取動作時，該第一耦合線與該第一抹除線接收該第一供應電壓，該第二耦合線接收該最低電壓，該第一源極線接收該第一供應電壓，該第一位元線接收該第二供應電壓使得該第一記憶胞產生一讀取電流，該第二源極線與該第二位元線接收該第一供應電壓使得該第二記憶胞未產生該讀取電流。
  6. 如請求項1所述之記憶胞陣列，更包括：一第一字元線，連接至該第一記憶胞與該第二記憶胞；以及，一第二字元線，連接至該第三記憶胞與該第四記憶胞。
  7. 如請求項6所述之記憶胞陣列，其中於一編程動作時，該第一耦合線接收一編程電壓，該第二耦合線與該第一抹除線接收一最低電壓，該第一源極線與該第一位元線接收一第一供應電壓，該第一字元線接收一第二供應電使得該第一記憶胞被編程為一第一儲存狀態，該第二源極線與該第二位元線接收該第二供應電壓，該第二字元線接收該最低電壓，使得該第二記憶胞被編程為一第二儲存狀態，該編程電壓大於該第二供應電壓，該第二供應電壓大於該第一供應電壓，該第一供應電壓大於等於該最低電壓。
  8. 如請求項7所述之記憶胞陣列，其中於一抹除動作時，該第一耦合線接收該最低電壓，該第二耦合線與該第一抹除線接收一抹除電壓，該第一字元線與該第二字元線接收該第一供應電壓，該第一源極線與該第一位元線接收該抹除電壓使得該第一記憶胞被抹除為該第二儲存狀態，該第二源極線與該第二位元線接收該抹除電壓使得該第二記憶胞被抹除為該第二儲存狀態，該抹除電壓大於該最低電壓。
  9. 如請求項7所述之記憶胞陣列，其中於一讀取動作時，該第一耦合線、該第二耦合線與該第一抹除線接收該第一供應電壓，該第一字元線接收該第二供應電壓，該第二字元線接收該最低電壓，該第一源極線接收該第一供應電壓，該第一位元線接收該第二供應電壓使得該第一記憶胞產生一讀取電流，該第二源極線與該第二位元線接收該第一供應電壓使得該第二記憶胞未產生該讀取電流。
  10. 如請求項1所述之記憶胞陣列，其中該第一記憶胞包括一第一浮動閘電晶體與一第一電容器，該第一電容器的一第一端連接至該第一耦合線，該第一電容器的一第二端連接至該第一浮動閘電晶體的一浮動閘極；該第二記憶胞包括一第二浮動閘電晶體與一第二電容器，該第二電容器的一第一端連接至該第一耦合線，該第二電容器的一第二端連接至該第二浮動閘電晶體的一浮動閘極；該第三記憶胞包括一第三浮動閘電晶體與一第三電容器，該第三電容器的一第一端連接至該第二耦合線，該第三電容器的一第二端連接至該第三浮動閘電晶體的一浮動閘極；該第四記憶胞包括一第四浮動閘電晶體與一第四電容器，該第四電容器的一第一端連接至該第二耦合線，該第四電容器的一第二端連接至該第四浮動閘電晶體的一浮動閘極；以及，該第一浮動閘電晶體、該第二浮動閘電晶體、該第三浮動閘電晶體與該第四浮動閘電晶體的體極端接連接至該第一抹除線。
  11. 如請求項1所述之記憶胞陣列，其中該第一記憶胞、該第二記憶胞、該第三記憶胞與該第四記憶胞內皆包括記憶電晶體，每一該記憶電晶體中具有一電荷儲存層，且所有記憶電晶體的體極端皆連接至該第一抹除線。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
KR20220145223A (ko) * 2021-04-21 2022-10-28 삼성전자주식회사 프로세싱 소자 및 프로세싱 소자를 포함하는 전자 장치
KR20230045690A (ko) * 2021-09-27 2023-04-05 삼성전자주식회사 2t-1c 구조의 반도체 메모리 소자 및 이의 제조 방법
US11901004B2 (en) * 2022-04-08 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array, memory structure and operation method of memory array

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW336319B (en) * 1997-05-12 1998-07-11 Powerchip Semiconductor Corp Method for reducing cell plate noises and circuit thereof
US20070211510A1 (en) * 2006-03-09 2007-09-13 Texas Instruments Incorporated Low resistance plate line bus architecture
US7885110B2 (en) * 2008-03-25 2011-02-08 Rao G R Mohan Random access memory with CMOS-compatible nonvolatile storage element and parallel storage capacitor
US8339831B2 (en) * 2010-10-07 2012-12-25 Ememory Technology Inc. Single polysilicon non-volatile memory
US8605477B2 (en) * 2010-04-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9208826B2 (en) * 2012-03-30 2015-12-08 Sharp Kabushiki Kaisha Semiconductor storage device with two control lines

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2968906B2 (ja) * 1992-04-07 1999-11-02 三菱電機株式会社 不揮発性半導体記憶装置
JPH06325582A (ja) * 1993-05-12 1994-11-25 Rohm Co Ltd 不揮発性記憶装置
KR100335767B1 (ko) * 1999-12-29 2002-05-09 박종섭 플래쉬 메모리 장치
US8164362B2 (en) 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US6445216B1 (en) 2001-05-14 2002-09-03 Intel Corporation Sense amplifier having reduced Vt mismatch in input matched differential pair
US6590807B2 (en) * 2001-08-02 2003-07-08 Intel Corporation Method for reading a structural phase-change memory
US7263001B2 (en) * 2005-03-17 2007-08-28 Impinj, Inc. Compact non-volatile memory cell and array system
US7269056B1 (en) * 2006-04-27 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid design for split-word line style memory cell
US7436710B2 (en) * 2007-03-12 2008-10-14 Maxim Integrated Products, Inc. EEPROM memory device with cell having NMOS in a P pocket as a control gate, PMOS program/erase transistor, and PMOS access transistor in a common well
US7995397B1 (en) * 2007-05-03 2011-08-09 Cypress Semiconductor Corporation Power supply tracking single ended sensing scheme for SONOS memories
US8472251B2 (en) * 2008-02-11 2013-06-25 Aplus Flash Technology, Inc. Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device
US7885101B2 (en) 2008-12-29 2011-02-08 Numonyx B.V. Method for low-stress multilevel reading of phase change memory cells and multilevel phase change memory
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8355282B2 (en) * 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
KR20130067687A (ko) 2011-12-14 2013-06-25 에스케이하이닉스 주식회사 데이터 센싱 회로 및 이를 포함하는 메모리 장치
US8787092B2 (en) * 2012-03-13 2014-07-22 Ememory Technology Inc. Programming inhibit method of nonvolatile memory apparatus for reducing leakage current
KR101983274B1 (ko) * 2012-05-18 2019-05-30 삼성전자주식회사 상변화 랜덤 액세스 메모리 장치 및 센싱 방법
US9312014B2 (en) * 2013-04-01 2016-04-12 SK Hynix Inc. Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171856B2 (en) * 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
US9275702B2 (en) * 2013-11-29 2016-03-01 The Regents Of The University Of Michigan Memory circuitry including read voltage boost
US9214203B2 (en) * 2014-02-12 2015-12-15 Ememory Technology Inc. Sensing apparatus and data sensing method thereof
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
TWI630623B (zh) * 2017-04-07 2018-07-21 力旺電子股份有限公司 可編程可抹除的非揮發性記憶體
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US11063772B2 (en) * 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
KR102167831B1 (ko) * 2018-06-21 2020-10-21 윈본드 일렉트로닉스 코포레이션 메모리 디바이스 및 그의 테스트 읽기 쓰기 방법
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
US11017862B2 (en) * 2018-12-13 2021-05-25 Ememory Technology Inc. Multi-time programming memory cell and memory cell array with erase inhibit capability
US11152383B2 (en) * 2020-03-03 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW336319B (en) * 1997-05-12 1998-07-11 Powerchip Semiconductor Corp Method for reducing cell plate noises and circuit thereof
US20070211510A1 (en) * 2006-03-09 2007-09-13 Texas Instruments Incorporated Low resistance plate line bus architecture
US7885110B2 (en) * 2008-03-25 2011-02-08 Rao G R Mohan Random access memory with CMOS-compatible nonvolatile storage element and parallel storage capacitor
US8605477B2 (en) * 2010-04-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8339831B2 (en) * 2010-10-07 2012-12-25 Ememory Technology Inc. Single polysilicon non-volatile memory
US9208826B2 (en) * 2012-03-30 2015-12-08 Sharp Kabushiki Kaisha Semiconductor storage device with two control lines

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