KR100335767B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 칩 인에이블 바 신호에 따라 소정 전압 이상으로 인가되는 전원 전압을 검출하기 위한 전원 전압 검출 회로와, 상기 전원 전압 검출 회로의 출력 신호 및 독출 신호에 따라 다수의 로드 비트를 생성하기 위한 제어 회로와, 칩 인에이블 바 신호, 독출 신호 및 상기 로드 비트에 따라 기준 전류를 생성하기 위한 기준 전류 발생기와, 상기 기준 전류 발생기의 출력 전류 및 메인 셀 전류를 비교하기 위한 센스 증폭기로 이루어져, 플래쉬 메모리 소자의 독출 동작을 안정적으로 수행할 수 있는 플래쉬 메모리 장치에 관해 제시된다.

Description

플래쉬 메모리 장치{Flash memory device}
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 전원 전압이 소정 전압 이하 또는 이상으로 인가되는 것을 검출하여 각각 다른 상태의 로드 비트를 생성하고 이를 이용하여 기준 전류를 다르게 생성하여 센스 증폭기에 공급함으로써 플래쉬 메모리 소자의 독출 동작을 안정적으로 수행할 수 있는 플래쉬 메모리 장치에 관한 것이다.
플래쉬 메모리 소자는 메모리 셀의 플로팅 게이트에 충전되는 전자의 양에 따라 소거 셀과 프로그램 셀로 구분되며, 메인 셀의 전류와 더미 셀의 기준 전류를 비교하여 증폭하는 센스 증폭기에 의해 독출 동작을 수행하게 된다.
종래의 센스 증폭기의 센싱 라인을 도 1에 도시하였다. 1은 소거 검증 라인이고, 2는 메인 셀과 기준 셀의 전류비가 1:2일 경우의 독출 라인이며, 3은 메인 셀과 기준 셀의 전류비가 1:3일 경우의 독출 라인으로, 독출 라인보다 높은 전류를 나타내는 셀을 소거 셀로 판정하고 낮은 전류를 나타내는 셀을 프로그램 셀로 판정한다. 그런데, 프로그램 셀의 문턱 전압 이상에서 증가되는 셀 전류가 전원 전압이 상승함에 따라 급격히 증가하게 되어 4로 나타낸 프로그램 검증 라인이 독출 라인보다 상승하게 된다. 따라서, 프로그램 셀을 소거 셀로 오판정하는 독출 페일을 야기하게 된다. 특히 이러한 현상은 센스 증폭기에 연결되는 비트라인에 셀들이 공유되는 NOR 어레이 구조에서 두드러지게 나타나는데, 전원 전압이 상승함에 따라 비트라인 누설 전류가 증가하기 때문에 프로그램 셀을 소거 셀로 오판정하는 독출 페일을 야기한다.
상기와 같은 문제점을 해결하기 위해서는 충분한 독출 마진을 확보하여야 한다. 이를 위해 독출 라인을 여유있게 설계하는 방법, 프로그램 셀의 문턱 전압을 증대시키고 비트라인 누설 전류를 감소시키는 방법, 그리고 워드라인 전압 레귤레이션을 이용하여 높은 전원 전압 마진을 확보하는 방법등이 사용되고 있다.
그런데, 충분한 독출 마진을 확보하는 방법은 독출 속도가 심각하게 저하되는 문제점이 있다. 또한, 프로그램 셀의 문턱 전압을 증대시키고 비트라인 누설 전류를 감소시키는 방법은 드레인 펌프의 사이즈를 증가시켜야 하기 때문에 칩 사이즈가 증가되는 문제점이 있다. 이러한 문제점 때문에 워드라인 레귤레이션을 이용하여 높은 전원 전압 마진을 확보하는 방법을 주로 사용한다. 이 방법에 따른 센싱 라인을 도 2에 나타내었다. 도 2에 도시된 바와 같이 워드라인 레귤레이션을 이용하여 높은 전원 전압 마진을 확보하면 프로그램 셀을 소거 셀로 오판정하는 독출 페일을 야기하지는 않는다. 이 방법은 칩 인에이블 바 신호(CEb)와 독출 신호의 제어에 따라 네가티브 피드백 레귤레이션 회로를 동작시키게 되는데, 이때 워드라인의 로딩 캐패시턴스에 의해 워드라인에 리플이 발생된다. 이러한 리플에 의해 칩이인에이블된 후 유효 데이터(valid data)가 나오는데 걸리는 시간(tCE)이 길어지기 때문에 칩 인에이블 바 신호(CEb)와 독출 신호의 인에이블에 따라 얼마나 빠른 시간에 안정된 워드라인 전압으로 레귤레이션 되는가가 칩 동작을 좌우하게 된다.
따라서, 본 발명은 특정한 전원 전압 이상에서 센스 증폭기의 로드율을 변화시켜 독출 마진을 충분히 확보할 수 있도록 한 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 칩 인에이블 바 신호에 따라 소정 전압 이상으로 인가되는 전원 전압을 검출하기 위한 전원 전압 검출 회로와, 상기 전원 전압 검출 회로의 출력 신호 및 독출 신호에 따라 다수의 로드 비트를 생성하기 위한 제어 회로와, 칩 인에이블 바 신호, 독출 신호 및 상기 로드 비트에 따라 기준 전류를 생성하기 위한 기준 전류 발생기와, 상기 기준 전류 발생기의 출력 전류 및 메인 셀 전류를 비교하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 센스 증폭기의 센싱 라인을 나타낸 그래프.
도 2는 워드라인 레귤레이션을 이용한 센스 증폭기의 센싱 라인을 나타낸 그래프.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 블럭도.
도 4는 본 발명에 따른 전원 전압 검출 회로도.
도 5는 본 발명에 따른 전원 전압 검출 회로의 시뮬레이션 그래프.
도 6은 본 발명에 따른 제어 회로도.
도 7은 본 발명에 따른 기준 전류 발생기의 회로도.
도 8은 본 발명에 따른 메인 셀 및 센스 증폭기의 회로도.
도 9는 본 발명에 따른 플래쉬 메모리 장치의 센싱 라인을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11 : 전원 전압 검출부 12 : 제어 회로부
13 : 메인 셀 14 : 센스 증폭기
15 : 기준 전류 발생기
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블럭도이다.
전원 전압 검출부(11)는 칩 인에이블 바 신호(CEb)에 따라 전원 전압을 검출하여 특정한 전압 이상으로 전원 전압이 증가하면 고전압을 나타내는 제어 신호(S1)를 출력한다. 제어 회로부(12)는 전원 전압 검출부(11)에서 출력된 제어 신호(S1)와 독출 신호(READ)에 따라 로드 비트(LOAD BIT)를 출력한다. 메인 셀 블럭(13)은 칩 인에이블 바 신호(CEb)와 독출 신호(READ)에 따라 메인 셀의 전류를 센스 증폭기(14)로 출력한다. 더미 셀 블럭(15)은 칩 인에이블 바 신호(CEb), 독출 신호(READ) 및 제어 회로부(12)에서 출력된 로드 비트(LOAD BIT)에 따라 기준 전류를 발생시켜 센스 증폭기(14)로 출력한다. 센스 증폭기(14)는 칩 인에이블 바 신호(CEb), 독출 신호(READ)에 따라 메인 셀 블럭(13)에서 출력된 메인 셀 전류와 더미 셀 블럭(15)에서 출력된 기준 전류를 비교하여 증폭한 후 출력한다.
도 4는 본 발명에 따른 전원 전압 검출 회로도로서, 다음과 같이 구성된다.
전원 단자와 제 1 노드(Q11) 사이에 칩 인에이블 바 신호(CEb)에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에는 저항 역할을 하는 다수의 PMOS 트랜지스터가 접속된다. 제 1 노드(Q11)와 제 2 노드(Q12) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 접속된다. 제 2 노드(Q12)와 제 3 노드(Q13) 사이에 PMOS 트랜지스터 체인의 소정 PMOS 트랜지스터의 문턱 전압만큼 강하된 제 1 전압에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 제 3 노드(Q13)와 접지 단자(Vss) 사이에 제 1 인버터(I11)를 통해 반전된 칩 인에이블 바 신호(CEb)에 의해 구동되는 제 3 NMOS 트랜지스터(N13)가 접속된다. 제 1 노드(Q11)와 제 4 노드(Q14) 사이에 제 2노드(Q12)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P13)가 접속된다. 제 4 노드(Q14)와 제 3 노드(Q13) 사이에 PMOS 트랜지스터 체인의 소정 PMOS 트랜지스터를의 문턱 전압만큼 강하되어 제 1 전압보다 낮은 제 2 전압에 따라 구동되는 제 3 NMOS 트랜지스터(N13)가 접속된다.
상기와 같이 구성되는 본 발명에 따른 전원 전압 검출 회로의 구동 방법을 설명하면 다음과 같다.
칩 인에이블 신호(CE)가 하이 상태로 인가되면 그 반전 신호, 즉 로우 상태의 칩 인에이블 바 신호(CEb)에 의해 제 1 PMOS 트랜지스터(P11)가 턴온된다. 한편, 로우 상태의 칩 인에이블 바 신호(CEb)는 제 1 인버터(I11)를 통해 하이 상태로 반전되어 제 3 NMOS 트랜지스터(N13)를 턴온시킨다. 제 1 PMOS 트랜지스터(P11)를 통해 인가된 전원 전압(Vcc)은 다수의 PMOS 트랜지스터 체인을 통해 소정 전위만큼 강하되어 제 1 전압이 된다. 전원 전압(Vcc)이 상승함에 따라 제 1 전압도 상승하게 되어 제 1 NMOS 트랜지스터(N11)를 턴온시킨다. 턴온된 제 1 및 제 3 NMOS 트랜지스터(N11 및 N13)에 의해 접지 단자로 패스가 형성되어 제 2 노드(Q12)는 로우 상태로 된다. 로우 상태를 유지하는 제 2 노드(Q12)의 전위에 의해 제 2 및 제 3 PMOS 트랜지스터(P12 및 P13)가 턴온되어 전원 전압(Vcc)이 제 2 및 제 4 노드(Q12 및 Q14)로 공급된다. 그런데, 제 2 노드(Q12)와 접지 단자(Vss)는 패스가 형성되기 때문에 제 2 노드(Q12)는 로우 상태를 계속 유지하고, 제 4 노드(Q14)는 공급되는 전원 전압(Vcc) 만큼의 전위를 유지하게 된다. 따라서, 제 4 노드(Q14)의전위는 제 2 내지 제 4 인버터(I12 내지 I14)를 통해 반전 지연되어 로우 상태의 제 1 제어 신호(S1)신호를 출력한다.
계속적으로 상승하는 전원 전압(Vcc)에 의해 제 2 전압이 소정 전압 이상으로 상승하면 제 2 NMOS 트랜지스터(N12)가 턴온되어 제 4 노드(Q14)의 전위를 로우 상태로 만든다. 따라서, 로우 상태를 유지하는 제 4 노드(Q14)의 전위는 제 2 내지 제 4 인버터(I12 내지 I14)를 통해 반전 지연되어 하이 상태의 제 1 제어 신호(S1)를 출력한다.
도 5는 전원 전압 검출 회로의 시뮬레이션 결과를 도시한 파형도로서, 전원 전압(Vcc)이 약 6.5V로 상승하면 하이 상태의 신호가 출력됨을 알 수 있다.
도 6은 본 발명에 따른 제어 회로부의 회로도로서, 로드 비트<0>과 로드 비트<1>을 생성하여 출력한다.
독출 신호(READ)가 제 1 인버터(I21)를 통해 반전되어 로드 비트<0>이 생성되고, 전원 전압 검출부에서 출력된 제 1 제어 신호(S1)가 제 2 인버터(I22)를 통해 반전된 신호와 독출 신호(READ)가 NAND 게이트(21)에 의해 논리 조합되어 로드 비트<1>이 생성된다.
로드 비트<0> 및 로드 비트<1>은 플래쉬 메모리 소자가 독출 동작을 수행할 때 더미 셀의 기준 전류 발생기에 입력되는 것으로, 플래쉬 메모리 셀이 독출 동작을 수행할 경우만을 설명한다.
플래쉬 메모리 소자가 독출 동작을 수행할 경우 독출 신호(READ)는 하이 상태로 인가되는데, 제 1 인버터(I21)를 통해 로우 상태로 반전되어 로드 비트<0>이 된다. 독출 신호(READ)가 하이 상태로 인가되고 제 1 제어 신호(S1)가 로우 상태로 인가되면, 제 2 인버터(I22)를 통해 제 1 제어 신호(S1)는 하이 상태로 반전된다. 이 신호와 하이 상태의 독출 신호(READ)가 NAND 게이트(21)에 의해 논리 조합되어 로우 상태의 로드 비트<1>이 출력된다.
한편, 독출 신호(READ)가 하이 상태로 인가되고, 제 1 제어 신호(S1)가 하이 상태로 인가되면, 하이 상태의 독출 신호(READ)가 제 1 인버터(I21)를 통해 로우 상태로 반전되어 로드 비트<0>이 된다. 하이 상태의 제 1 제어 신호(S1)는 제 2 인버터(I22)를 통해 로우 상태로 반전되고, 하이 상태의 독출 신호(READ)와 NAND 게이트(21)에 의해 논리 조합되어 하이 상태의 로드 비트<1>이 출력된다.
상기한 바와 같이 본 발명에 따른 제어 회로부는 독출 동작을 수행하고 제 1 제어 신호(S1)가 로우 상태로 인가될 경우, 즉 전원 전압이 특정한 전압 이상으로 상승하지 않을 경우 로우 상태의 로드 비트<0> 및 로우 상태의 로드 비트<1>을 출력한다. 한편, 제 1 제어 신호(S1)가 하이 상태로 인가될 경우, 즉 전원 전압이 특정한 전압 이상으로 상승할 경우 로우 상태의 로드 비트<0> 및 하이 상태의 로드 비트<1>을 출력한다.
도 7은 본 발명에 따른 기준 전류 발생기의 회로도로서, 다음과 같이 구성된다.
기준 전류 발생기의 모든 NMOS 트랜지스터는 트리플 웰 NMOS 트랜지스터로서, N웰은 전원 단자에 접속되고, P웰은 접지 단자(Vss)에 접속된다. 트리플 웰 NMOS 트랜지스터 대신에 일반적인 NMOS 트랜지스터를 사용할 수도 있다.
전원 단자와 제 1 노드(Q21) 사이에 제 1 PMOS 트랜지스터(P201)가 접속되며, 제 1 노드(Q21)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N201)가 접속되어 독출 신호(REFSACON)를 반전시키는 인버터로 동작한다. 전원 단자와 제 2 노드(Q22) 사이에 제 2 PMOS 트랜지스터(P202)가 접속되며, 제 2 노드(Q22)와 접지 단자(Vss) 사이에 제 2 NMOS 트랜지스터(N202)가 접속되어 제 2 제어 신호(S2)를 반전시키는 인버터로 동작한다. 전원 단자와 제 3 노드(Q23) 사이에 제 1 노드(Q21)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P203) 및 기준 전압(VREF)에 따라 구동되는 제 3 NMOS 트랜지스터(N203)가 직렬 접속된다. 제 3 노드(Q23)와 제 4 노드(Q24) 사이에 전원 전압에 따라 구동되는 제 4 NMOS 트랜지스터(N204)가 접속된다. 제 4 노드(Q24)와 접지 단자(Vss) 사이에 제 1 노드(Q21)의 전위에 따라 구동되는 제 5 NNOS 트랜지스터(N205) 및 제 5 노드(Q25)의 전위에 따라 구동되는 제 6 NMOS 트랜지스터(N206)가 병렬 접속된다. 전원 단자와 제 5 노드(Q25) 사이에 제 4 노드(Q24)의 전위에 따라 구동되는 제 7 NMOS 트랜지스터(N207)가 접속된다. 전원 단자와 제 6 노드(Q26) 사이에 제 2 노드(Q22)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P204)와 로드 비트<0>에 따라 구동되는 제 5 PMOS 트랜지스터(P205)가 직렬 접속된다. 제 6 노드(Q26)와 접지 단자 사이에 제 2 노드(Q22)의 전위에 따라 구동되는 제 8 NMOS 트랜지스터(N208)와 로드 비트<0>에 따라 구동되는 제 9 NMOS 트랜지스터(N209)가 병렬 접속된다. 전원 단자와 제 7 노드(Q27) 사이에 제 2 노드(Q22)의 전위에 따라 구동되는 제 6 PMOS 트랜지스터(P206)와 로드 비트<1>에 따라 구동되는 제 7 PMOS 트랜지스터(P207)가 직렬 접속된다. 제 7 노드(Q27)와 접지 단자(Vss) 사이에 제 2 노드(Q22)의 전위에 따라 구동되는 제 10 NMOS 트랜지스터(N210)와 로드 비트<1>에 따라 구동되는 제 11 NMOS 트랜지스터(N211)가 병렬 접속된다. 제 5 노드(Q25)와 접지 단자(Vss) 사이에 제 6 노드(Q26)의 전위에 따라 구동되는 제 12 NMOS 트랜지스터(N212)와 다이오드 형태로 접속된 제 13 NMOS 트랜지스터(N213)가 직렬 접속된다. 제 5 노드(Q25)와 접지 단자(Vss) 사이에 제 7 노드(Q27)의 전위에 따라 구동되는 제 14 NMOS 트랜지스터(N214)와 다이오드 형태로 접속된 제 15 NMOS 트랜지스터(N215)가 직렬 접속된다. 제 5 노드(Q25)와 접지 단자(Vss) 사이에 제 2 제어 신호(S2)에 따라 구동되는 제 16 NMOS 트랜지스터(N216)와 다이오드 형태로 접속된 제 17 NMOS 트랜지스터(N217)가 직렬 접속된다. 제 5 노드(Q25)는 기준 비트라인과 접속된다. 전원 단자와 제 8 노드(Q28) 사이에 접지 전위가 인가되어 항상 턴온 상태를 유지하는 제 8 PMOS 트랜지스터(P208)가 접속된다. 제 8 노드(Q28)와 접지 단자(Vss) 사이에 캐패시터 역할을 하는 제 18 NMOS 트랜지스터(N218)가 접속된다. 전원 단자와 제 9 노드(Q29) 사이에 로드 비트<1>에 따라 구동되는 제 9 PMOS 트랜지스터(P209) 및 제 8 노드(Q28)의 전위에 따라 구동되는 제 19 NMOS 트랜지스터(N219)가 직렬 접속된다. 전원 단자와 제 9 노드(Q29) 사이에 로드 비트<0>에 따라 구동되는 제 10 PMOS 트랜지스터(P210) 및 제 8 노드(Q28)의 전위에 따라 구동되는 제 20 NMOS 트랜지스터(N220)가 직렬 접속된다. 전원 단자와 제 9 노드(Q29) 사이에 접지 전위에 따라 항상 턴온 상태를 유지하는 제 11 PMOS 트랜지스터(P211) 및 제 8 노드(Q28)의 전위에 따라 구동되는 제 21 NMOS 트랜지스터가 직렬 접속된다. 상기 전원 단자와 제 9 노드(Q29) 사이에 각기 다른 지류로 형성된 트랜지스터들은 각각 병렬로 접속된다. 제 9 노드(Q29)의 전위는 기준 전류로 센스 증폭기에 입력된다.
상기와 같이 구성되는 본 발명에 따른 기준 전류 발생기의 구동 방법을 설명하면 다음과 같다.
기준 전류 발생기는 독출 동작을 수행할 때 센스 증폭기에서 메인 셀의 전류와 비교하기 위한 기준 전류를 발생시키는 것으로 독출 동작을 수행할 때만 동작한다. 따라서, 독출 신호(REFSACON)가 하이 상태로 인가될 경우만을 설명한다. 참고로, 제 2 제어 신호(S2)는 독출 동작을 수행하지 않을 때는 로우 상태로 인가되고, 동출 동작을 수행할 때는 하이 상태로 인가된다.
하이 상태의 독출 신호(REFSACON)가 인가되면 제 1 PMOS 트랜지스터(P201)를 턴오프시키고, 제 1 NMOS 트랜지스터(N201)를 턴온시켜 제 1 노드(Q21)는 로우 상태로 된다. 로우 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 5 NMOS 트랜지스터(N205)는 턴오프되고, 제 3 PMOS 트랜지스터(P203)는 턴온된다. 턴온된 제 3PMOS 트랜지스터(P203) 및 기준 전압(VREF)에 의해 턴온 상태를 유지하는 제 3 NMOS 트랜지스터(N203)를 통해 전원 전압(Vcc)이 인가되어 제 3 노드(Q23)는 하이 상태를 유지한다. 전원 전압(Vcc)에 의해 턴온 상태를 유지하는 제 4 NMOS 트랜지스터(N204)를 통해 인가된 전원 전압(Vcc)에 의해 제 4 노드(Q24)는 하이 상태를 유지한다. 하이 상태를 유지하는 제 4 노드(Q24)의 전위에 의해 제 7 NMOS 트랜지스터(N207)가 턴온되어 제 5 노드(Q25)로 전원 전압(Vcc)이 공급되지만, 제 2 제어 신호(S2)에 의해 제 16 NMOS 트랜지스터(N216)가 턴온되고, 다이오드로 접속된 제 17 NMOS 트랜지스터(N217)를 통해 접지 단자로 방전되어 제 5 노드(Q25)는 로우 상태를 유지한다. 그런데, 다이오드로 접속된 제 17 NMOS 트랜지스터(N217)는 사이즈가 크기 때문에 거의 저항 역할을 하며 이로 인해 제 5 노드(Q25)의 전위는 상대적으로 작은 사이즈를 갖는 제 6 NMOS 트랜지스터(N206)를 턴온시킬 수 있을 정도의 전위를 유지한다. 제 5 노드(Q25)의 전위에 의해 제 6 NMOS 트랜지스터(N206)는 턴온 상태를 유지하며, 제 4 노드(Q24)의 전위를 접지 단자로 방전시키지만 약하게 턴온된 제 6 NMOS 트랜지스터(N206)에 의해 완전히 방전되지 않는다. 제 2 제어 신호(S2)는 하이 상태로 인가되므로 제 2 PMOS 트랜지스터(P202)를 턴오프시키고, 제 2 NMOS 트랜지스터(N202)를 턴온시켜 제 2 노드(Q22)를 로우 상태로 만든다. 로우 상태를 유지하는 제 2 노드(Q22)의 전위에 의해 제 4 및 제 6 PMOS 트랜지스터(P204 및 P206)는 각각 턴온되고, 제 8 및 제 10 NMOS 트랜지스터(N208 및 N210)는 각각 턴오프된다. 특정한 전압 이하로 전원 전압이 인가되면 로드 비트<0> 및 로드 비트<1>은 각각 로우 상태로 인가되는데, 이에 의해 제 5 및 제 7PMOS 트랜지스터(P205 및 P207)가 각각 턴온되고, 제 9 및 제 11 NMOS 트랜지스터(N209 및 N211)는 각각 턴오프된다. 따라서, 제 6 및 제 7 노드(Q26 및 Q27)는 각각 하이 상태를 유지한다. 하이 상태를 유지하는 제 6 노드(Q26)의 전위에 의해 제 12 NMOS 트랜지스터(N212)는 턴온되고, 제 7 노드(Q27)의 전위에 의해 제 14 NMOS 트랜지스터(N214)도 턴온된다. 따라서, 제 5 노드(Q25)는 사이즈가 큰 제 13 및 제 15 NMOS 트랜지스터(N213 및 N215)에 의해 소정의 전위를 계속해서 유지한다. 이러한 제 5 노드(Q25)와 접지 단자(Vss) 사이에에 접속된 세개의 지류는 기준 비트라인(REFBL)에 급격하게 많은 전류가 흐르는 것을 방지하기 위해 형성된 것이다. 접지 전위에 의해 항상 턴온 상태를 유지하는 제 8 PMOS 트랜지스터(P208)에 의해 제 8 노드(Q28)로 전원 전압(Vcc)이 공급되고, 캐패시터 역할을 하는 제 18 NMOS 트랜지스터(N218)에 차징되므로 제 8 노드(Q28)의 전위는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 8 노드(Q28)의 전위에 의해 제 19, 제 20 및 제 21 NMOS 트랜지스터(N219, N220 및 N221)가 각각 턴온된다. 한편, 제 11 PMOS 트랜지스터(P211)는 접지 전위에 의해 항상 턴온 상태를 유지하고, 로드 비트<0> 및 로드 비트<1>이 로우 상태로 인가되기 때문에 제 10 및 제 9 PMOS 트랜지스터(P210 및 P209)는 각각 턴온된다. 따라서, 전원 단자와 제 9 노드(Q29) 사이에 형성된 세개의 지류를 통해 전류가 인가되어 제 9 노드(Q29)로 공급되고, 제 9 노드(Q29)의 전류는 출력 단자(SAINR)로 출력되어 센스 증폭기로 공급된다. 한편, 제 22 NMOS 트랜지스터(N222)는 기준 비트라인(REFBL)을 출력 단자(SAINR)에 접속시키며, 제 3 노드(Q23)에 따라 구동되지만, 작은 사이즈로 형성되기 때문에 작은전압에 의해서도 턴온된다. 만약, 일정 비트라인 전압(1V) 이하로 하강하면 제 5 노드(Q25)의 전위도 하강하고, 제 6 NMOS 트랜지스터(N206)가 턴온되어 제 4 및 제 3 노드(Q24 및 Q23)의 전위가 상승된다. 이에 의해 제 22 NMOS 트랜지스터(N222)가 턴온되어 비트라인 전압을 상승시킨다. 또한, 비트라인 전압이 1V 이상으로 상승하면 제 5 노드(Q25)의 전위는 상승하고, 제 6 NMOS 트랜지스터(N206)가 턴온되어 제 4 및 제 3 노드(Q24 및 Q23)의 전위는 하강된다. 이에 의해 제 22 NMOS 트랜지스터 (N222)를 턴온시키는 전류를 제한한다. 따라서, 일정한 비트라인 전압을 생성하는 피드백 회로를 구성한다.
한편, 특정한 전압 이상으로 전원 전압이 공급되면, 로드 비트<0>은 로우 상태로 인가되고, 로드 비트<1>은 하이 상태로 인가된다. 이에 의해 상기의 회로 동작에서 로드 비트에 의해 구동되는 부분이 영향을 받게 되는데, 다른 부분의 동작은 동일하기 때문에 영향을 받게 되는 부분만을 설명하면 다음과 같다.
특정한 전압 이상으로 전원 전압이 공급되면 로드 비트<0>은 로우 상태로 되고, 로드 비트<1>은 하이 상태로 된다. 로우 상태의 로드 비트<0>에 의해 제 5 PMOS 트랜지스터(P205)는 턴온되고, 제 9 NMOS 트랜지스터(N209)는 턴오프된다. 따라서, 제 6 노드(Q26)은 하이 상태를 유지한다. 하이 상태를 유지하는 제 6 노드(Q26)의 전위에 의해 제 12 NMOS 트랜지스터(N212)는 턴온된다. 한편, 하이 상태의 로드 비트<1>에 의해 제 7 PMOS 트랜지스터(N207)는 턴오프되고, 제 11 NMOS 트랜지스터(N211)는 턴온되어 제 7 노드(Q27)는 로우 상태로 된다. 로우 상태를 유지하는 제 7 노드(Q27)의 전위에 의해 제 14 NMOS 트랜지스터(N214)는 턴오프된다. 또한, 로우 상태의 로드 비트<0>에 의해 제 10 PMOS 트랜지스터(P210)는 턴온되고, 하이 상태의 로드 비트<1>은 턴오프된다. 따라서, 제 9 PMOS 트랜지스터(P209) 및 제 19 NMOS 트랜지스터(N219), 그리고 제 11 PMOS 트랜지스터(P211) 및 제 21 NMOS 트랜지스터(N221)의 두지류를 통해 전류가 제 9 노드(Q29)로 공급되고, 이 전류가 출력 단자(SAINR)로 출력되어 센스 증폭기로 인가된다.
상기한 바와 같이 로드 비트<0> 및 로드 비트<1>이 로우 상태로 인가될 경우 출력되는 전류는 전원 단자와 제 9 노드(Q29) 사이에 형성된 세개의 지류를 통해 인가된다. 한편, 로드 비트<0>이 로우 상태로 인가되고, 로드 비트<1>이 하이 상태로 인가될 경우 출력되는 전류는 전원 단자와 제 9 노드(Q29) 사이에 형성된 세개의 지류중 두개의 지류를 통해 인가된다. 따라서, 전자의 경우에 후자의 경우보다 많은 전류가 센스 증폭기로 인가된다.
도 8은 본 발명에 따른 메인 셀 블럭과 센스 증폭기의 회로도로서, 그 구성만을 설명하면 다음과 같다.
전원 단자와 접지 단자(Vss) 사이에 제 1 PMOS 트랜지스터(P301) 및 제 1 NMOS 트랜지스터(N301)가 직렬 접속된 인버터에 의해 센스 증폭기 인에이블 신호 (SAE)를 반전시켜 제 1 노드(Q31)의 전위를 결정한다. 전원 단자와 제 2 노드(Q32) 사이에 제 1 노드(Q31)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P302) 및 기준 전압(VREF)에 따라 구동되는 제 2 NMOS 트랜지스터(N302)가 직렬 접속된다. 제 2 노드(Q32)와 제 3 노드(Q33) 사이에 전원 전압에 따라 구동되는 제 3 NMOS 트랜지스터(N303)가 접속되고, 전원 단자와 제 4 노드(Q34) 사이에 제 3 노드(Q33)의 전위에 따라 구동되는 제 6 NMOS 트랜지스터(N306)가 접속된다. 제 3 노드(Q33)와 접지 단자(Vss) 사이에 제 1 노드(Q31)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N304)와 제 4 노드(Q34)의 전위에 따라 구동되는 제 5 NMOS 트랜지스터(N305)가 병렬 접속된다. 제 4 노드(Q34)와 접지 단자(Vss) 사이에 제 2 제어 신호(S2)에 따라 구동되는 제 7 NMOS 트랜지스터(N307) 및 다이오드 역할을 하는 제 8 NMOS 트랜지스터(N308)가 직렬 접속된다. 제 4 노드(Q34)와 접지 단자(Vss) 사이에 접지 전압이 인가되어 항상 턴오프 상태를 유지하는 제 9 NMOS 트랜지스터(N309)가 접속된다. 제 4 노드(Q34)와 접지 단자(Vss) 사이에 제 3 제어 신호(S3)에 따라 구동되는 제 10 NMOS 트랜지스터(N310)가 접속된다. 이들 제 4 노드(Q34)와 접지 단자(Vss) 사이에 접속되는 트랜지스터들은 각각 병렬로 접속된다. 제 4 노드(Q34)에는 메인 셀의 비트라인(MBL)이 접속된다. 전원 단자와 제 5 노드(Q35) 사이에 접지 전위가 인가되어 항상 턴온 상태를 유지하는 제 3 PMOS 트랜지스터(P303)가 접속되며, 제 5 노드(Q35)와 접지 단자(Vss) 사이에 캐패시터 역할을 하는 제 7 NMOS 트랜지스터(N307)가 접속된다. 전원 단자와 제 6 노드(Q36) 사이에 접지 전위에 따라 항상 턴온 상태를 유지하는 제 4 PMOS 트랜지스터(P304) 및 제 5 노드(Q35)의 전위에 따라 구동되는 제 12 NMOS 트랜지스터(N312)가 접속된다. 제 4 PMOS 트랜지스터(P204)를 통해 제 6 노드(Q36)에 인가되는 전류는 메인 셀의 전류가 되어 센스증폭기로 입력된다. 제 6 노드(Q36)와 제 4 노드(Q34) 사이에 제 2 노드(Q32)의 전위에 따라 구동되는 제 13 NMOS 트랜지스터(N313)가 접속된다. 전원 단자와 제 7 노드(Q37) 사이에 제 7 노드(Q37)의 전위에 따라 구동되는 제 5 PMOS 트랜지스터 (P305)가 접속되며, 제 7 노드(Q37)와 제 9 노드(Q39) 사이에 제 6 노드(Q36)의 전위에 따라 구동되는 제 14 NMOS 트랜지스터(N314)가 접속된다. 전원 단자와 제 8 노드(Q38) 사이에 제 8 노드(Q38)의 전위에 따라 구동되는 제 6 NMOS 트랜지스터 (N306)가 접속되며, 제 8 노드(Q38)와 제 9 노드(Q39) 사이에 기준 전압 발생 회로의 출력 신호(SAINR)에 따라 구동되는 제 15 NMOS 트랜지스터(N315)가 접속된다. 전원 단자와 제 11 노드(Q41) 사이에 제 11 노드(Q41)의 전위에 따라 구동되는 제 8 PMOS 트랜지스터(P308)가 접속되며, 제 11 노드(Q41)와 제 10 노드(Q40) 사이에 제 7 노드(Q37)의 전위에 따라 구동되는 제 17 NMOS 트랜지스터(N317)가 접속된다. 전원 단자와 제 12 노드(Q42) 사이에 제 11 노드(Q41)의 전위에 따라 구동되는 제 7 PMOS 트랜지스터(P307)가 접속되며, 제 12 노드(Q42)와 제 10 노드(Q40) 사이에 제 7 노드(Q37)의 전위에 따라 구동되는 제 16 NMOS 트랜지스터(N316)가 접속된다. 전원 단자와 제 13 노드(Q43) 사이에 센스 증폭기 인에이블 바 신호(SAEb)에 따라 구동되는 제 9 PMOS 트랜지스터(P309) 및 제 13 노드(Q43)의 전위에 따라 구동되는 제 10 PMOS 트랜지스터(P310)가 접속된다. 제 13 노드(Q43)와 접지 단자 사이에 센스 증폭기 인에이블 바 신호(SAEb)에 따라 구동되는 제 18 NMOS 트랜지스터(N318)가 접속된다. 제 13 노드(Q43)와 접지 단자(Vss) 사이에 제 13 노드(Q43)의 전위에 따라 구동되는 제 19 NMOS 트랜지스터(N319)가 접속된다. 제 18 및 제 19 NMOS 트랜지스터(N318 및 N319)는 병렬 접속된다. 제 10 노드(Q40)와 접지 단자(Vss) 사이에 제 13 노드(Q43)의 전위에 따라 구동되는 제 20 NMOS 트랜지스터(N320)가 접속되며, 제 9 노드(Q39)와 접지 단자(Vss) 사이에 제 13 노드(Q43)의 전위에 따라 구동되는 제 21 NMOS 트랜지스터(N321)가 접속된다. 전원 단자와 제 14 노드(Q44) 사이에 제 12 노드(Q42)의 전위에 따라 구동되는 제 11 PMOS 트랜지스터(P311) 및 센스 증폭기 인에이블 신호(SAE)에 따라 구동되는 제 12 PMOS 트랜지스터(P312)가 병렬 접속된다. 제 14 노드(Q44)와 접지 단자(Vss) 사이에 제 12 노드(Q42)의 전위에 따라 구동되는 제 22 NMOS 트랜지스터(N322) 및 센스 증폭기 인에이블 신호(SAE)에 따라 구동되는 제 23 NMOS 트랜지스터(N323)가 직렬 접속된다. 전원 단자와 접지 단자(Vss) 사이에 제 13 PMOS 트랜지스터(P313) 및 제 24 NMOS 트랜지스터(N324)가 직렬 접속되어 제 14 노드(Q44)의 전위를 반전시키는 인버터가 접속된다. 또한 상기 인버터를 통해 반전된 신호를 재반전시키는 제 14 PMOS 트랜지스터(P314)와 제 25 NMOS 트랜지스터(N325)가 직렬 접속된 인버터가 구성된다. 상기 인버터와 센스 증폭기 출력단(SAINOUT) 사이에 제 4 제어 신호(S4)에 따라 구동되는 제 26 NMOS 트랜지스터(N326)가 접속된다. 한편, 제 4 노드(Q34)와 센스 증폭기 출력단 (SAINOUT) 사이에 프로그램 제어 신호(PGMCON)에 따라 구동되는 제 27 NMOS 트랜지스터(N327)가 접속된다.
도 9는 본 발명에 따른 플래쉬 메모리 장치의 센싱 라인을 도시한 것으로, 전원 전압 검출 레벨 이상에서 독출 라인이 급격하게 증가하여 독출 페일을 야기하지 않음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 높은 전원 전압에서 프로그램 셀의 턴온 전류 및 누설 전류의 증가에 의한 독출 페일을 제거함으로써 플래쉬 메모리 소자의 안정된 독출 동작을 보장한다. 또한, 낮은 프로그램 셀 문턱 전압을 가지고도 충분한 독출 마진을 확보할 수 있어 작은 사이즈의 드레인 펌프를 설계할 수 있다. /CE 제어를 직접적으로 받지 않으므로 칩이 인에이블된 후 유효 데이터가 나오기까지의 시간을 줄일 수 있다.

Claims (5)

  1. 칩 인에이블 바 신호에 따라 소정 전압 이상으로 인가되는 전원 전압을 검출하기 위한 전원 전압 검출 회로와,
    상기 전원 전압 검출 회로의 출력 신호 및 독출 신호에 따라 다수의 로드 비트를 생성하기 위한 제어 회로와,
    칩 인에이블 바 신호, 독출 신호 및 상기 로드 비트에 따라 기준 전류를 생성하기 위한 기준 전류 발생기와,
    상기 기준 전류 발생기의 출력 전류 및 메인 셀 전류를 비교하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1 항에 있어서, 상기 전원 전압 검출 회로는 칩 인에이블 바 신호에 따라 전원 전압을 공급하기 위한 스위칭 수단과,
    상기 스위칭 수단을 통해 공급된 전원 전압을 분배하여 각각 다른 전위를 갖는 제 1 및 제 2 전압을 생성하기 위한 전압 분배 수단과,
    상기 제 1 및 제 2 전압에 따라 출력 신호를 조절하기 위한 차동 증폭기를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 1 항에 있어서, 상기 제어 회로는 독출 신호를 반전시켜 제 1 로드 비트를 생성하기 위한 제 1 인버팅 수단과,
    상기 전원 전압 검출 회로의 출력 신호를 반전시키기 위한 제 2 인버팅 수단과,
    상기 독출 신호 및 상기 제 2 인버팅 수단의 출력 신호를 논리 조합하여 제 2 로드 비트를 생성하기 위한 논리 수단으로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 3 항에 있어서, 상기 논리 수단은 NAND 게이트인 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제 1 항에 있어서, 상기 기준 전류 발생기는 인가되는 로드 비트의 상태에 따라 병렬 접속된 PMOS 트랜지스터를 각각 다르게 구동시켜 출력되는 기준 전류를 조절하는 것을 특징으로 하는 플래쉬 메모리 장치.
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