JP2007179593A - 半導体記憶装置 - Google Patents

Abstract

【課題】テスト時と非テスト時とでセルバイアスを変化させることで、リテンション特性をスクリーニングする。
【解決手段】半導体記憶装置は、メモリセルが複数配列されたメモリセルアレイ１１と、メモリセルにソース電位を供給するソース端子ＳＴと、動作時にソース端子ＳＴと第１の電源電位とを電気的に接続し、スタンドバイ時にソース端子ＳＴと第１の電源電位とを電気的に非接続にする第１のスイッチ素子ＮＴ１と、ソース端子ＳＴと第１の電源電位との間に直列に接続され、かつスタンドバイ時にソース電位をクランプするクランプＭＩＳトランジスタＰＴ１と、クランプＭＩＳトランジスタＰＴ１のゲート端子に第１のバイアス電位を供給するバイアス生成回路２２と、テスト時と非テスト時とで、クランプＭＩＳトランジスタＰＴ１のバックゲート端子の電位を切り替える切替回路２３とを含む。
【選択図】 図３

Description

本発明は、半導体記憶装置に係り、スタティック型のメモリセルを有するＳＲＡＭ（Static Random Access Memory）に関する。

ＳＲＡＭは、ＬＳＩ（Large-Scale Integrated Circuit）全般で広く使用されている。しかし、ＳＲＡＭでは、ＬＳＩの微細化及び低電圧化に伴って、スタンドバイ時のリーク電流による消費電力の増大が問題となっている。

具体的には、ＳＲＡＭセルは、２個の負荷用ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ及び２個の駆動用ＮチャネルＭＯＳトランジスタを有しており、これらＭＯＳトランジスタがオン状態及びオフ状態になることによりデータを記憶している。このため、これらＭＯＳトランジスタにおいては、ゲート酸化膜の薄膜化によりゲート酸化膜をトンネルして流れるリーク電流（ゲートリーク）が増大し、また電源電圧の低下に伴う閾値電圧の低下によりオフ時のリーク電流（サブスレッショルドリーク）も増加している。

これらリーク電流を低減する方法として、スタンドバイ時にメモリセルアレイに供給される電位を制御して、セルバイアスを緩和する方法が提案されている（例えば、非特許文献１参照）。

上記文献に開示されているようなスタンドバイ時にメモリセルアレイのソース電位ＶＳＳ_Ｃｅｌｌのレベルを上昇させるＳＲＡＭでは、通常のＳＲＡＭに比べてセルバイアスが減少するためデータ保持特性が悪化する。そのため、製品として出荷する前に、十分な動作マージンを有しているか否かチェックが必要となる。具体的には、出荷試験時にセルバイアスを通常使用時よりも小さくすることで、マージン不足のチップをスクリーニングする必要がある。

ところが、このＳＲＡＭでは、電源電位ＶＤＤの変動によらず常に一定のセルバイアスとなるように動作するため、単純に外部電源を下げてもスクリーニングできないという問題がある。
Y. Takeyama et al., "A Low Leakage SRAM Macro with Replica Cell Biasing Scheme", 2005 Symposium on VLSI Circuits Digest of Technical Papers, p166-167

本発明は、スタンドバイ時にセルバイアスを制御する半導体記憶装置において、テスト時と非テスト時とでセルバイアスを変化させることで、リテンション特性をスクリーニングすることが可能な半導体記憶装置を提供する。

本発明の第１の視点に係る半導体記憶装置は、駆動ＭＩＳトランジスタと負荷ＭＩＳトランジスタとを含むスタティック型のメモリセルが複数配列されたメモリセルアレイと、前記メモリセルにソース電位を供給するソース端子と、前記メモリセルの動作時に前記ソース端子と第１の電源電位とを電気的に接続し、前記メモリセルのスタンドバイ時に前記ソース端子と前記第１の電源電位とを電気的に非接続にする第１のスイッチ素子と、前記ソース端子と前記第１の電源電位との間に直列に接続され、かつ前記メモリセルのスタンドバイ時に前記ソース電位をクランプするクランプＭＩＳトランジスタと、前記クランプＭＩＳトランジスタのゲート端子に第１のバイアス電位を供給するバイアス生成回路と、テスト時と非テスト時とで、前記クランプＭＩＳトランジスタのバックゲート端子の電位を切り替える切替回路とを具備する。

本発明の第２の視点に係る半導体記憶装置は、駆動ＭＩＳトランジスタと負荷ＭＩＳトランジスタとを含むスタティック型のメモリセルが複数配列されたメモリセルアレイと、前記メモリセルにソース電位を供給するソース端子と、前記メモリセルの動作時に前記ソース端子と第１の電源電位とを電気的に接続し、前記メモリセルのスタンドバイ時に前記ソース端子と前記第１の電源電位とを電気的に非接続にする第１のスイッチ素子と、ソース端子が前記ソース端子に接続され、かつ前記メモリセルのスタンドバイ時に前記ソース電位をクランプするクランプＭＩＳトランジスタと、前記クランプＭＩＳトランジスタのゲート端子にバイアス電位を供給するバイアス生成回路と、テスト時と非テスト時とで、前記クランプＭＩＳトランジスタのドレイン端子の電位を切り替える切替回路とを具備する。

本発明によれば、スタンドバイ時にセルバイアスを制御する半導体記憶装置において、テスト時と非テスト時とでセルバイアスを変化させることで、リテンション特性をスクリーニングすることが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図である。ＳＲＡＭは、スタティック型の複数のメモリセルＭＣから構成されたメモリセルアレイ１１を備えている。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数のワード線ＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ，／ＢＬが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線対ＢＬ，／ＢＬにより行われる。

複数のワード線ＷＬには、ワード線ドライバ回路１２を介してロウデコーダ１３が接続されている。ロウデコーダ１３は、ロウアドレス信号に基づいて、ワード線ＷＬの対応する１つを選択する。

複数のビット線対ＢＬ，／ＢＬには、カラムデコーダ（Col. Dec.）１４が接続されている。カラムデコーダ１４は、カラムアドレス信号に基づいて、ビット線対ＢＬ，／ＢＬの対応する１対を選択する。

センスアンプ回路１５は、複数のセンスアンプＳＡから構成されている。センスアンプ回路１５は、メモリセルアレイ１１からカラムデコーダ１４を介して読み出されたデータを検知増幅し、この検知したデータを出力データＤＯ０〜ＤＯｎ−１として出力する。

プリチャージ回路１６は、読み出し及び書き込み動作を実行する前に、ビット線対ＢＬ，／ＢＬを例えば電源電位ＶＤＤにプリチャージする。プリチャージ回路１６は、プリチャージ信号／ＰＲＥに基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路１６は、プリチャージ信号／ＰＲＥがローレベルの場合にビット線対ＢＬ，／ＢＬを電源電位ＶＤＤにプリチャージし、一方プリチャージ信号／ＰＲＥがハイレベルの場合にプリチャージを解除する。

制御回路１７は、ＳＲＡＭ内の各回路を制御する。制御回路１７には、外部からアドレス信号ＡＤＤや制御信号ＣＮＴ等が入力される。制御回路１７は、アドレス信号ＡＤＤに基づいて、ロウデコーダ１３に供給されるロウアドレス信号およびカラムデコーダに供給されるカラムアドレス信号を生成する。また、制御回路１７は、例えば制御信号ＣＮＴに基づいて、プリチャージ回路１６に供給されるプリチャージ信号／ＰＲＥを生成する。

図２は、図１に示したメモリセルアレイ１１に含まれるメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、第１および第２のインバータ回路を備えている。第１のインバータ回路は、負荷用ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。ＰＭＯＳトランジスタＬＤ１とＮＭＯＳトランジスタＤＶ１とは、電源電位ＶＤＤ（或いは電源電位ＶＤＤが供給される端子）と、ソース端子ＳＴ（駆動用ＮＭＯＳトランジスタのソース電位ＶＳＳ_Ｃｅｌｌが供給される端子）との間に直列に接続されている。

このソース電位ＶＳＳ_Ｃｅｌｌは、メモリセルアレイ１１に供給される電源電位のうち低い方の電源電位であり、接地電位ＶＳＳ以上かつ電源電位ＶＤＤより低い電位に設定される。また、ソース電位ＶＳＳ_Ｃｅｌｌは、後述するセルバイアス制御回路２１の制御により変化する。

第２のインバータ回路は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２とＮＭＯＳトランジスタＤＶ２とは、電源電位ＶＤＤと、ソース電位ＶＳＳ_Ｃｅｌｌ（ソース端子ＳＴ）との間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＰＭＯＳトランジスタＬＤ１のバックゲート端子（基板ゲート端子）は、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、ソース電位ＶＳＳ_Ｃｅｌｌに接続されている。ＮＭＯＳトランジスタＤＶ１のバックゲート端子は、接地電位ＶＳＳに接続されている。

ＰＭＯＳトランジスタＬＤ２のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＰＭＯＳトランジスタＬＤ２のバックゲート端子は、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、ソース電位ＶＳＳ_Ｃｅｌｌに接続されている。ＮＭＯＳトランジスタＤＶ２のバックゲート端子は、接地電位ＶＳＳに接続されている。

ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路の出力は第２のインバータ回路の入力に接続され、第２のインバータ回路の出力は第１のインバータ回路の入力に接続されている。

記憶ノードＮ１は、トランスファーゲートとしてのＮＭＯＳトランジスタＸＦ１を介してビット線ＢＬに接続されている。ＮＭＯＳトランジスタＸＦ１のゲート端子は、ワード線ＷＬに接続されている。ＮＭＯＳトランジスタＸＦ１のバックゲート端子は、接地電位ＶＳＳに接続されている。

記憶ノードＮ２は、トランスファーゲートとしてのＮＭＯＳトランジスタＸＦ２を介してビット線／ＢＬに接続されている。ＮＭＯＳトランジスタＸＦ２のゲート端子は、ワード線ＷＬに接続されている。ＮＭＯＳトランジスタＸＦ２のバックゲート端子は、接地電位ＶＳＳに接続されている。

ところで、本実施形態のＳＲＡＭは、セルバイアス制御回路２１を備えている。図３は、セルバイアス制御回路２１の構成を示す回路図である。セルバイアス制御回路２１は、メモリセルアレイ１１のソース端子ＳＴに接続されており、このソース端子ＳＴに供給するソース電位ＶＳＳ_Ｃｅｌｌを制御する。セルバイアス制御回路２１は、バイアス生成回路（Bias Gen.）２２、レベル切替回路２３、クランプ用ＰＭＯＳトランジスタＰＴ１及びＶＳＳ供給用ＮＭＯＳトランジスタＮＴ１を備えている。

ＮＭＯＳトランジスタＮＴ１のドレイン端子は、メモリセルアレイ１１のソース端子ＳＴに接続されている。ＮＭＯＳトランジスタＮＴ１のソース端子及びバックゲート端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＴ１のゲート端子には、例えば制御回路１７から供給されるスタンドバイ信号／ＳＬＰが入力されている。

このスタンドバイ信号／ＳＬＰは、通常動作時にハイレベルとなり、スタンドバイ時にローレベルとなる。よって、ＮＭＯＳトランジスタＮＴ１は、通常動作時にオン状態となり、スタンドバイ時にオフ状態となる。通常動作とは、ＳＲＡＭへのアクセス（メモリセルへのデータ書き込み及び読み出しを含む）が行われている状態である。スタンドバイとは、低消費電力状態であり、ＳＲＡＭが記憶データを保持しつつ動作していない（ＳＲＡＭへのアクセスが行われない）状態である。

ＰＭＯＳトランジスタＰＴ１のソース端子は、ソース端子ＳＴに接続されている。ＰＭＯＳトランジスタＰＴ１のドレイン端子は、接地電位ＶＳＳに接続されている。ＰＭＯＳトランジスタＰＴ１のゲート端子には、バイアス生成回路２２によりバイアス電位ＶＰ１が供給されている。

このバイアス電位ＶＰ１は、スタンドバイ時におけるメモリセルＭＣのリーク電流を削減するためにソース電位ＶＳＳ_Ｃｅｌｌを接地電位ＶＳＳよりも上昇させる基準として用いられる。よって、このバイアス電位ＶＰ１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に設定される。さらに、ソース電位ＶＳＳ_Ｃｅｌｌのレベル上昇によりメモリセルＭＣに記憶されたデータが破壊されない条件を満たすように設定される。すなわち、バイアス電位ＶＰ１は、メモリセルＭＣに含まれるＭＯＳトランジスタのうち任意のデータを記憶するためにオン状態となっているＭＯＳトランジスタがそのままオン状態を維持できるように設定される。

図４は、バイアス生成回路２２の一例を示す回路図である。バイアス生成回路２２は、バイアス電位ＶＰ１が、電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成される。このため、バイアス生成回路２２は、電源電位ＶＤＤと接地電位ＶＳＳとの間に、電源電位ＶＤＤの供給端側から順にＮＭＯＳトランジスタＮＲ２、ＮＭＯＳトランジスタＮＲ１、ＰＭＯＳトランジスタＰＲ１、抵抗Ｒが直列に接続されて構成されている。

ＮＭＯＳトランジスタＮＲ１，ＮＲ２は、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＮＭＯＳトランジスタＮＲ１，ＮＲ２のバックゲート端子は、接地電位ＶＳＳに接続されている。ＰＭＯＳトランジスタＰＲ１は、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＰＭＯＳトランジスタＰＲ１のバックゲート端子は、そのソース端子に接続されている。

ＮＭＯＳトランジスタＮＲ１，ＮＲ２は、メモリセルＭＣに含まれる例えば駆動用ＮＭＯＳトランジスタ（ＤＶ１等）のレプリカトランジスタからなる。すなわち、ＮＭＯＳトランジスタＮＲ１，ＮＲ２は、ＮＭＯＳトランジスタＤＶ１と同じ仕様（サイズ、レイアウトパターン等）で同じ閾値電圧を有するように設計される（同じプロセスで形成される）。また、２つのレプリカトランジスタを用いることにより、閾値電圧の誤差に対するマージンを持つことができる。

また、ＰＭＯＳトランジスタＰＲ１は、ＰＭＯＳトランジスタＰＴ１のレプリカトランジスタからなる。そして、バイアス電位ＶＰ１は、ＰＭＯＳトランジスタＰＲ１と抵抗Ｒとの接続ノード（ＰＭＯＳトランジスタＰＲ１のドレイン端子）から出力される。

ところで、図３において、ＰＭＯＳトランジスタＰＴ１のバックゲート端子には、このバックゲート端子の電位レベルを切り替えるためのレベル切替回路２３が接続されている。レベル切替回路２３には、例えば制御回路１７から供給されるテスト信号ＴＥＳＴが入力されている。このテスト信号ＴＥＳＴは、スクリーニングテスト時にハイレベルとなり、非スクリーニングテスト時にローレベルとなる。

スクリーニングテストとは、メモリセルに対して通常使用時よりも動作条件を厳しく設定することで、製品として出荷する前に不良しやすいものを選別するテストである。なお、スクリーニングテストは一例であり、テストの種類は、スクリーニングテストに限定されるものではない。

テスト信号ＴＥＳＴは、インバータ回路ＩＮＶ１に入力される。インバータ回路ＩＮＶ１からの出力信号は、ＰＭＯＳトランジスタＰＴ２のゲート端子に入力される。ＰＭＯＳトランジスタＰＴ２のソース端子及びバックゲート端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＰＴ２のドレイン端子は、ＰＭＯＳトランジスタＰＴ１のバックゲート端子に接続されている。

また、レベル切替回路２３は、トランスファーゲートＴＧ１を備えている。トランスファーゲートＴＧ１は、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並列に接続されて構成されている。トランスファーゲートＴＧ１の入力端子は、ソース端子ＳＴに接続されている。トランスファーゲートＴＧ１の出力端子は、ＰＭＯＳトランジスタＰＴ１のバックゲート端子に接続されている。

トランスファーゲートＴＧ１の第１の制御端子（ＰＭＯＳトランジスタのゲート端子に対応する）には、テスト信号ＴＥＳＴが入力されている。トランスファーゲートＴＧ１の第２の制御端子（ＮＭＯＳトランジスタのゲート端子に対応する）には、テスト信号ＴＥＳＴの反転信号（インバータ回路ＩＮＶ１の出力信号）が入力されている。すなわち、トランスファーゲートＴＧ１は、テスト信号ＴＥＳＴがローレベルの場合（非スクリーニングテスト時）に、オン状態となる（入力端子と出力端子との間を導通させる）。

このように構成されたＳＲＡＭの動作について説明する。図５は、スタンドバイ時におけるＳＲＡＭの電位関係を示す図である。通常動作時（／ＳＬＰ＝Ｈ）には、ＮＭＯＳトランジスタＮＴ１がオン状態となるため、ソース電位ＶＳＳ_Ｃｅｌｌは０Ｖ（接地電位ＶＳＳ）となる。

一方、スタンドバイ時（／ＳＬＰ＝Ｌ）には、ＮＭＯＳトランジスタＮＴ１がオフ状態となる。ＮＭＯＳトランジスタＮＴ１がオフ状態になると、ソース電位ＶＳＳ_Ｃｅｌｌは、メモリセルＭＣのリーク電流により０Ｖから次第に上昇する。

また、ＰＭＯＳトランジスタＰＴ１のゲート端子には、バイアス電位ＶＰ１が供給されている。ソース電位ＶＳＳ_Ｃｅｌｌのレベルが０Ｖから上昇し、バイアス電位ＶＰ１よりもＰＭＯＳトランジスタＰＴ１の閾値電圧Ｖｔｈ（ＰＴ１）だけ高いレベルになると、ＰＭＯＳトランジスタＰＴ１がオン状態となる。この結果、ソース電位ＶＳＳ_Ｃｅｌｌのレベルがクランプされる。

バイアス生成回路２２は、電源電位ＶＤＤよりも３つのレプリカトランジスタ（ＮＲ１、ＮＲ２、ＰＲ１）の閾値電圧Ｖｔｈ（ＮＲ１）、Ｖｔｈ（ＮＲ２）及びＶｔｈ（ＰＲ１）の和だけ低い電圧に対応するバイアス電位ＶＰ１を生成している。すなわち、バイアス生成回路２２は、メモリセルＭＣを構成するＭＯＳトランジスタのレプリカ（ＮＲ１、ＮＲ２）をモニターすることで、ＭＯＳトランジスタの閾値電圧Ｖｔｈに応じた最適なバイアスとなるようにバイアス電位ＶＰ１を制御する。この結果、スタンドバイ時にメモリセルＭＣに掛るセルバイアスＶＣＢを小さくすることで、記憶データを保持しつつ、効果的にリーク電流を削減することが可能となる。

ここで、本実施形態では、クランプ用ＰＭＯＳトランジスタＰＴ１のバックゲート端子の電位をスクリーニングテスト時と非スクリーニングテスト時とで変えるようにしている。

非スクリーニングテスト時（ＴＥＳＴ＝Ｌ）には、ＰＭＯＳトランジスタＰＴ２がオフ状態、かつトランスファーゲートＴＧ１がオン状態となる。よって、ＰＭＯＳトランジスタＰＴ１のバックゲート端子は、ソース電位ＶＳＳ_Ｃｅｌｌに接続される。

一方、スクリーニングテスト時（ＴＥＳＴ＝Ｈ）には、ＰＭＯＳトランジスタＰＴ２がオン状態、かつトランスファーゲートＴＧ１がオフ状態となる。よって、ＰＭＯＳトランジスタＰＴ１のバックゲート端子は、電源電位ＶＤＤに接続される。

例えば、ＶＤＤ＝１．２Ｖ、ＶＳＳ_Ｃｅｌｌ≒０．６Ｖとする。この場合、非スクリーニングテスト時では、ＰＭＯＳトランジスタＰＴ１のソース電圧＝バックゲート電圧＝ＶＳＳ_Ｃｅｌｌであるので、バックゲート−ソース間電圧Ｖｂｓ＝０Ｖである。

一方、スクリーニングテスト時では、ＰＭＯＳトランジスタＰＴ１のソース電圧＝ＶＳＳ_Ｃｅｌｌ、バックゲート電圧＝ＶＤＤであるので、電圧Ｖｂｓ＝ＶＤＤ−ＶＳＳ_Ｃｅｌｌ≒０．６Ｖとなる。すなわち、スクリーニングテスト時には、ＰＭＯＳトランジスタＰＴ１に０．６Ｖのバックバイアス（基板バイアス）が印加されることになる。これにより、ＰＭＯＳトランジスタＰＴ１の閾値電圧｜Ｖｔｈ（ＰＴ１）｜は、バックバイアス効果（バックバイアスを印加すると閾値電圧が上昇する効果）により０．１Ｖ程度上昇する。なお、この閾値電圧の上昇分は、トランジスタの特性によって変化する。

図５に示すように、ソース電位ＶＳＳ_Ｃｅｌｌは、次式で表される。
ＶＳＳ_Ｃｅｌｌ＝ＶＰ１＋｜Ｖｔｈ（ＰＴ１）｜
よって、ＰＭＯＳトランジスタＰＴ１の閾値電圧がΔ｜Ｖｔｈ（ＰＴ１）｜だけ上昇すると、ソース電位ＶＳＳ_ＣｅｌｌもＰＭＯＳトランジスタＰＴ１の閾値上昇分だけ上昇する。

図６は、メモリセルアレイ１１のリーク電流と、ＰＭＯＳトランジスタＰＴ１の負荷特性とを示した図である。また、ＰＭＯＳトランジスタＰＴ１の負荷特性としては、スクリーニングテスト時（ＴＥＳＴ＝Ｈ）と非スクリーニングテスト時（ＴＥＳＴ＝Ｌ）との場合について示している。横軸は、ソース電位ＶＳＳ_Ｃｅｌｌ（任意単位：Arb. Unit）を表している。縦軸は、電流（任意単位）を表しており、メモリセルアレイ１１に対してはリーク電流、負荷特性に対してはドレイン電流Ｉｄｓを表している。

ソース電位ＶＳＳ_Ｃｅｌｌのレベルは、メモリセルアレイ１１のリーク電流とＰＭＯＳトランジスタＰＴ１のドレイン電流とがバランスするレベルに収束する。図６に示すように、スクリーニングテスト時（ＴＥＳＴ＝Ｈ）のソース電位ＶＳＳ_Ｃｅｌｌは、非スクリーニングテスト時（ＴＥＳＴ＝Ｌ）よりも閾値電圧上昇分（Δ｜Ｖｔｈ（ＰＴ１）｜）だけバランスするレベルが上昇する。

図７は、スタンドバイモード（／ＳＬＰ＝Ｌ）に入ってからのソース電位ＶＳＳ_Ｃｅｌｌのレベル変化を示す図である。横軸は、時間（任意単位：Arb. Unit）を示している。縦軸は、ソース電位ＶＳＳ_Ｃｅｌｌ（任意単位：Arb. Unit）を示している。

スタンドバイモードに入ると、メモリセルアレイ１１のリーク電流によりソース電位ＶＳＳ_Ｃｅｌｌのレベルが次第に上昇し、図６に示したバランスレベルに収束する。スクリーニングテスト時（ＴＥＳＴ＝Ｈ）の場合は、非スクリーニングテスト時（ＴＥＳＴ＝Ｌ）の場合よりも閾値電圧上昇分（Δ｜Ｖｔｈ（ＰＴ１）｜）だけ高いレベルで収束する。

この結果、スクリーニングテスト時のセルバイアスＶＣＢは、非スクリーニングテスト時よりも０．１Ｖ程度低くなる。これにより、リテンション特性のマージンが小さいチップのスクリーニングが可能となる。

なお、バックバイアス効果による閾値電圧の上昇は、ＭＯＳトランジスタのチャネル長の長さによっても変化する。一般的に、微細化が進んでいる半導体装置においては、短チャネル効果により、チャネル長が短いとバックバイアス効果が小さくなる。よって、あらかじめ所望の閾値電圧の上昇が得られるように、ＰＭＯＳトランジスタＰＴ１のチャネル長を設定しておくことが望ましい。

通常、ＭＯＳトランジスタのチャネル長は、その世代のデザインルール（具体的には、露光装置の精度）により決定される最小加工寸法（minimum feature size）に設定される。本実施形態では、ＰＭＯＳトランジスタＰＴ１のチャネル長は、最小加工寸法より大きく設定される。これにより、より有効にＰＭＯＳトランジスタＰＴ１の閾値電圧を制御することが可能となる。

以上詳述したように本実施形態によれば、スタンドバイ時にメモリセルアレイ１１のソース電位ＶＳＳ_Ｃｅｌｌのレベルを上昇させることで、セルバイアスＶＣＢを小さくすることができる。これにより、メモリセルアレイ１１からのリーク電流を削減することが可能となる。

また、クランプ用ＰＭＯＳトランジスタＰＴ１のバックバイアスを上昇させることで、スクリーニングテスト時のソース電位ＶＳＳ_Ｃｅｌｌのレベルを非スクリーニングテスト時よりも上昇させることができる。これにより、スタンドバイ時のセルバイアスを変化させることができるため、リテンション特性が低いチップのスクリーニングが可能となる。

また、バイアス生成回路２２は、バイアス電位ＶＰ１が、電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成されている。このため、ＶＤＤ変動、閾値電圧変動などがあった場合でも、ソース電位ＶＳＳ_Ｃｅｌｌはそれら変動に追随して変化するので、メモリセルＭＣに印加されるセルバイアスＶＣＢは常に適切なレベルとなる。これにより、セルバイアスＶＣＢを効果的に緩和することが可能となり、スタンドバイリークをさらに削減することが可能となる。

（第２の実施形態）
上記第１の実施形態では、クランプ用のＭＯＳトランジスタとしてＰＭＯＳトランジスタを用いた場合を示したが、ＮＭＯＳトランジスタを用いることも可能である。

図８は、本発明の第２の実施形態に係るセルバイアス制御回路２１の構成を示す回路図である。ソース端子ＳＴには、クランプ用ＮＭＯＳトランジスタＮＴ２が接続されている。ＮＭＯＳトランジスタＮＴ２は、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。また、ＮＭＯＳトランジスタＮＴ２のドレイン端子は、ソース端子ＳＴに接続されている。ＮＭＯＳトランジスタＮＴ２のソース端子は、接地電位ＶＳＳに接続されている。

ＮＭＯＳトランジスタＮＴ２のバックゲート端子には、このバックゲート端子の電位レベルを切り替えるためのレベル切替回路２３が接続されている。レベル切替回路２３は、ＮＭＯＳトランジスタＮＴ３，ＮＴ４と、インバータ回路ＩＮＶ１とにより構成される。

ＮＭＯＳトランジスタＮＴ３のソース端子及びバックゲート端子は、ＮＭＯＳトランジスタＮＴ２のバックゲート端子に接続されている。ＮＭＯＳトランジスタＮＴ３のドレイン端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＴ３のゲート端子には、テスト信号ＴＥＳＴがインバータ回路ＩＮＶ１を介して入力されている（すなわち、テスト信号ＴＥＳＴの反転信号が入力されている）。

ＮＭＯＳトランジスタＮＴ４のドレイン端子は、ＮＭＯＳトランジスタＮＴ２のバックゲート端子に接続されている。ＮＭＯＳトランジスタＮＴ４のゲート端子には、テスト信号ＴＥＳＴが入力されている。ＮＭＯＳトランジスタＮＴ４のソース端子には、バイアス電位ＶＢ１が供給されている。このバイアス電位ＶＢ１は、バイアス生成回路２２により生成される。バイアス電位ＶＢ１は、接地電位ＶＳＳより低い値に設定される。ＮＭＯＳトランジスタＮＴ４のバックゲート端子は、そのソース端子に接続されている。

このように構成されたＳＲＡＭでは、クランプ用ＮＭＯＳトランジスタＮＴ２のゲート端子はソース電位ＶＳＳ_Ｃｅｌｌに接続されている。よって、ソース電位ＶＳＳ_Ｃｅｌｌのレベルは、接地電位ＶＳＳよりＮＭＯＳトランジスタＮＴ２の閾値電圧Ｖｔｈ（ＮＴ２）分高いレベルにクランプされる。

そして、スクリーニングテスト時（ＴＥＳＴ＝Ｈ）には、ＮＭＯＳトランジスタＮＴ２のバックバイアスを接地電位ＶＳＳよりも低いレベルにする。これにより、ＮＭＯＳトランジスタＮＴ２の閾値電圧Ｖｔｈ（ＮＴ２）が上昇することで、ソース電位ＶＳＳ_Ｃｅｌｌのレベルが上昇する。

このように、クランプ用のＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いた場合でも、リテンション特性が低いチップのスクリーニングが可能となる。

（第３の実施形態）
上記第１の実施形態では、スクリーニングテスト時にクランプ用ＰＭＯＳトランジスタＰＴ１のバックゲート端子を電源電位ＶＤＤに設定している。しかし、ソース電位ＶＳＳ_Ｃｅｌｌよりも高いレベルであれば、バックバイアス効果を利用したスクリーニングテストを行うことが可能である。第３の実施形態は、スクリーニングテスト時に、クランプ用ＰＭＯＳトランジスタＰＴ１のバックゲート端子を電源電位ＶＤＤ以外の電位に設定するようにしている。

図９は、本発明の第３の実施形態に係るセルバイアス制御回路２１の構成を示す回路図である。バイアス生成回路２２は、バイアス電位ＶＰ１及びＶＢ１を生成する。バイアス電位ＶＢ１は、電源電位ＶＤＤより低い電位（本実施形態では、例えば、電源電位ＶＤＤと接地電位ＶＳＳとの中間電位）に設定される。

トランスファーゲートＴＧ２の入力端子には、バイアス電位ＶＢ１が供給されている。トランスファーゲートＴＧ２の出力端子は、ＰＭＯＳトランジスタＰＴ１のバックゲート端子に接続されている。トランスファーゲートＴＧ２は、テスト信号ＴＥＳＴがハイレベルの場合（スクリーニングテスト時）に、オン状態となる。

このように、スクリーニングテスト時、ＰＭＯＳトランジスタＰＴ１のバックゲート端子には、電源電位ＶＤＤと接地電位ＶＳＳとの中間電位が供給される。この結果、上記第１の実施形態と比べて、ソース電位ＶＳＳ_Ｃｅｌｌの上昇分を数１０ｍＶ程度とより小さく設定することができる。

また、スクリーニングテスト時に、ソース電位ＶＳＳ_Ｃｅｌｌのレベルをより高いレベルにすることも可能である。図９において、セルバイアス制御回路２１は、プルアップ用ＰＭＯＳトランジスタＰＴ３と、スイッチ素子としてのＰＭＯＳトランジスタＰＴ４とを備えている。

ＰＭＯＳトランジスタＰＴ３のソース端子及びバックゲート端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＰＴ３のドレイン端子は、ＰＭＯＳトランジスタＰＴ４のソース端子に接続されている。ＰＭＯＳトランジスタＰＴ４のドレイン端子は、ソース端子ＳＴに接続されている。

ＰＭＯＳトランジスタＰＴ４のゲート端子には、テスト信号ＴＥＳＴの反転信号が入力されている。ＰＭＯＳトランジスタＰＴ３のゲート端子には、バイアス生成回路２２からバイアス電位ＶＰ２が供給されている。

ＰＭＯＳトランジスタＰＴ３の電流駆動力は、小さく設定される。例えば、ＰＭＯＳトランジスタＰＴ３の電流駆動力は、ＰＭＯＳトランジスタＰＴ１の電流駆動力よりも小さく設定される。この設定方法としては、バイアス電位ＶＰ２のレベルを調整する方法と、ＰＭＯＳトランジスタＰＴ３のゲート長を調整する方法とがある。

バイアス電位ＶＰ２のレベルを調整する方法では、バイアス電位ＶＰ２は、電源電位ＶＤＤと接地電位ＶＳＳとの中間電位程度に設定される。これにより、ＰＭＯＳトランジスタＰＴ３の電流駆動力を小さくすることができる。

ＰＭＯＳトランジスタＰＴ３のゲート長を調整する方法では、このゲート長は、最小加工寸法よりも大きく設定される。さらに、ＰＭＯＳトランジスタＰＴ３のゲート長は、ＰＭＯＳトランジスタＰＴ１のゲート長より大きく設定される。これにより、ＰＭＯＳトランジスタＰＴ３の電流駆動力を小さくすることができる。

このように構成されたＳＲＡＭにおいて、スクリーニングテスト時、ＰＭＯＳトランジスタＰＴ４がオン状態となる。すると、ＰＭＯＳトランジスタＰＴ３が弱く導通している（或いは、電流駆動力が小さい）ために、ソース端子ＳＴは電源電位ＶＤＤと弱く接続される。このように、ＰＭＯＳトランジスタＰＴ３を弱く導通させることで、ソース端子ＳＴの電位を電源電位ＶＤＤ側にプルアップすることが可能となる。これにより、ソース電位ＶＳＳ_Ｃｅｌｌの上昇分を調整することが可能となる。

（第４の実施形態）
上記第１の実施形態ではスクリーニングテスト時にクランプ用ＰＭＯＳトランジスタＰＴ１のバックゲート端子の電位レベルを切り替えることにより閾値電圧を制御したが、他の方法で閾値電圧を制御することも可能である。第４の実施形態は、ＭＯＳトランジスタのドレイン−ソース間電圧Ｖｄｓが減少すると閾値電圧が増加するＤＩＢＬ（Drain Induced Barrier Lowering）効果を利用して、クランプ用ＰＭＯＳトランジスタＰＴ１の閾値電圧を制御するようにしている。

図１０は、本発明の第４の実施形態に係るセルバイアス制御回路２１の構成を示す回路図である。クランプ用ＰＭＯＳトランジスタＰＴ１のバックゲート端子は、そのソース端子に接続されている。クランプ用ＰＭＯＳトランジスタＰＴ１のドレイン端子は、閾値制御回路２４に接続されている。

閾値制御回路２４は、２つのＮＭＯＳトランジスタＮＴ５，ＮＴ６により構成されている。ＮＭＯＳトランジスタＮＴ５、ＮＴ６のドレイン端子は、ＰＭＯＳトランジスタＰＴ１のドレイン端子に接続されている。ＮＭＯＳトランジスタＮＴ５、ＮＴ６のソース端子及びバックゲート端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＴ６のゲート端子は、そのドレイン端子に接続されている。

ＮＭＯＳトランジスタＮＴ５のゲート端子には、テスト信号／ＴＥＳＴが入力されている。テスト信号／ＴＥＳＴは、スクリーニングテスト時にローレベルとなり、非スクリーニングテスト時にハイレベルとなる。

このように構成されたＳＲＡＭにおいて、非スクリーニングテスト時（／ＴＥＳＴ＝Ｈ）、ＮＭＯＳトランジスタＮＴ５がオン状態となる。よって、ＰＭＯＳトランジスタＰＴ１のソース端子電位＝ＶＳＳ_Ｃｅｌｌ、ドレイン端子電位＝ＶＳＳとなる。この結果、ＰＭＯＳトランジスタＰＴ１のドレイン−ソース間電圧|Ｖｄｓ|＝ＶＳＳ_Ｃｅｌｌとなる。

一方、スクリーニングテスト時（／ＴＥＳＴ＝Ｌ）、ＮＭＯＳトランジスタＮＴ５がオフ状態となる。よって、ＰＭＯＳトランジスタＰＴ１のソース端子電位＝ＶＳＳ_Ｃｅｌｌ、ドレイン端子電位＝Ｖｔｈ（ＮＴ６）となる。この結果、ＰＭＯＳトランジスタＰＴ１のドレイン−ソース間電圧|Ｖｄｓ|＝ＶＳＳ_Ｃｅｌｌ−Ｖｔｈ（ＮＴ６）となる。よって、スクリーニングテスト時におけるＰＭＯＳトランジスタＰＴ１の|Ｖｄｓ|は、非スクリーニングテスト時よりも減少する。

ＰＭＯＳトランジスタＰＴ１の|Ｖｄｓ|が減少すると、ＰＭＯＳトランジスタＰＴ１の閾値電圧|Ｖｔｈ（ＰＴ１）|はＤＩＢＬ効果により若干上昇する。これにより、ソース電位ＶＳＳ_Ｃｅｌｌが上昇するので、上記第１の実施形態と同様、スクリーニングテストが可能となる。なお、ＤＩＢＬ効果による閾値電圧上昇分は数１０ｍＶ程度とわずかであるので、上記第１の実施形態等との併用によりソース電位ＶＳＳ_Ｃｅｌｌを所望のレベルに調整することが可能となる。

（第５の実施形態）
十分なスクリーニングテストを実施するには、図７に示すように、ＶＳＳ_Ｃｅｌｌレベルが完全に安定するまで待つ必要があるが、ＶＳＳ_Ｃｅｌｌレベルの上昇はメモリセルアレイ１１のリーク電流によるため時間がかかり、通常、数μｓ〜数ｍｓの時間が必要である。テスト時間の増加はテストコストの増加につながるため、できるだけ短縮することが望ましい。第５の実施形態は、ＶＳＳ_Ｃｅｌｌレベルを所定電位レベルまで強制的にプルアップするようにしている。

図１１は、本発明の第５の実施形態に係るセルバイアス制御回路２１の構成を示す回路図である。セルバイアス制御回路２１は、ＶＳＳ_Ｃｅｌｌレベルが安定するまでの時間を短縮するためのレベル安定回路２５を備えている。

レベル安定回路２５は、電源電位ＶＤＤとソース端子ＳＴとの間に、電源電位ＶＤＤの供給端側から順にＮＭＯＳトランジスタＮＲ４、ＮＭＯＳトランジスタＮＲ３、スイッチ素子としてのＮＭＯＳトランジスタＮＴ７が直列に接続されて構成されている。ＮＭＯＳトランジスタＮＲ３，ＮＲ４は、メモリセルＭＣの駆動用ＮＭＯＳトランジスタ（ＤＶ１等）のレプリカトランジスタからなる。

ＮＭＯＳトランジスタＮＲ３，ＮＲ４は、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＮＭＯＳトランジスタＮＲ３，ＮＲ４のバックゲート端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＴ７のゲート端子には、テスト信号ＴＥＳＴが入力されている。ＮＭＯＳトランジスタＮＴ７のバックゲート端子は、接地電位ＶＳＳに接続されている。

このように構成されたＳＲＡＭにおいて、非スクリーニングテスト時、ソース電位ＶＳＳ_Ｃｅｌｌは、バイアス生成回路２２により次式のように設定される。
ＶＳＳ_Ｃｅｌｌ＝ＶＤＤ−２×Ｖｔｈ（ＤＶ）
Ｖｔｈ（ＤＶ）は、メモリセルＭＣの駆動用ＮＭＯＳトランジスタの閾値電圧である。

一方、スクリーニングテスト時には、ＰＭＯＳトランジスタＰＴ１の閾値電圧が上昇するため、ソース電位ＶＳＳ_Ｃｅｌｌは、次式のように設定される。

ＶＳＳ_Ｃｅｌｌ＝ＶＤＤ−２×Ｖｔｈ（ＤＶ）＋Δ|Ｖｔｈ（ＰＴ１）|
Δ|Ｖｔｈ（ＰＴ１）|は、バックバイアス印加によるＰＭＯＳトランジスタＰＴ１の閾値電圧上昇分である。

さらに、スクリーニングテスト時にはＮＭＯＳトランジスタＮＴ７がオン状態となるため、ＮＭＯＳトランジスタＮＲ３，ＮＲ４によりＶＳＳ_Ｃｅｌｌレベルがプルアップされる。その後、ＶＳＳ_ＣｅｌｌレベルがＶＤＤ−２×Ｖｔｈ（ＤＶ）となると、ＮＭＯＳトランジスタＮＲ３，ＮＲ４はオフ状態となる。

図１２は、スタンドバイモード（／ＳＬＰ＝Ｌ）に入ってからのソース電位ＶＳＳ_Ｃｅｌｌのレベル変化を示す図である。横軸は、時間（任意単位：Arb. Unit）を表している。縦軸は、ソース電位ＶＳＳ_Ｃｅｌｌ（任意単位：Arb. Unit）を表している。

図１２に示すように、ＶＳＳ_ＣｅｌｌレベルがＶＤＤ−２×Ｖｔｈ（ＤＶ）になるまでは、ＮＭＯＳトランジスタＮＲ３，ＮＲ４により、ＶＳＳ_Ｃｅｌｌレベルが強制的に電源電位ＶＤＤ側にプルアップされる。具体的には、ＶＳＳ_Ｃｅｌｌレベルは、最終的にＰＭＯＳトランジスタＰＴ１によりクランプされる電位からＰＭＯＳトランジスタＰＴ１の閾値電圧上昇分Δ|Ｖｔｈ（ＰＴ１）|を引いた電位に強制的にプルアップされる。

その後、ＶＳＳ_Ｃｅｌｌレベルは、メモリセルアレイのリーク電流により、閾値電圧上昇分Δ|Ｖｔｈ（ＰＴ１）|だけ上昇する。このような制御をすることで、ＶＳＳ_Ｃｅｌｌレベルが安定するまでの時間を短縮することができ（図１２中の時間Δｔ）、ひいてはテストコストの削減が可能となる。

なお、図１１ではバイアス生成回路２２が駆動用ＮＭＯＳトランジスタのレプリカにより構成されている場合を示したが、負荷用ＰＭＯＳトランジスタのレプリカを用いた場合でも同様に実施可能である。図１３は、バイアス生成回路２２に負荷用ＰＭＯＳトランジスタのレプリカを用いた場合の構成例である。

図１３に示したバイアス生成回路２２に含まれる２つのＰＭＯＳトランジスタＰＲ２，ＰＲ３は、メモリセルＭＣの負荷用ＰＭＯＳトランジスタ（ＬＤ１等）のレプリカトランジスタから構成される。ＰＭＯＳトランジスタＰＲ２，ＰＲ３は、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＰＭＯＳトランジスタＰＲ２，ＰＲ３のバックゲート端子は、そのソース端子に接続されている。

同様に、図１３に示したレベル安定回路２５に含まれる２つのＰＭＯＳトランジスタＰＲ４，ＰＲ５は、メモリセルＭＣの負荷用ＰＭＯＳトランジスタ（ＬＤ１等）のレプリカトランジスタから構成される。

このようにしてバイアス生成回路２２及びレベル安定回路２５を構成した場合でも、ＶＳＳ_Ｃｅｌｌレベルが安定するまでの時間を短縮することが可能である。

また、図１４は、強制プルアップするための電位をバイアス生成回路２２から供給している構成例である。レベル安定回路２５は、ＮＭＯＳトランジスタＮＴ８、ＮＴ９と、インバータ回路ＩＮＶ２と、トランスファーゲートＴＧ３とを備えている。

バイアス生成回路２２は、バイアス電位ＶＮ８を生成する。このバイアス電位ＶＮ８は、ＮＭＯＳトランジスタＮＲ２のソース端子（或いは、ＮＭＯＳトランジスタＮＲ１のドレイン端子）から出力される。すなわち、バイアス電位ＶＮ８は、ＶＤＤ−Ｖｔｈ（ＮＲ２）に設定される。

バイアス電位ＶＮ８は、トランスファーゲートＴＧ３を介してＮＭＯＳトランジスタＮＴ８のゲート端子に供給されている。トランスファーゲートＴＧ３は、テスト信号ＴＥＳＴがハイレベルの場合にオン状態となる。ＮＭＯＳトランジスタＮＴ８のドレイン端子は、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＮＴ８のソース端子は、ソース端子ＳＴに接続されている。ＮＭＯＳトランジスタＮＴ８のバックゲート端子は、接地電位ＶＳＳに接続されている。

ＮＭＯＳトランジスタＮＴ９のドレイン端子は、ＮＭＯＳトランジスタＮＴ８のゲート端子に接続されている。ＮＭＯＳトランジスタＮＴ９のソース端子及びバックゲート端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＴ９のゲート端子には、テスト信号ＴＥＳＴの反転信号が入力されている。

非スクリーニングテスト時（ＴＥＳＴ＝Ｌ）、トランスファーゲートＴＧ３はオフ状態、ＮＭＯＳトランジスタＮＴ９はオン状態となる。よって、ＮＭＯＳトランジスタＮＴ８はオフ状態となる。この結果、ソース端子ＳＴには、レベル安定回路２５からプルアップ電位が供給されない。

一方、スクリーニングテスト時（ＴＥＳＴ＝Ｈ）、トランスファーゲートＴＧ３はオン状態、ＮＭＯＳトランジスタＮＴ９はオフ状態となる。よって、ＮＭＯＳトランジスタＮＴ８のゲート端子には、バイアス電位ＶＮ８が供給される。この結果、ＶＳＳ_Ｃｅｌｌレベルは、ＶＮ８−Ｖｔｈ（ＮＴ８）となるレベルまで強制的にプルアップされる。

このようにしてバイアス生成回路２２及びレベル安定回路２５を構成した場合でも、ＶＳＳ_Ｃｅｌｌレベルが安定するまでの時間を短縮することが可能である。

（第６の実施形態）
上記各実施形態では、メモリセルアレイ１１の低い方の電源電位であるソース電位ＶＳＳ_Ｃｅｌｌを制御するようにしているが、メモリセルアレイ１１の高い方の電源電位であるソース電位ＶＤＤ_Ｃｅｌｌを制御する場合でも同様に実施可能である。第６の実施形態は、メモリセルアレイ１１のソース電位ＶＤＤ_Ｃｅｌｌを制御する場合の構成例である。

図１５は、本発明の第６の実施形態に係るセルバイアス制御回路２１の構成を示す回路図である。セルバイアス制御回路２１は、ソース端子ＳＴを介してメモリセルアレイ１１のソース電位ＶＤＤ_Ｃｅｌｌに接続されている。なお、ソース端子ＳＴは、図２に示したメモリセルＭＣの負荷用ＰＭＯＳトランジスタＬＤ１，ＬＤ２のソース端子に接続されている。ソース電位ＶＤＤ_Ｃｅｌｌは、負荷用ＰＭＯＳトランジスタＬＤ１，ＬＤ２のソース電位に対応する。

セルバイアス制御回路２１は、バイアス生成回路２２、レベル切替回路２３、クランプ用ＮＭＯＳトランジスタＮＴ１１及びＶＤＤ供給用ＰＭＯＳトランジスタＰＴ１１を備えている。

ＰＭＯＳトランジスタＰＴ１１のドレイン端子は、メモリセルアレイ１１のソース端子ＳＴに接続されている。ＰＭＯＳトランジスタＰＴ１１のソース端子及びバックゲート端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＰＴ１１のゲート端子には、例えば制御回路１７から供給されるスタンドバイ信号ＳＬＰが入力されている。

このスタンドバイ信号ＳＬＰは、通常動作時にローレベルとなり、スタンドバイ時にハイレベルとなる。よって、ＰＭＯＳトランジスタＰＴ１１は、通常動作時にオン状態となり、スタンドバイ時にオフ状態となる。

ＮＭＯＳトランジスタＮＴ１１のソース端子は、ソース端子ＳＴに接続されている。ＮＭＯＳトランジスタＮＴ１１のドレイン端子は、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＮＴ１１のゲート端子には、バイアス生成回路２２によりバイアス電位ＶＮ１１が供給されている。

バイアス生成回路２２は、接地電位ＶＳＳと電源電位ＶＤＤとの間に、接地電位ＶＳＳの供給端側から順にＮＭＯＳトランジスタＮＲ１、ＮＭＯＳトランジスタＮＲ２、ＮＭＯＳトランジスタＮＲ１１、抵抗Ｒが直列に接続されて構成されている。ＮＭＯＳトランジスタＮＲ１，ＮＲ２は、メモリセルＭＣに含まれる例えば駆動用ＮＭＯＳトランジスタ（ＤＶ１等）のレプリカトランジスタからなる。ＮＭＯＳトランジスタＮＲ１１は、ＮＭＯＳトランジスタＮＴ１１のレプリカトランジスタからなる。

ＮＭＯＳトランジスタＮＲ１，ＮＲ２，ＮＲ１１は、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＮＭＯＳトランジスタＮＲ１，ＮＲ２，ＮＲ１１のバックゲート端子は、そのソース端子に接続されている。

バイアス電位ＶＮ１１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に設定される。さらに、ソース電位ＶＤＤ_Ｃｅｌｌのレベル下降によりメモリセルＭＣに記憶されたデータが破壊されない条件を満たすように設定される。本実施形態のバイアス生成回路２２では、バイアス電位ＶＮ１１は、次式で表される。

ＶＮ１１＝ＶＳＳ＋Ｖｔｈ（ＮＲ１）＋Ｖｔｈ（ＮＲ２）＋Ｖｔｈ（ＮＲ１１）
レベル切替回路２３は、ＮＭＯＳトランジスタＮＴ１２と、トランスファーゲートＴＧ１と、インバータ回路ＩＮＶ１とを備えている。トランスファーゲートＴＧ１は、非スクリーニングテスト時（ＴＥＳＴ＝Ｌ）に、ＮＭＯＳトランジスタＮＴ１１のバックゲート端子とソース端子ＳＴとを接続する。

ＮＭＯＳトランジスタＮＴ１２のドレイン端子は、ＮＭＯＳトランジスタＮＴ１１のバックゲート端子に接続されている。ＮＭＯＳトランジスタＮＴ１２のソース端子及びバックゲート端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＴ１２のゲート端子には、テスト信号ＴＥＳＴが入力されている。

スクリーニングテスト時（ＴＥＳＴ＝Ｈ）には、ＮＭＯＳトランジスタＮＴ１２がオン状態、かつトランスファーゲートＴＧ１がオフ状態となる。よって、ＮＭＯＳトランジスタＮＴ１１のバックゲート端子は、接地電位ＶＳＳに接続される。

図１６に示すように、ソース電位ＶＤＤ_Ｃｅｌｌは、次式で表される。
ＶＤＤ_Ｃｅｌｌ＝ＶＮ１１−Ｖｔｈ（ＮＴ１１）
よって、ＮＭＯＳトランジスタＮＴ１１の閾値電圧が上昇すると、ソース電位ＶＤＤ_ＣｅｌｌはＮＭＯＳトランジスタＮＴ１１の閾値上昇分だけ降下する。これにより、リテンション特性のマージンが小さいチップのスクリーニングが可能となる。

（第７の実施形態）
図１７は、本発明の第７の実施形態に係る半導体集積回路（システムチップ）３１の構成を示すブロック図である。

システムチップ３１は、ＳＲＡＭマクロ３２とＢＩＳＴ（Built-In Self Test）回路３３とを備えている。ＳＲＡＭマクロ３２は、上記各実施形態に示したＳＲＡＭ（セルバイアス制御回路２１を含む）に対応する。

システムチップ３１には、クロック信号ＣＬＫ及びテストイネーブル信号ＢＩＳＴＥＮが外部から入力される。クロック信号ＣＬＫは、端子Ｔ１を介してＳＲＡＭマクロ３２及びＢＩＳＴ回路３３に入力される。テストイネーブル信号ＢＩＳＴＥＮは、端子Ｔ２を介してＢＩＳＴ回路３３に入力される。

ＢＩＳＴ回路３３は、テストイネーブル信号ＢＩＳＴＥＮが活性化された場合に、ＳＲＡＭマクロ３２に対してテストを実行する。具体的には、ＢＩＳＴ回路３３は、テストに必要なアドレス信号ＡＤＤ、制御信号ＣＮＴ（スタンドバイ信号／ＳＬＰを含む）、入力データＤＩ及びテスト信号ＴＥＳＴを生成する。そして、ＢＩＳＴ回路３３は、これらの信号をＳＲＡＭマクロ３２に供給することで、ＳＲＡＭマクロ３２に対してスクリーニングテストを実行する。

ＳＲＡＭマクロ３２は、出力データＤＯを出力する。ＢＩＳＴ回路３３は、この出力データＤＯに基づいて、スクリーニングテストの結果を判定する。すなわち、ＳＲＡＭマクロ３２が所望のリテンション特性を有しているか否かを判定する。そして、ＢＩＳＴ回路３３は、この判定結果を示すフラグ信号ＢＩＳＴＦＬＧを生成する。このフラグ信号ＢＩＳＴＦＬＧは、端子Ｔ３を介して外部に出力される。

以上詳述したように本実施形態によれば、ＳＲＡＭマクロ３２及びＢＩＳＴ回路３３を含むシステムチップ３１を構成することが可能となる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図。 図１に示したメモリセルアレイ１１に含まれるメモリセルＭＣの構成を示す回路図。 本発明の第１の実施形態に係るセルバイアス制御回路２１の構成を示す回路図。 バイアス生成回路２２の一例を示す回路図。 第１の実施形態におけるスタンドバイ時のＳＲＡＭの電位関係を示す図。 メモリセルアレイ１１のリーク電流と、ＰＭＯＳトランジスタＰＴ１の負荷特性とを示した図。 第１の実施形態におけるスタンドバイモードに入ってからのソース電位ＶＳＳ_Ｃｅｌｌのレベル変化を示す図。 本発明の第２の実施形態に係るセルバイアス制御回路２１の構成を示す回路図。 本発明の第３の実施形態に係るセルバイアス制御回路２１の構成を示す回路図。 本発明の第４の実施形態に係るセルバイアス制御回路２１の構成を示す回路図。 本発明の第５の実施形態に係るセルバイアス制御回路２１の構成を示す回路図。 第５の実施形態におけるスタンドバイモードに入ってからのソース電位ＶＳＳ_Ｃｅｌｌのレベル変化を示す図。 第５の実施形態に係るセルバイアス制御回路２１の他の構成例。 第５の実施形態に係るセルバイアス制御回路２１の他の構成例。 本発明の第６の実施形態に係るセルバイアス制御回路２１の構成を示す回路図。 第６の実施形態におけるスタンドバイ時のＳＲＡＭの電位関係を示す図。 本発明の第７の実施形態に係る半導体集積回路３１の構成を示すブロック図。

符号の説明

１１…メモリセルアレイ、１２…ワード線ドライバ回路、１３…ロウデコーダ、１４…カラムデコーダ、１５…センスアンプ回路、１６…プリチャージ回路、１７…制御回路、２１…セルバイアス制御回路、２２…バイアス生成回路、２３…レベル切替回路、２４…閾値制御回路、２５…レベル安定回路、３１…半導体集積回路、３２…ＳＲＡＭマクロ、３３…ＢＩＳＴ回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、ＳＴ…ソース端子、Ｎ１，Ｎ２…記憶ノード、ＸＦ１，ＸＦ２…トランスファーゲート（ＮＭＯＳトランジスタ）、ＰＴ１〜ＰＴ４，ＰＴ１１…ＰＭＯＳトランジスタ、ＮＴ１〜ＮＴ９，ＮＴ１１，ＮＴ１２…ＮＭＯＳトランジスタ、ＮＲ１〜ＮＲ４，ＮＲ１１…ＮＭＯＳトランジスタ、ＰＲ１〜ＰＲ５…ＰＭＯＳトランジスタ、Ｒ…抵抗、Ｔ１〜Ｔ３…端子、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＴＧ１〜ＴＧ３…トランスファーゲート。

Claims (5)

1. 駆動ＭＩＳ（Metal Insulator Semiconductor）トランジスタと負荷ＭＩＳトランジスタとを含むスタティック型のメモリセルが複数配列されたメモリセルアレイと、
   前記メモリセルにソース電位を供給するソース端子と、
   前記メモリセルの動作時に前記ソース端子と第１の電源電位とを電気的に接続し、前記メモリセルのスタンドバイ時に前記ソース端子と前記第１の電源電位とを電気的に非接続にする第１のスイッチ素子と、
   前記ソース端子と前記第１の電源電位との間に直列に接続され、かつ前記メモリセルのスタンドバイ時に前記ソース電位をクランプするクランプＭＩＳトランジスタと、
   前記クランプＭＩＳトランジスタのゲート端子に第１のバイアス電位を供給するバイアス生成回路と、
   テスト時と非テスト時とで、前記クランプＭＩＳトランジスタのバックゲート端子の電位を切り替える切替回路と
   を具備することを特徴とする半導体記憶装置。
2. 前記切替回路は、前記テスト時における前記クランプＭＩＳトランジスタの閾値電圧の絶対値が、前記非テスト時よりも大きくなるように制御することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１の電源電位は、接地電位であり、
   前記クランプＭＩＳトランジスタは、Ｐ型であり、
   前記切替回路は、前記非テスト時に前記バックゲート端子に前記ソース電位を供給し、前記テスト時に前記バックゲート端子に第２の電源電位を供給することを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第２の電源電位と前記ソース端子との間に直列に接続され、かつ前記テスト時に前記ソース電位を前記第２の電源電位側にプルアップするプルアップＭＩＳトランジスタをさらに具備することを特徴とする請求項３に記載の半導体記憶装置。
5. 駆動ＭＩＳトランジスタと負荷ＭＩＳトランジスタとを含むスタティック型のメモリセルが複数配列されたメモリセルアレイと、
   前記メモリセルにソース電位を供給するソース端子と、
   前記メモリセルの動作時に前記ソース端子と第１の電源電位とを電気的に接続し、前記メモリセルのスタンドバイ時に前記ソース端子と前記第１の電源電位とを電気的に非接続にする第１のスイッチ素子と、
   ソース端子が前記ソース端子に接続され、かつ前記メモリセルのスタンドバイ時に前記ソース電位をクランプするクランプＭＩＳトランジスタと、
   前記クランプＭＩＳトランジスタのゲート端子にバイアス電位を供給するバイアス生成回路と、
   テスト時と非テスト時とで、前記クランプＭＩＳトランジスタのドレイン端子の電位を切り替える切替回路と
   を具備することを特徴とする半導体記憶装置。

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