KR100460459B1 - 향상된 테스트 모드를 갖는 반도체 메모리 장치 - Google Patents

향상된 테스트 모드를 갖는 반도체 메모리 장치 Download PDF

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KR100460459B1 KR10-2002-0044983A KR20020044983A KR100460459B1 KR 100460459 B1 KR100460459 B1 KR 100460459B1 KR 20020044983 A KR20020044983 A KR 20020044983A KR 100460459 B1 KR100460459 B1 KR 100460459B1
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Abstract

본 발명에 따른 반도체 메모리 장치는 외부 전원 전압을 조절하여 제 1 내부 전원 전압 및 제 2 내부 전원 전압을 발생하는 내부 전압 발생 회로를 포함한다. 제 1 전원 공급 라인은 제 1 내부 전원 전압을 메모리 셀 어레이로 전달하고, 제 2 전원 공급 라인은 제 2 내부 전원 전압을 주변 회로로 전달한다. 본 발명의 반도체 메모리 장치는 제어 회로를 더 포함하며, 제어 회로는 제 1 및 제 2 내부 전원 전압들이 동작 모드에 따라 상이한 레벨들로 가변되도록 내부 전압 발생 회로를 제어한다.

Description

향상된 테스트 모드를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH IMPROVED TEST MODE}
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 메모리 셀들의 신뢰성을 테스트할 수 있는 반도체 메모리 장치에 관한 것이다.
스태틱 랜덤 액세스 메모리 (static random access memory: SRAM) 장치는 일반적인 다이내믹 랜덤 액세스 메모리 (dynamic random access memory: DRAM)와 비교하여 볼 때 보다 많은 금속-산화물-반도체 전계 효과 트랜지스터들 (metal oxide semiconductor field effect transistors)을 사용하며, 따라서 메모리 셀들을 리프레쉬할 필요없이 데이터를 저장할 수 있다. 하지만, SRAM 셀의 교차 접속 특성 (cross-coupled nature)은 제조 결함이 메모리 셀 내에 존재하게 하지만, 최초로 테스트될 때 메모리 셀이 필연적으로 정상 동작 범위 내에서 부적절하게 동작하게 하지 않는다. 하지만, 이는 이후 메모리 셀이 비정상적으로 동작하게 한다. 이러한 셀을 이후 잠재적인 결함 특성을 갖는 메모리 셀이라 칭한다.
잠재적인 결함 특성을 갖는 메모리 셀은 스태틱 노이즈 마진 (static noise margin: SNM)을 조절함으로써 검출될 수 있다. 여기서, 스태틱 노이즈 마진이란 데이터를 읽을 때 메모리 셀이 자신의 데이터를 유지하는 능력을 말한다. 잠재적인 결함 특성을 갖는 메모리 셀은 정상적인 특성을 갖는 메모리 셀보다 더 낮은 스태틱 노이즈 마진을 갖는다. 다시말해서, 메모리 셀이 더 큰 스태틱 노이즈 마진을 가지면 가질수록 읽기 동작 동안 저장 상태들이 변화될 가능성은 더 적다.
메모리 셀의 스태틱 노이즈 마진을 나쁘게 함으로써 잠재적인 결함 특성의 메모리 셀(들)을 보다 빠르게 찾아내는 것이 가능하다. 예를 들면, 메모리 셀에 인가되는 동작 전압을 주변 회로들 (예를 들면, 행 디코더, 열 디코더, 비트 라인 프리챠지 및 등화 회로, 등등)에 인가되는 동작 전압보다 낮게 설정함으로써, 메모리 셀의 스태틱 노이즈 마진이 나빠진다. 그러므로, 보다 빠른 시간 내에 잠재적인 결함 특성을 갖는 메모리 셀(들)을 찾아낼 수 있다. 웨이퍼 레벨에서 잠재적인 결함 특성을 갖는 메모리 셀을 찾아냄으로써, 그러한 메모리 셀은 리던던시 셀로 대체되거나 그러한 메모리 셀을 포함하는 칩이 폐기될 것이다.
앞서 설명된 기술은 일본공개특허번호 제11-185498호 (Japanese Laid-open Patent Publication No. 11-185498)와 일본공개특허번호 제06-349298호 (Japanese Laid-open Patent Publication No. 06-349298)에 각각 개시되어 있다. 앞서 언급된 특허들은 테스트 동작시 주변 회로에 인가되는 동작 전압을 그대로 유지하는 반면에 메모리 셀에 인가되는 동작 전압을 낮추는 기술들을 포함한다.
이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 패키지된 메모리 장치는 가속 라이프 테스트 (accelerated life testing)의 일종으로서 번인 테스트를 받는다. 번인 테스트는 증가된 온도 및 동작 전압에서 메모리 장치를 전기적으로 동작시킴으로써 잠재적인 결함을 조기에 검출하여 제거할 수 있다. 패키지된 장치의 번인 테스트시 과도한 전류 소모로 인해 동작 전압이 낮아지게 된다.번인 테스트시 동작 전압이 낮아지면, 메모리 셀들에 대한 번인 테스트가 정상적으로 수행되지 못하거나 메모리 셀들에 대한 번인 효과가 떨어질 수 있다.
본 발명의 목적은 번인 테스트 효과를 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도;
도 2는 도 1에 도시된 메모리 셀 어레이 및 주변 회로의 일예를 보여주는 블록도;
도 3은 도 2에 도시된 메모리 셀을 보여주는 회로도;
도 4는 도 1에 도시된 제 1 가변 전압 발생 회로 및 제 1 내부 전압 발생 회로를 보여주는 회로도;
도 5는 도 4에 도시된 스위치의 일예를 보여주는 회로도;
도 6a는 정상 동작 모드시 기준 전압들의 전압 변화를 보여주는 도면;
도 6b 내지 도 6d는 스태틱 노이즈 마진이 제어되는 테스트 동작 모드시 기준 전압들의 전압 변화를 보여주는 도면; 그리고
도 6e는 번인 테스트 동작 모드시 기준 전압들의 전압 변화를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 메모리 셀 어레이 120 : 제 1 내부 전압 발생 회로
130 : 주변 회로 140 : 제 2 내부 전압 발생 회로
150 : 기준 전압 발생 회로 160 : 제 1 가변 전압 발생 회로
170 : 제 2 가변 전압 발생 회로 180 : 제어 회로
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 반도체 메모리 장치는 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들의 어레이와; 상기 어레이에 데이터를 쓰거나 상기 어레이로부터 데이터를 읽는 데이터 기입/독출 회로와; 외부 전원 전압을 조절하여 제 1 내부 전원 전압 및 제 2 내부 전원 전압을 발생하는 내부 전압 발생 회로와; 상기 제 1 내부 전원 전압을 상기 어레이로 전달하는 제 1 전원 공급 라인과; 상기 제 2 내부 전원 전압을 상기 데이터 기입/독출 회로로 전달하는 제 2 전원 공급 라인과; 그리고 상기 제 1 및 제 2 내부 전원 전압들이 동작 모드에 따라 상이한 레벨들로 가변되도록 상기 내부 전압 발생 회로를 제어하는 제어 회로를 포함한다.
본 발명의 실시예에 있어서, 번인 테스트 동작 모드시, 상기 제어 회로는 상기 제 2 내부 전원 전압이 상기 제 1 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 비례하여 변화된다.
본 발명의 실시예에 있어서, 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압이 상기 제 2 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지된다.
본 발명의 실시예에 있어서, 정상적인 동작 모드시, 상기 제어 회로는 상기 제 1 및 제 2 내부 전원 전압들이 동일한 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지된다.
본 발명의 다른 특징에 따르면, 본 발명의 반도체 메모리 장치는 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들의 어레이와; 행 어드레스에 응답하여 상기 행들 중 적어도 하나를 선택하는 행 선택 회로와; 열 어드레스에 응답하여 상기 열들 중 일부를 선택하는 열 선택 회로와; 상기 선택된 행 및 열들에 배열된 메모리 셀들로부터 데이터를 감지 증폭하는 감지 증폭 회로와; 상기 선택된 행 및 열들에 배열된 메모리 셀들에 데이터를 쓰는 기입 드라이버 회로와; 외부 전원 전압을 조절하여 제 1 내부 전원 전압 및 제 2 내부 전원 전압을 발생하는 내부 전압 발생 회로와; 상기 제 1 내부 전원 전압을 상기 어레이로 전달하는 제 1 전원 공급 라인과; 상기 제 2 내부 전원 전압을 상기 행 선택 회로, 상기 열 선택 회로, 상기 감지 증폭 회로, 그리고 상기 기입 드라이버 회로로 각각 전달하는 제 2 전원 공급 라인과; 그리고 패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제 2 내부 전원 전압이 상기 제 1 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하는 제어 회로를 포함한다.
본 발명의 실시예에 있어서, 상기 패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 비례하여 변화된다.
본 발명의 실시예에 있어서, 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압이 상기 제 2 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지된다.
본 발명의 실시예에 있어서, 상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 2 내부 전원 전압이 가변되는 반면에 상기 제 1 내부 전원 전압은 가변되지 않는다.
본 발명의 실시예에 있어서, 상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압이 가변되는 반면에 상기 제 2 내부 전원 전압은 가변되지 않는다.
본 발명의 실시예에 있어서, 상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압과 상기 제 2 내부 전원 전압은 서로 상반되게 가변된다.
본 발명의 실시예에 있어서, 정상적인 동작 모드시, 상기 제어 회로는 상기 제 1 및 제 2 내부 전원 전압들이 동일한 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지된다.
본 발명의 또 다른 특징에 따르면, 본 발명의 반도체 메모리 장치는 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들의 어레이와; 상기 어레이에 데이터를 쓰거나 상기 어레이로부터 데이터를 읽는 데이터 기입/독출 회로와; 일정한 레벨을 갖는 기준 전압을 발생하는 기준 전압 발생 회로와; 상기 기준 전압과 외부 전원 전압을 공급받고, 제 1 제어 코드에 응답하여 제 1의 가변 가능한 기준 전압을 발생하는 제 1 가변 기준 전압 발생 회로와; 상기 기준 전압과 상기 외부 전원 전압을 공급받고, 제 2 제어 코드에 응답하여 제 2의 가변 가능한 기준 전압을 발생하는 제 2 가변 기준 전압 발생 회로와; 상기 외부 전원 전압을 공급받고, 상기 제 1의 가변 가능한 기준 전압에 응답하여 제 1 내부 전원 전압을 발생하는 제 1 내부 전압 발생 회로와; 상기 제 1 내부 전원 전압을 상기 어레이로 전달하는 제 1 전원 라인과; 상기 외부 전원 전압을 공급받고, 상기 제 2의 가변 가능한 기준 전압에 응답하여 제 2 내부 전원 전압을 발생하는 제 2 내부 전압 발생 회로와; 상기 제 1 내부 전원 전압을 상기 데이터 기입/독출 회로로 전달하는 제 2 전원 라인과; 그리고 테스트 정보에 응답하여 상기 제 1 제어 코드와 상기 제 2 제어 코드를 각각 발생하는 제어 회로를 포함한다. 패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압이 상기 제 2 내부 전원 전압보다 높게 설정되도록 상기 제 1 및 제 2 가변 기준 전압 발생 회로들을 각각 제어하기 위한 상기 제 1 및 제 2 제어 코드들을 발생한다. 여기서, 상기 제어 회로로의 테스트 정보 입력은 JTAG 코드, 명령 조합, 또는 정상 동작 모드에서 사용되지 않는 핀을 이용하여 수행된다.
본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치 (100)는 SRAM 장치이지만, 본 발명의 사상이 다른 메모리 장치들 (예를 들면, DRAM, FRAM, EEPROM, 등등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 본 발명의 반도체 메모리 장치 (100)는 데이터 정보를 저장하는 메모리 셀 어레이 (110)를 포함하며, 전원 라인 (PWRL1)을 통해 제 1 내부 전압 발생 회로 (120)로부터 내부 전원 전압 (VDD1)을 공급받는다. 주변 회로 (130)에는 제 2 내부 전압 발생 회로 (140)에서 생성되는 내부 전원 전압 (VDD2)이 전원 라인 (PWRL2)을 통해 공급된다. 주변 회로 (130)는 메모리 셀 어레이 (110)의 데이터 읽기/쓰기 동작을 제어하기 위한 회로이며, 이는 이후 상세히 설명될 것이다.
계속해서 도 1을 참조하면, 본 발명의 반도체 메모리 장치 (100)는 기준 전압 발생 회로 (150), 제 1 가변 전압 발생 회로 (160), 제 2 가변 전압 발생 회로 (170), 그리고 제어 회로 (180)를 더 포함한다. 기준 전압 발생 회로 (150)는 정상적인 동작 범위에서 일정한 레벨의 기준 전압 (Vref)을 발생한다. 앞서 설명된 특성을 갖는 기준 전압 발생 회로 (150)는 이 분야의 통상적인 지식을 습득한 자에 의해서 쉽게 설계될 수 있을 것이다. 그러므로, 기준 전압 발생 회로 (150)에 대한특정 회로는 설명되지 않을 것이다. 제 1 가변 전압 발생 회로 (160)는 기준 전압 (Vref)과 외부 전원 전압 (EXTVDD)을 공급받고, 제어 회로 (180)의 제어 하에 동작 모드에 따라 가변 가능한 기준 전압 (Vref_CELL)을 발생한다. 그렇게 생성된 기준 전압 (Vref_CELL)은 제 1 내부 전압 발생 회로 (120)로 전달된다. 제 2 가변 전압 발생 회로 (170)는 기준 전압 (Vref)과 외부 전원 전압 (EXTVDD)을 공급받고, 제어 회로 (180)의 제어 하에 동작 모드에 따라 가변 가능한 기준 전압 (Vref_PERI)을 발생한다. 그렇게 생성된 기준 전압 (Vref_PERI)은 제 2 내부 전압 발생 회로 (140)로 전달된다.
본 발명에 따르면, 제어 회로 (180)는 내부 전원 전압들 (VDD1, VDD2)이 동작 모드에 따라 상이한 레벨들로 가변되도록 외부로부터의 테스트 정보에 따라 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)을 제어한다. 예를 들면, 번인 테스트시, 제어 회로 (180)는 주변 회로 (130)에 인가되는 내부 전원 전압 (VDD2)이 메모리 셀 어레이 (110)에 인가되는 내부 전원 전압 (VDD1)보다 낮게 설정되도록 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)을 제어한다. 이는 번인 테스트시 주변 회로 (130)에 의해서 소모되는 전류가 감소되게 한다. 따라서 메모리 셀들에 대한 번인 효과가 떨어지거나 메모리 셀들에 대한 번인 테스트가 수행되지 않는 것을 방지할 수 있다.
이 실시예에 있어서, JTAG 코드, 사용되지 않는 핀 (예를 들면, 설계자가 이용하는 핀), 또는 명령 조합을 이용하여 제어 회로 (180)에 테스트 정보가 인가될 수 있다. 이는 반도체 메모리 장치가 웨이퍼 상태뿐만 아니라 패키지 상태에서도제어 회로 (180)를 통해 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)을 제어할 수 있음을 의미한다.
도 2는 도 1에 도시된 메모리 셀 어레이와 주변 회로의 일예를 보여주는 블록도이다. 도 2에 도시된 바와 같이, 메모리 셀 어레이 (110)는 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스 형태로 배열된 메모리 셀들 (MC0-MCm)을 포함한다. 메모리 셀들 (MC) 각각은 SRAM 셀로, 도 3에 도시된 바와 같은 회로 구성을 갖는다. 도 2 및 도 3에서 알 수 있듯이, 메모리 셀들 (MC0-MCm)에는 제 1 내부 전압 발생 회로 (120)로부터의 내부 전원 전압 (VDD1)이 공급된다. 행 선택 회로를 구성하는 행 디코더 (RDEC), 열 선택 회로를 구성하는 열 디코더 (YDEC) 및 열 패스 게이트 (YGATE), 그리고 감지 증폭 및 기입 드라이버 회로 (SA & WD)는 도 1의 주변 회로 (130)에 속한다. 주변 회로 (130)를 구성하는 회로들은 이 분야의 통상적인 지식을 습득한 자들에게 자명하며, 그것에 대한 설명은 그러므로 생략된다. 행 디코더 (RDEC), 열 디코더 (YDEC), 열 패스 게이트 (YGATE), 그리고 감지 증폭 및 기입 드라이버 회로 (SA & WD)에는 각각 제 2 내부 전압 발생 회로 (140)로부터의 내부 전원 전압 (VDD2)이 공급된다. 즉, 메모리 셀 어레이 (110)의 전원 체계는 주변 회로 (130)의 전원 체계와 분리되어 있다.
도 4는 도 1에 도시된 제 1 내부 전압 발생 회로와 제 1 가변 전압 발생 회로의 바람직한 실시예를 보여주는 회로도이다.
도 4를 참조하면, 제 1 내부 전압 발생 회로 (120)는 가변 가능한 기준 전압 (Vref_CELL)과 외부 전원 전압 (EXTVDD)을 공급받고, 메모리 셀 어레이 (110)에 공급될 내부 전원 전압 (VDD1)을 발생한다. 제 1 내부 전압 발생 회로 (120)는 3개의 PMOS 트랜지스터들 (T10, T11, T15), 3개의 NMOS 트랜지스터들 (T12, T13, T14), 그리고 커패시터 (C1)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. PMOS 트랜지스터들 (T10, T11)과 NMOS 트랜지스터들 (T12, T13, T14)은 비교기로서 동작하는 차동 증폭기를 구성하며, PMOS 트랜지스터 (T15)는 비교기의 출력에 응답하여 동작하는 드라이버를 구성한다. 비교기 (T10-T14)는 기준 전압 (Vref_CELL)과 전원 라인 (PWRL1) 상의 내부 전원 전압 (VDD1)을 비교하고, 드라이버 (T15)는 비교 결과에 따라 전원 라인 (PWRL1)으로 공급되는 전류의 양을 조절한다.
계속해서 도 4를 참조하면, 제 1 가변 전압 발생 회로 (160)는 5개의 PMOS 트랜지스터들 (T16, T17, T21, T22, T23), 3개의 NMOS 트랜지스터들 (T18, T19, T20), 6개의 저항기들 (RU1, RU2, RU3, RD1, RD2, RD3), 5개의 스위치들 (SW1-SW5), 그리고 커패시터 (C2)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 저항기들 (RU1-RU3, RD1-RD3)과 스위치들 (SW1-SW4)은 제어 신호들 (/UP1, /UP2, /DN1, /DN2)에 응답하여 출력 노드 (OUT) 상의 전압 (Vref_CELL)을 분배하는 전압 분배 회로를 구성한다. PMOS 및 NMOS 트랜지스터들 (T16-T20)은 기준 전압 (Vref)과 분배 전압 (Vdiv)을 비교하기 위한 비교기를 구성하고, PMOS 트랜지스터 (T21)는 비교기의 출력에 응답하여 동작하는 드라이버를 구성한다. PMOS 트랜지스터들 (T22, T23)과 스위치 (SW5)는 제어 신호 (/DN3)에 응답하여 출력 노드 (OUT) 상의 전압 (Vref_CELL)을 풀업시키기 위한 풀업 회로를 구성한다.
도 4에는 제 1 내부 전압 발생 회로 (120)와 제 1 가변 전압 발생 회로(160)만이 도시되어 있다. 하지만, 도 4에 도시된 스위치들 (SW1-SW5)의 온-오프 상태들이 다르게 설정된다는 점을 제외하면, 제 2 내부 전압 발생 회로 (140)와 제 2 가변 전압 발생 회로 (170)는 도 4에 도시된 것과 실질적으로 동일하게 구성된다. 즉, 제 1 가변 전압 발생 회로 (160)에 인가되는 제어 신호들 (/UP1, /UP2, /DN1, /DN2, /DN3)의 로직 상태들은 동작 모드에 따라 제 2 가변 전압 발생 회로 (170)에 인가되는 제어 신호들 (/UP1, /UP2, /DN1, /DN2, /DN3)의 로직 상태들과 다르게 또는 동일하게 설정될 것이다. 이는 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)에서 생성되는 가변 가능한 기준 전압들 (Vref_CELL, Vref_PERI)이 동작 모드에 따라 동일한 값들을 또는 다른 값들을 가짐을 의미한다.
도 5는 도 4에 도시된 스위치들 중 하나의 바람직한 실시예를 보여주는 회로도이다. 도 5를 참조하면, 스위치 (SW1)는 PMOS 트랜지스터 (T25), NMOS 트랜지스터 (T24), 그리고 하나의 인버터 (INV1)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. PMOS 트랜지스터 (T25)의 벌크 영역은 외부 전원 전압 (EXTVDD)으로 바이어스된다. 입력 신호 (/UP 또는 /DN)의 로직 상태에 따라 스위치 (SW1)의 양 단자들 (ND1, ND2)이 전기적으로 연결되거나 분리될 것이다.
본 발명에 따른 반도체 메모리 장치의 테스트 동작이 도 6a 및 도 6e에 의거하여 이후 상세히 설명될 것이다. 본 발명의 반도체 메모리 장치에 따르면, 동작 모드에 따라 내부 전원 전압들 (VDD1, VDD2)이 동일한 값들을 갖거나 다른 값들을 갖는다. 본 발명의 반도체 메모리 장치는 정상 동작 모드와 테스트 동작 모드에서 동작할 것이다.
정상 동작 모드의 경우, 메모리 셀 어레이 (110)에 인가되는 내부 전원 전압 (VDD1)은 주변 회로 (130)에 인가되는 내부 전원 전압 (VDD2)과 동일하게 설정된다. 정상 동작 모드시, 외부 전원 전압 (EXTVDD)은 도 6a에서 V1과 V2 전압들 사이에 존재한다. 내부 전원 전압들 (VDD1, VDD2)을 동일하게 설정하기 위해서, 제어 회로 (180)는 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)의 스위치들 (SW1-SW4)이 스위치 온되도록 제어 코드들을 발생한다. 즉, 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)에는 각각 로직 하이 레벨을 갖는 제어 신호들 (/UP1, /UP2, /DN1, /DN2)이 인가된다. 이때, 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)에 각각 인가되는 제어 신호 (/DN3)는 로직 하이 레벨을 갖는다. 이때, 제 1 가변 전압 발생 회로 (160)에서 출력되는 전압 (Vref_CELL)은 ((1+RU/RD)*Vref) (RU는 RU의 저항값을 나타내며, RD는 RD1의 저항값을 나타냄)이 된다. 제 2 가변 전압 발생 회로 (170)에서 출력되는 전압 (Vref_PERI) 역시 제 1 가변 전압 발생 회로 (160)의 그것과 동일한 방식으로 결정될 것이다. 따라서 가변 가능한 기준 전압들 (Vref_CELL, Vref_PERI)은, 도 6a에 도시된 바와 같이, 정상 동작 모드시 동일한 값으로 설정된다.
제 1 내부 전압 발생 회로 (120)는 제 1 가변 전압 발생 회로 (160)에서 생성된 기준 전압 (Vref_CELL)에 응답하여 메모리 셀 어레이 (110)에 공급될 내부 전원 전압 (VDD1)을 발생한다. 마찬가지로, 제 2 내부 전압 발생 회로 (130)는 제 2 가변 전압 발생 회로 (170)에서 생성된 기준 전압 (Vref_PERI)에 응답하여 주변 회로 (130)에 공급될 내부 전원 전압 (VDD2)을 발생한다. 정상 동작 모드시 (도 6a에서 "PRD1"으로 표기된 구간) 기준 전압들 (Vref_CELL, Vref_PERI)이 동일하기 때문에, 내부 전원 전압들 (VDD1, VDD2) 역시 동일하다.
정상 동작 모드시, 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)에 각각 인가되는 제어 신호 (/DN3)가 로직 하이 레벨이기 때문에, 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)의 각각의 출력 노드 (OUT)는 PMOS 트랜지스터 (T22)를 통해 외부 전원 전압 (EXTVDD)에 연결된다. 정상 동작 모드에서 기준 전압 (Vref_CELL/PERI)이 단지 PMOS 트랜지스터 (T21)를 통해 결정되도록 PMOS 트랜지스터 (T22)의 문턱 전압이 충분히 높다고 가정하자. 또는 정상 동작 모드에서 기준 전압 (Vref_CELL/PERI)이 단지 PMOS 트랜지스터 (T21)를 통해 결정되도록 외부 전원 전압 (EXTVDD)과 PMOS 트랜지스터 (T22) 사이에 보다 많은 다이오드-연결된 PMOS 트랜지스터들이 연결될 수 있다.
잠재적인 결함 특성을 갖는 메모리 셀을 찾아내기 위해서 스태틱 노이즈 마진 (SNM)이 제어되는 테스트 동작 모드의 경우, 메모리 셀 어레이 (110)에 인가되는 내부 전원 전압 (VDD1)은 주변 회로 (130)에 인가되는 내부 전원 전압 (VDD2)보다 낮게 설정될 것이다. 테스트 동작 모드시, 외부 전원 전압 (EXTVDD)은 도 6b에서 V1과 V2 전압들 사이에 또는 "PRD2"로 표기된 구간 내에 존재한다.
메모리 셀 어레이 (110)에 인가되는 내부 전원 전압 (VDD1)을 주변 회로 (130)에 인가되는 내부 전원 전압 (VDD2)보다 낮게 설정하기 위해서, 제어 회로 (180)는 제 2 가변 전압 발생 회로 (170)의 출력 전압 (Vref_PERI)이 증가되도록 제어 코드를 발생한다. 즉, 제어 회로 (180)는 제 2 가변 전압 발생 회로 (170)로인가되는 제어 신호들 (/UP1, /UP2) (또는 제어 신호들 중 하나 이상)을 로우로 활성화시킨다. 이때, 제어 신호들 (/DN1, /DN2, /DN3)은 로직 하이 레벨을 갖는다. 여기서, 2개의 제어 신호들 (/UP1, /UP2)이 사용되었지만, 임의의 N개의 제어 신호들 (N은 자연수)이 사용 가능하며, 사용되는 제어 신호들의 수에 따라 출력 전압 (Vref_PERI)을 변화시킬 수 있는 정도로 제어 신호들의 수가 증가한다. 이러한 조건에 따르면, 제 2 가변 전압 발생 회로 (170)의 스위치들 (SW1, SW2)이 스위치 오프된다. 이때, 제 2 가변 전압 발생 회로 (170)에서 출력되는 전압 (Vref_PERI)은 ((1+RU/RD1)*Vref) (RU=RD1+RD2(/UP1이 로우인 경우)+RU3(/UP2가 로우일 경우))이 된다. 정상 동작 모드와 비교하여 볼 때 RU의 총 저항값이 증가됨에 따라, 도 6b에 도시된 바와 같이, 제 2 가변 전압 발생 회로 (170)의 출력 전압 (Vref_PERI)은 제 1 가변 전압 발생 회로 (160)의 출력 전압 (Vref_CELL)보다 더 높아진다. 이와 동시에, 제 1 가변 전압 발생 회로 (160)의 출력 전압 (Vref_CELL)은, 도 6b에서 알 수 있듯이, 조정되지 않는다. 즉, 제어 회로 (180)는 가변 가능한 기준 전압 (Vref_CELL)이 변화되지 않도록 제 1 가변 전압 발생 회로 (160)를 제어한다.
제 1 내부 전압 발생 회로 (120)는 제 1 가변 전압 발생 회로 (160)에서 생성된 기준 전압 (Vref_CELL)에 응답하여 메모리 셀 어레이 (110)에 공급될 내부 전원 전압 (VDD1)을 발생한다. 마찬가지로, 제 2 내부 전압 발생 회로 (130)는 제 2 가변 전압 발생 회로 (170)에서 생성된 기준 전압 (Vref_PERI)에 응답하여 주변 회로 (130)에 공급될 내부 전원 전압 (VDD2)을 발생한다. 테스트 동작 모드시 (도 6b에서 "PRD2"으로 표기된 구간) 기준 전압 (Vref_CELL)이 기준 전압 (Vref_PERI)보다 낮기 때문에, 메모리 셀 어레이 (110)에 인가되는 내부 전원 전압 (VDD1)은 주변 회로 (130)에 인가되는 내부 전원 전압 (VDD2)보다 낮다. 메모리 셀 어레이 (110)에 인가되는 내부 전원 전압 (VDD1)이 주변 회로 (130)에 인가되는 내부 전원 전압 (VDD2)보다 낮게 설정됨에 따라, 메모리 셀들의 스태틱 노이즈 마진 (SNM)이 나빠진다. 이러한 환경에서 읽기/쓰기 동작을 수행함으로써 잠재적인 결함 특성을 갖는 메모리 셀(들)을 보다 빠르고 쉽게 찾아낼 수 있다.
스태틱 노이즈 마진이 제어되는 테스트 동작 모드시 메모리 셀 어레이 (110)에 인가되는 내부 전원 전압 (VDD1)을 주변 회로 (130)에 인가되는 내부 전원 전압 (VDD2)보다 낮게 설정하기 위한 방법들은 다양하다. 예를 들면, 도 6c에 도시된 바와 같이, 제 1 가변 전압 발생 회로 (160)의 출력 전압 (Vref_CELL)은 변화되도록 그리고 제 2 가변 전압 발생 회로 (170)의 출력 전압 (Vref_PERI)은 변화되지 않도록 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)을 제어할 수 있다. 이는 제 1 가변 전압 발생 회로 (160)의 스위치들 (SW3, SW4)이 스위치 오프되게 그리고 제 2 가변 전압 발생 회로 (170)의 스위치들 (SW1-SW4)이 스위치 온되게 함으로써 이루어진다. 또는, 도 6d에 도시된 바와 같이, 제 1 가변 전압 발생 회로 (160)의 출력 전압 (Vref_CELL)이 제 2 가변 전압 발생 회로 (170)의 출력 전압 (Vref_PERI)과 반대 방향으로 변화되도록 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)을 제어할 수 있다. 이는 제 1 가변 전압 발생 회로 (160)이 스위치들 (SW3, SW4)이 스위치 오프되게 그리고 제 2 가변 전압 발생 회로 (170)의 스위치들 (SW1, SW2)이 스위치 온되게 함으로써 이루어진다. 출력 전압 (Vref_PERI/Vref_CELL)이 다양하게변화되도록 제 1 및 제 2 가변 전압 발생 회로들 (160, 170)에 각각 사용되는 스위치들의 수가 다양하게 조절될 수 있음은 자명하다.
번인 테스트 동작 모드의 경우, 주변 회로 (130)에 인가되는 내부 전원 전압 (VDD2)은 메모리 셀 어레이 (110)에 인가되는 내부 전원 전압 (VDD1)보다 낮게 설정될 것이다. 번인 테스트 동작 모드는 도 6e에서 "PRD5"로 표기된 구간에 속한다. PRD5 구간에서 기준 전압들 (Vref_CELL, Vref_PERI)은 외부 전원 전압 (EXTVDD)을 따라 증가된다.
번인 테스트 동작 모드시, 제어 회로 (180)는 제 1 가변 전압 발생 회로 (160)로 로직 하이 레벨의 제어 신호 (/DN3)를 인가한다. 제어 신호들 (/DN1, /DN2, /UP1, /UP2)은 모두 로직 로우/하이 레벨을 갖는다고 가정하자. 번인 테스트 동작 모드시, 제 1 내부 전압 발생 회로 (120)에 인가되는 기준 전압 (Vref_CELL)은 제 1 가변 전압 발생 회로 (160)의 차동 증폭기의 비교 결과에 의해서 결정되는 것이 아니라 그것의 PMOS 트랜지스터들 (T22, T23)을 통해 결정된다. 그러한 이유로, 가변 가능한 기준 전압 (Vref_CELL)은 외부 전원 전압 (EXTVDD)을 따라 증가한다. 제어 신호 (/DN3)가 로직 하이 레벨이기 때문에, 기준 전압 (Vref_CELL)은 (EXTVDD-Vth) (Vth는 PMOS 트랜지스터의 문턱 전압)이 된다.
이와 동시에, 번인 테스트 동작 모드시, 제어 회로 (180)는 제 2 가변 전압 발생 회로 (170)로 로직 로우 레벨의 제어 신호 (/DN3)를 인가한다. 제어 신호들 (/DN1, /DN2, /UP1, /UP2)은 모두 로직 로우/하이 레벨을 갖는다고 가정하자. 번인 테스트 동작 모드시, 제 2 내부 전압 발생 회로 (140)에 인가되는 기준 전압(Vref_PERI)은 제 2 가변 전압 발생 회로 (170)의 차동 증폭기의 비교 결과에 의해서 결정되는 것이 아니라 그것의 PMOS 트랜지스터들 (T22, T23)을 통해 결정된다. 제어 신호 (/DN3)가 로직 로우 레벨이기 때문에, 기준 전압 (Vref_PERI)은 (EXTVDD-2Vth)이 된다.
앞서의 설명에 따르면, 번인 테스트 동작 모드시, 기준 전압 (Vref_CELL)은 (EXTVDD-Vth)이 되고 기준 전압 (Vref_PERI)은 (EXTVDD-2Vth)이 된다. 도 6e에 도시된 바와 같이, 제 2 내부 전압 발생 회로 (140)의 기준 전압 (Vref_PERI)이 제 1 내부 전압 발생 회로 (120)의 기준 전압 (Vref_CELL)보다 낮게 설정됨에 따라, 주변 회로 (130)에 인가되는 내부 전원 전압 (VDD2)은 메모리 셀 어레이 (110)에 인가되는 내부 전원 전압 (VDD1)보다 낮게 설정될 것이다. 주변 회로에 인가되는 내부 전원 전압 (VDD2)을 낮춤으로써 번인 테스트 동작시 주변 회로에 의해서 소모되는 전류를 줄일 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 제어 회로 (180)를 통해 내부 전압 발생 회로들 (120, 140)에 각각 인가되는 기준 전압들 (Vref_CELL, Vref_PERI)을 가변시킬 수 있다. 특히, 패키지 상태의 반도체 메모리 장치에 있어서, 제어 회로 (180)를 통해 기준 전압들 (Vref_CELL, Vref_PERI)을 가변시킴으로써 주변 회로에 의해서 소모되는 전류를 줄일 수 있다. 따라서, 번인 테스트 동작시 사용되는 내부 전원 전압의 감소를 줄임으로써, 반도체 메모리 장치의 웨이퍼 상태에서 번인 테스트를 정상적으로 수행하거나 그것의 번인 효과를 증가시킬 수 있다.

Claims (19)

  1. 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들의 어레이와;
    상기 어레이에 데이터를 쓰거나 상기 어레이로부터 데이터를 읽는 데이터 기입/독출 회로와;
    외부 전원 전압을 조절하여 제 1 내부 전원 전압 및 제 2 내부 전원 전압을 발생하는 내부 전압 발생 회로와;
    상기 제 1 내부 전원 전압을 상기 어레이로 전달하는 제 1 전원 공급 라인과;
    상기 제 2 내부 전원 전압을 상기 데이터 기입/독출 회로로 전달하는 제 2 전원 공급 라인과; 그리고
    상기 제 1 및 제 2 내부 전원 전압들이 동작 모드에 따라 상이한 레벨들로 가변되도록 상기 내부 전압 발생 회로를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    번인 테스트 동작 모드시, 상기 제어 회로는 상기 제 2 내부 전원 전압이 상기 제 1 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압이 상기 제 2 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    정상적인 동작 모드시, 상기 제어 회로는 상기 제 1 및 제 2 내부 전원 전압들이 동일한 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들의 어레이와;
    행 어드레스에 응답하여 상기 행들 중 적어도 하나를 선택하는 행 선택 회로와;
    열 어드레스에 응답하여 상기 열들 중 일부를 선택하는 열 선택 회로와;
    상기 선택된 행 및 열들에 배열된 메모리 셀들로부터 데이터를 감지 증폭하는 감지 증폭 회로와;
    상기 선택된 행 및 열들에 배열된 메모리 셀들에 데이터를 쓰는 기입 드라이버 회로와;
    외부 전원 전압을 조절하여 제 1 내부 전원 전압 및 제 2 내부 전원 전압을 발생하는 내부 전압 발생 회로와;
    상기 제 1 내부 전원 전압을 상기 어레이로 전달하는 제 1 전원 공급 라인과;
    상기 제 2 내부 전원 전압을 상기 행 선택 회로, 상기 열 선택 회로, 상기 감지 증폭 회로, 그리고 상기 기입 드라이버 회로로 각각 전달하는 제 2 전원 공급 라인과; 그리고
    패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제 2 내부 전원 전압이 상기 제 1 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 비례하여 변화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압이 상기 제 2 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 2 내부 전원 전압이 가변되는 반면에 상기 제 1 내부 전원 전압은 가변되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압이 가변되는 반면에 상기 제 2 내부 전원 전압은 가변되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압과 상기 제 2 내부 전원 전압은 서로 상반되게 가변되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 5 항에 있어서,
    정상적인 동작 모드시, 상기 제어 회로는 상기 제 1 및 제 2 내부 전원 전압들이 동일한 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하되, 상기 제 1 및제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들의 어레이와;
    상기 어레이에 데이터를 쓰거나 상기 어레이로부터 데이터를 읽는 데이터 기입/독출 회로와;
    일정한 레벨을 갖는 기준 전압을 발생하는 기준 전압 발생 회로와;
    상기 기준 전압과 외부 전원 전압을 공급받고, 제 1 제어 코드에 응답하여 제 1의 가변 가능한 기준 전압을 발생하는 제 1 가변 기준 전압 발생 회로와;
    상기 기준 전압과 상기 외부 전원 전압을 공급받고, 제 2 제어 코드에 응답하여 제 2의 가변 가능한 기준 전압을 발생하는 제 2 가변 기준 전압 발생 회로와;
    상기 외부 전원 전압을 공급받고, 상기 제 1의 가변 가능한 기준 전압에 응답하여 제 1 내부 전원 전압을 발생하는 제 1 내부 전압 발생 회로와;
    상기 제 1 내부 전원 전압을 상기 어레이로 전달하는 제 1 전원 라인과;
    상기 외부 전원 전압을 공급받고, 상기 제 2의 가변 가능한 기준 전압에 응답하여 제 2 내부 전원 전압을 발생하는 제 2 내부 전압 발생 회로와;
    상기 제 1 내부 전원 전압을 상기 데이터 기입/독출 회로로 전달하는 제 2 전원 라인과; 그리고
    테스트 정보에 응답하여 상기 제 1 제어 코드와 상기 제 2 제어 코드를 각각 발생하는 제어 회로를 포함하며,
    패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압이 상기 제 2 내부 전원 전압보다 높게 설정되도록 상기 제 1 및 제 2 가변 기준 전압 발생 회로들을 각각 제어하기 위한 상기 제 1 및 제 2 제어 코드들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 비례하여 변화되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제어 회로는 상기 제 2 내부 전원 전압이 상기 제 1 내부 전원 전압보다 높게 설정되도록 상기 제 1 및 제 2 가변 기준 전압 발생 회로들을 제어하기 위한 상기 제 1 및 제 2 제어 코드들을 발생하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시,상기 제 2 내부 전원 전압이 가변되는 반면에 상기 제 1 내부 전원 전압은 가변되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압이 가변되는 반면에 상기 제 2 내부 전원 전압은 가변되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압과 상기 제 2 내부 전원 전압은 서로 상반되게 가변되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    정상적인 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압과 상기 제 2 내부 전원 전압이 동일한 레벨로 설정되도록 상기 제 1 및 제 2 가변 기준 전압 발생 회로들을 제어하기 위한 상기 제 1 및 제 2 제어 코드들을 발생하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 12 항에 있어서,
    상기 제어 회로로의 테스트 정보 입력은 JTAG 코드, 명령 조합, 또는 정상 동작 모드에서 사용되지 않는 핀을 이용하여 수행되는 것을 특징으로 하는 반도체 메모리 장치.
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