KR100892637B1 - 클럭 분배 회로 및 이를 이용한 인터페이스 장치 - Google Patents

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Abstract

본 발명은 입력된 클럭을 제어전압에 따라 가변된 딜레이를 갖도록 하여 분배 클럭으로 출력하는 전압제어 분배수단; 및 상기 데이터와 상기 분배 클럭의 위상차를 이용하여 상기 제어전압을 생성하는 제어전압 생성수단을 구비한다.
클럭, 스큐, 딜레이

Description

클럭 분배 회로 및 이를 이용한 인터페이스 장치{CLOCK SIGNAL DISTRIBUTION CIRCUIT AND INTERFACE APPARATUS USING THE SAME}
도 1은 종래의 기술에 따른 인터페이스 장치를 나타낸 블록도,
도 2는 본 발명에 따른 인터페이스 장치를 나타낸 블록도,
도 3은 도 2의 클럭 분배 회로의 회로도,
도 4는 도 2의 전압 제어 분배기의 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10: GPU(Graphic Processing Unit)
11: 스큐 제거 회로 12: 데이터 송신기(Tx_D)
13: 클럭 송신기(Tx_C) 20, 30: 채널
40: DRAM(Dynamic Random Access Memory)
41: 데이터 수신기(Rx_D) 42: 클럭 수신기(Rx_C)
43: 래치부
44: 직렬/병렬 변환기(Serial to Parallel Converter: STP)
45, 200: 클럭 분배 회로 300: 전압 제어 분배기
400: 제어 전압 생성부 410: 위상 검출기
420: 차지 펌프 430: 필터
440: 정류기
본 발명은 반도체 기술에 관한 것으로서, 특히 클럭 신호를 분배하여 출력하는 클럭 분배 회로 및 이를 이용한 인터페이스 장치에 관한 것이다.
최근 인터페이스 기술 예를 들어, CPU(Central Processing Unit) 또는 GPU(Graphic Processing Unit)와 같은 메모리 컨트롤러(Memory Controller)와 DRAM(Dynamic Random Access Memory)의 인터페이스 기술을 살펴보면, 데이터 송/수신 속도가 Gbps 이상으로 높아지고 있다. 이와 같이 고속 데이터 송/수신이 가능한 반도체 메모리 인터페이스가 가능하기 위해서는 클럭(Clock Signal)의 지터(Jitter) 발생을 제어하고, 수신기의 셋업(setup)/홀드(hold) 마진을 극대화 시켜야 한다.
도 1은 종래의 기술에 따른 인터페이스 장치로서 GPU(10)와 DRAM(40)에 구현된 인터페이스 장치를 보여주고 있다.
도 1에 도시 된 바와 같이, 종래의 기술은 GPU(10)에 구비된 송신 인터페이스 장치에서 채널(20, 30)을 통해 데이터와 클럭을 송신하고, DRAM(40)에 구비된 수신 인터페이스 장치에서 이를 수신하고 정해진 신호처리 과정을 거쳐 메모리 셀(Cell)과 데이터 처리관련 회로들이 구비된 코어(Core) 블록(50)으로 전송하도록 구성된다.
상기 GPU(10)는 스큐 제거 회로(11), 데이터 송신기(Tx_D)(12) 및 클럭 송신기(Tx_C)(13)를 포함하는 송신 인터페이스 회로를 구비한다.
상기 스큐 제거 회로(11)는 데이터와 클럭의 스큐(Skew) 성분을 제거하기 위한 구성이다. 상기 데이터 송신기(12)는 데이터의 비트수 만큼 구비될 수 있다.
상기 DRAM(40)은 데이터 수신기(Rx_D)(41), 클럭 수신기(Rx_C)(42), 래치부(43), 직렬/병렬 변환기(Serial to Parallel Converter: STP)(44) 및 클럭 분배 회로(45)를 포함하는 수신 인터페이스 회로를 구비한다.
상기 데이터 수신기(41)는 데이터의 비트수 만큼 구비될 수 있다. 상기 래치부(43)는 상기 데이터의 비트 수 만큼의 래치 즉, 플립플롭(Flip Flop)으로 구성될 수 있다. 상기 직렬/병렬 변환기(44)는 입력된 직렬 데이터를 병렬 데이터로 변환하여 상기 코어 블록(50)으로 전송한다. 상기 클럭 분배 회로(45)는 상기 GPU(10)에서 공급된 클럭 신호를 상기 래치부(43)의 복수개의 래치들로 분배하여 공급한다. 상기 클럭 분배 회로(45)는 인버터 쌍으로 이루어진 복수개의 버퍼를 구비한다.
상기 GPU(10)에서 출력되는 데이터와 클럭의 딜레이가 일치해야 이를 수신하는 DRAM(40)에서 데이터를 정확히 수신할 수 있다.
그러나 상술한 인터페이스 장치에는 스태틱 스큐(Static Skew)가 존재한다. 즉, DRAM(40)의 클럭 분배 회로(45)의 신호처리에 따른 딜레이가 기본적으로 존재하며, 보드(Board)나 인쇄회로기판(PCB)의 미스 매치로 인한 딜레이가 더해져 결국, 데이터와 클럭의 스큐를 발생시키게 된다.
따라서 이러한 스태틱 스큐를 제거하기 위하여 데이터와 클럭을 송신하는 송신측 기기 즉, GPU(10)에 스큐 제거 회로(11)를 구비하여, 상술한 클럭 분배 회로(45), 보드 또는 인쇄회로기판에 의한 스큐를 미리 보상하는 방식을 적용하였다.
그러나 종래 기술은 상술한 스태틱 스큐 이외에도 실질적인 동작환경에서 발생될 수 있는 스큐 즉, 온도 변화 또는 전원전압 노이즈로 인한 지터(Jitter) 성분으로 인한 스큐를 유발할 수 있는데, 상술한 송신측 기기에 구비된 스큐 제거 회로로는 이를 해결하지 못하여 결국 데이터 전송 속도 및 신뢰성을 저하시킬 수 있는 문제가 있다.
본 발명은 데이터 전송 속도 및 신뢰성 저하를 방지할 수 있도록 한 클럭 분배 회로 및 이를 이용한 인터페이스 장치를 제공함에 그 목적이 있다.
본 발명에 따른 클럭 분배 회로는 입력된 클럭을 제어전압에 따라 가변된 딜레이를 갖도록 하여 분배 클럭으로 출력하는 전압제어 분배수단; 및 상기 데이터와 상기 분배 클럭의 위상차를 이용하여 상기 제어전압을 생성하는 제어전압 생성수단을 구비함을 특징으로 한다.
본 발명에 따른 인터페이스 장치는 데이터 및 클럭을 수신하기 위한 수신수단; 상기 수신된 데이터와 클럭의 위상차에 따라 제어전압을 생성하고, 상기 제어전압을 이용하여 상기 클럭의 딜레이를 보정하는 루프 회로; 및 상기 루프 회로에서 보정된 클럭에 따라 데이터를 래치하는 래치수단을 구비함을 특징으로 한다.
본 발명에 따른 인터페이스 장치는 데이터와 클럭을 송신하는 제 1 인터페이스 회로; 및 상기 송신된 데이터와 클럭의 위상차에 따라 제어전압을 생성하고, 상기 제어전압을 이용하여 상기 클럭의 딜레이를 보정하고 상기 딜레이 보정된 클럭에 따라 데이터를 입력 처리하도록 구성된 제 2 인터페이스 회로를 구비함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 클럭 분배 회로 및 이를 이용한 인터페이스 장치의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 인터페이스 장치로서 GPU(10)와 DRAM(100)에 구현된 인터페이스 장치를 보여주고 있다.
도 2에 도시 된 바와 같이, 본 발명은 GPU(10)에 구비된 제 1 인터페이스 장치 즉, 송신 인터페이스 장치에서 채널(20, 30)을 통해 데이터와 클럭을 송신하고, DRAM(100)에 구비된 제 2 인터페이스 장치 즉, 수신 인터페이스 장치에서 이를 수신하고 위상차 보정 등 정해진 신호처리 과정을 거쳐 메모리 셀(Cell)과 데이터 처리관련 회로들이 구비된 상기 코어 블록(50)으로 전송하도록 구성된다.
상기 GPU(10)는 스큐 제거 회로(11), 데이터 송신기(Tx_D)(12) 및 클럭 송신기(Tx_C)(13)를 포함하는 송신 인터페이스 회로를 구비한다. 상기 GPU(10)는 종래의 기술과 동일하게 구성할 수 있으며, 필요에 따라 상기 스큐 제거 회로(11)가 생략 될 수도 있다. 상기 스큐 제거 회로(11)를 생략할 수 있는 것은 본 발명의 DRAM(100) 인터페이스 회로에서 능동적인 스큐 제거 기능을 수행할 수 있기 때문이며 상세한 설명은 후술하기로 한다.
상기 DRAM(100)은 데이터 수신기(Rx_D)(41), 클럭 수신기(Rx_C)(42), 래치부(43), 직렬/병렬 변환기(Serial to Parallel Converter: STP)(44) 및 클럭 분배 회로(200)를 포함하는 수신 인터페이스 회로를 구비한다. 상기 DRAM(100)은 상기 수신 인터페이스 회로 이외에 메모리 셀 및 각종 신호처리 회로를 갖는 코어 블록(50) 등을 구비한다.
상기 데이터 수신기(41)는 데이터의 비트수 만큼 구비될 수 있다. 상기 래치부(43)는 상기 데이터의 비트 수 만큼의 래치 즉, 플립플롭(Flip Flop)으로 구성될 수 있다. 상기 직렬/병렬 변환기(44)는 입력된 직렬 데이터를 병렬 데이터로 변환하여 상기 코어 블록(50)으로 전송한다.
상기 클럭 분배 회로(200)는 입력된 클럭(CLK)을 분배하여 분배 클럭(CLKR)을 출력하고, 데이터와 상기 분배 클럭(CLKR)의 위상차에 따라 생성한 제어전압(Vreg)을 이용하여 상기 분배 클럭(CLKR)의 딜레이를 실시간 보정하도록 구성된다.
상기 클럭 분배 회로(200)는 입력된 클럭(CLK)을 상기 제어전압(Vreg)에 따라 가변된 딜레이를 갖도록 분배하는 전압제어 분배부(300) 및 상기 데이터와 상기 분배 클럭(CLKR)의 위상차를 이용하여 상기 제어전압(Vreg)을 생성하는 제어전압 생성부(400)를 구비한다.
상기 제어전압 생성부(400)는 도 3에 도시 된 바와 같이, 위상 검출기(410), 차지 펌프(420), 필터(430), 정류기(440) 및 커패시터(C12)를 구비한다.
상기 위상 검출기(410)는 데이터(Data)와 분배 클럭(CLKR)의 위상을 비교하 여 위상차 검출신호(UP, DN)를 출력한다. 상기 위상 검출기(410)는 상기 데이터(Data)와 분배 클럭(CLKR)의 위상차가 정해진 값 보다 작아지면 업 신호(UP)를 출력하고, 상기 위상차가 정해진 값 보다 커지면 다운 신호(DN)를 출력한다.
상기 차지 펌프(420)는 상기 업 신호(UP)와 다운 신호(DN)에 따라 상기 필터(430)로 사용되는 커패시터(C11)를 충/방전 시킴으로서 상기 커패시터(C11)의 전압 레벨에 상응하는 기준전압(Vctrl)이 출력되도록 한다.
상기 필터(430)는 상기 기준전압(Vctrl) 레벨을 생성함과 동시에 노이즈 성분 예를 들어, 전원전압 노이즈로 인한 고주파 성분을 제거한다.
상기 정류기(440)의 출력에 따라 상기 커패시터(C12)를 통해 상기 제어전압(Vreg)이 출력된다. 상기 정류기(440)는 상기 기준전압(Vctrl)의 변동에 상응하도록 상기 제어전압(Vreg)을 가변시킨다.
상기 전압제어 분배부(300)는 인버터(IV) 쌍으로 이루어진 버퍼(BF)를 복수개 구비하며, 상기 버퍼(BF)는 동작전압으로 상기 가변 제어되는 제어전압(Vreg)을 공급받는다. 상기 버퍼(BF)를 구성하는 인버터(IV)는 소오스 단자에 공급되는 동작전압이 높을수록 입출력 천이 타이밍이 빨라지고 동작전압이 낮을수록 입출력 천이 타이밍이 늦어진다. 다시 말해 동작전압에 따라 신호처리 딜레이가 가변된다.
상기 전압제어 분배부(300)는 도 4에 도시 된 바와 같이, 클럭(CLK)을 하나 또는 그 이상의 버퍼(BF)를 통과시킨 후 분기시키고, 상기 분기된 출력을 또 다른 버퍼(BF)가 입력 받도록 한 후 다시 분기 시켜 출력하는 연결 구조를 갖는다. 상기 분기 횟수 및 버퍼의 수는 회로설계에 따라 달라질 수 있다.
상기 위상 검출기(410), 차지 펌프(420), 필터(430), 정류기(440), 커패시터(C12) 및 전압제어 분배부(300)가 네거티브 피드백 루프(Negative Feedback Loop)를 이룬다.
이와 같이 구성된 본 발명에 따른 클럭 분배 회로 및 이를 이용한 인터페이스 장치의 실시예의 동작을 설명하면 다음과 같다.
GPU(10)에서 데이터 송신기(12) 및 클럭 송신기(13)에서 각 채널(20, 30)을 통해 데이터와 클럭(CLK)이 송신된다.
상기 송신된 데이터와 클럭(CLK)이 각각 데이터 수신기(41) 및 클럭 수신기(42)를 통해 수신된다.
상기 데이터와 클럭(CLK)은 90°의 위상차를 갖는다. 상기 클럭(CLK)은 0°와 180°의 두개의 위상을 갖는다.
상기 래치부(43)는 상기 클럭(CLK)의 두 위상(0° 180°)에서 각각 한번씩 총 두번 데이터를 샘플링하여 직렬/병렬 변환부(44)로 출력한다.
상기 직렬/병렬 변환부(44)는 상기 래치부(43)에서 샘플링된 직렬 데이터를 상기 코어 블록(50)에 기록 가능한 타이밍에 맞추어 병렬 데이터로 출력한다.
상기 데이터가 래치부(43)에서 정확히 샘플링되기 위해서는 상기 클럭(CLK)의 두 위상이 데이터와 90°와 270°의 위상차를 가져야 한다. 그러나 실제 온도 변동 또는 전원전압 노이즈로 인하여 상기 클럭(CKL)과 데이터의 위상차가 90°와 270°가 되지 못하는 경우가 발생할 수 있으므로 클럭 분배 회로부(200)에서 온도 변동 또는 전원전압 노이즈로 인한 오차를 보상하여 클럭(CLK)과 데이터의 위상차 가 90°와 270°가 되도록 하는 것이며, 이를 상세히 설명하면 다음과 같다.
상기 위상 검출기(410)는 데이터와 분배 클럭(CLKR)의 위상을 비교하여 데이터와 분배 클럭(CLKR)의 위상차가 정해진 값보다 작으면 업 신호(UP)를 출력하고, 상기 위상차가 정해진 값 보다 커지면 다운 신호(DN)를 출력한다.
상기 차지 펌프(420)는 업 신호(UP)가 입력되면 필터(430)의 커패시터(C11)를 충전시키고, 다운 신호(DN)가 입력되면 상기 커패시터(C11)를 방전시킨다.
상기 커패시터(C11)의 충/방전에 따라 정류기(440)로 입력되는 기준전압(Vctrl)의 레벨이 높아지거나 낮아진다.
상기 정류기(440)의 출력에 따라 커패시터(C12)를 통해 제어전압(Vreg)이 출력된다. 상기 정류기(440)는 자신의 출력을 가변시킴으로서 제어전압(Vreg)이 상기 기준전압(Vctrl)의 변동에 맞추어 가변되도록 하며, 세부 동작은 아래와 같다. 즉, 상기 정류기(440)는 상기 기준전압(Vctrl)이 높아지면 출력 조정을 통해 상기 커패시터(C12)의 전압 레벨을 낮추어 제어전압(Vreg)이 낮아지도록 한다. 또한 상기 정류기(440)는 상기 기준전압(Vctrl)이 낮아지면 출력 조정을 통해 상기 커패시터(C12)의 전압 레벨을 높여 제어전압(Vreg)이 높아지도록 한다.
상기 전압제어 분배부(300)는 제어전압(Vreg)의 가변에 상응하여 각 버퍼(BF)의 신호처리 딜레이가 가변되고, 상기 가변된 딜레이에 따라 입력된 클럭(CLK)을 분배하여 분배 클럭(CLKR)을 출력한다.
상기 위상 검출기(410), 차지 펌프(420), 필터(430), 정류기(440), 커패시터(C12) 및 전압제어 분배부(300)로 이루어진 네거티브 피드백 루프(Negative Feedback Loop)의 반복 동작이 이루어지므로, 실시간으로 분배 클럭(CLKR)의 딜레이 보정이 이루어진다.
결국, 데이터와 분배 클럭(CLKR)의 위상차는 온도 변동 또는 전원전압 노이즈로 인한 지터 성분에 상관없이 시스템이 원하는 수준으로 일정하게 유지된다.
상기 래치부(43)는 상기 분배 클럭(CLKR)에 따라 데이터와 90°와 270°의 위상차를 갖는 시점에 상기 데이터를 샘플링하여 래치하고, 직렬/병렬 변환기(44)로 출력한다.
상기 직렬/병렬 변환기(44)는 상기 래치부(43)에서 출력된 직렬 데이터를 병렬 데이터로 변환하여 코어 블록(50)으로 전송한다.
상기 코어 블록(50)은 상기 병렬 데이터를 내부 신호 처리 회로를 거쳐 메모리 셀에 기록한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 클럭 분배 회로 및 이를 이용한 인터페이스 장치는 온도 변 동 또는 전원전압 노이즈가 발생하더라도 그에 맞도록 클럭의 딜레이를 가변시켜 데이터와 클럭의 위상차를 일정하게 유지시키므로 데이터 전송 속도 및 데이터 송/수신 신뢰성을 향상시킬 수 있다.
또한 수신측 시스템에서 데이터와 클럭의 위상차를 실시간으로 제어하므로 송신측 시스템에 스큐 제거 회로를 구비하지 않도록 하는 것도 가능하여 보다 간소한 인터페이스 회로 구축이 가능하다.

Claims (20)

  1. 입력된 클럭을 제어전압에 따라 가변된 딜레이를 갖도록 하여 분배 클럭으로 출력하는 전압제어 분배수단; 및
    입력된 데이터와 상기 분배 클럭의 위상차를 이용하여 상기 제어전압을 생성하는 제어전압 생성수단을 구비하고,
    상기 전압제어 분배수단은
    복수개의 버퍼를 구비하며, 상기 복수개의 버퍼의 전원단에 상기 제어전압이 인가되는 것을 특징으로 하는 클럭 분배 회로.
  2. 삭제
  3. 입력된 클럭을 제어전압에 따라 가변된 딜레이를 갖도록 하여 분배 클럭으로 출력하는 전압제어 분배수단; 및
    입력된 데이터와 상기 분배 클럭의 위상차를 이용하여 상기 제어전압을 생성하는 제어전압 생성수단을 구비하고,
    상기 제어전압 생성수단은
    상기 데이터와 상기 분배 클럭을 입력받고 그 위상차를 나타내는 위상차 검출신호를 출력하는 위상 검출기,
    상기 위상차 검출신호에 따른 충전 또는 방전을 통해 기준전압을 생성하는 차지 펌프, 및
    상기 기준전압에 따라 상기 제어전압을 가변시키는 정류기를 구비하는 것을 특징으로 하는 클럭 분배 회로.
  4. 제 3 항에 있어서,
    상기 정류기는 상기 제어전압을 피드백 받도록 구성된 것을 특징으로 하는 클럭 분배 회로.
  5. 데이터 및 클럭을 수신하기 위한 수신수단;
    상기 수신된 데이터와 클럭의 위상차에 따라 제어전압을 생성하고, 상기 제어전압을 이용하여 상기 클럭의 딜레이를 보정하는 루프 회로; 및
    상기 루프 회로에서 보정된 클럭에 따라 데이터를 래치하는 래치수단을 구비하고,
    상기 루프 회로는
    입력된 클럭을 제어전압에 따라 가변된 딜레이를 갖도록 하여 분배 클럭으로 출력하는 전압제어 분배수단, 및
    상기 데이터와 상기 분배 클럭의 위상차를 이용하여 상기 제어전압을 생성하는 제어전압 생성수단을 구비하며,
    상기 전압제어 분배수단은
    복수개의 버퍼를 구비하며, 상기 복수개의 버퍼의 전원단에 상기 제어전압이 인가되는 것을 특징으로 하는 인터페이스 장치.
  6. 제 5 항에 있어서,
    상기 수신수단은 상기 데이터와 상기 클럭 각각에 대해 구분되어 복수개 구비되는 것을 특징으로 하는 인터페이스 장치.
  7. 삭제
  8. 삭제
  9. 데이터 및 클럭을 수신하기 위한 수신수단;
    상기 수신된 데이터와 클럭의 위상차에 따라 제어전압을 생성하고, 상기 제어전압을 이용하여 상기 클럭의 딜레이를 보정하는 루프 회로; 및
    상기 루프 회로에서 보정된 클럭에 따라 데이터를 래치하는 래치수단을 구비하고,
    상기 루프 회로는
    입력된 클럭을 제어전압에 따라 가변된 딜레이를 갖도록 하여 분배 클럭으로 출력하는 전압제어 분배수단, 및
    상기 데이터와 상기 분배 클럭의 위상차를 이용하여 상기 제어전압을 생성하는 제어전압 생성수단을 구비하며,
    상기 제어전압 생성수단은
    상기 데이터와 상기 분배 클럭을 입력받고 그 위상차를 나타내는 위상차 검출신호를 출력하는 위상 검출기,
    상기 위상차 검출신호에 따른 충전 또는 방전을 통해 기준전압을 생성하는 차지 펌프, 및
    상기 기준전압에 따라 상기 제어전압을 가변시키는 정류기를 구비하는 것을 특징으로 하는 인터페이스 장치.
  10. 제 9 항에 있어서,
    상기 정류기는 상기 제어전압을 피드백 받도록 구성된 것을 특징으로 하는 인터페이스 장치.
  11. 데이터와 클럭을 송신하는 제 1 인터페이스 회로; 및
    상기 송신된 데이터와 상기 클럭의 위상차에 따라 제어전압을 생성하고, 상기 제어전압을 이용하여 상기 클럭의 딜레이를 보정하고 상기 딜레이 보정된 클럭에 따라 데이터를 입력 처리하도록 구성된 제 2 인터페이스 회로를 구비하며,
    상기 제 2 인터페이스 회로는
    복수개의 버퍼를 구비하며, 상기 복수개의 버퍼의 전원단에 상기 제어전압이 인가되는 것을 특징으로 하는 인터페이스 장치.
  12. 제 11 항에 있어서,
    상기 제 1 인터페이스 회로는
    상기 데이터를 송신하기 위한 데이터 송신수단, 및
    상기 클럭을 송신하기 위한 클럭 송신수단을 구비하는 것을 특징으로 하는 인터페이스 장치.
  13. 제 12 항에 있어서,
    상기 데이터 송신수단은 데이터의 비트 수 만큼 복수개 구비되는 것을 특징으로 하는 인터페이스 장치.
  14. 제 12 항에 있어서,
    상기 데이터와 상기 클럭의 위상차를 보정하여 상기 데이터 송신수단 및 클럭 송신수단으로 전송하기 위한 스큐 제거 회로를 더 구비하는 것을 특징으로 하는 인터페이스 장치.
  15. 제 11 항에 있어서,
    상기 제 2 인터페이스 회로는
    데이터 및 클럭을 수신하기 위한 수신수단,
    상기 수신된 데이터와 클럭의 위상차에 따라 제어전압을 생성하고, 상기 제어전압을 이용하여 상기 클럭의 딜레이를 보정하는 루프 회로, 및
    상기 루프 회로에서 보정된 클럭에 따라 데이터를 래치하는 래치수단을 구비하는 것을 특징으로 하는 인터페이스 장치.
  16. 제 15 항에 있어서,
    상기 수신수단은 데이터와 클럭 각각에 대해 구분되어 복수개 구비되는 것을 특징으로 하는 인터페이스 장치.
  17. 제 15 항에 있어서,
    상기 루프 회로는
    입력된 클럭을 제어전압에 따라 가변된 딜레이를 갖도록 하여 분배 클럭으로 출력하는 전압제어 분배수단, 및
    상기 데이터와 상기 분배 클럭의 위상차를 이용하여 상기 제어전압을 생성하는 제어전압 생성수단을 구비하는 인터페이스 장치.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 제어전압 생성수단은
    상기 데이터와 상기 분배 클럭을 입력받고 그 위상차를 검출한 위상차 검출신호를 출력하는 위상 검출기,
    상기 위상차 검출신호에 따른 충전 또는 방전을 통해 기준전압을 생성하는 차지 펌프, 및
    상기 기준전압에 따라 상기 제어전압을 가변시키는 정류기를 구비하는 것을 특징으로 하는 인터페이스 장치.
  20. 제 19 항에 있어서,
    상기 정류기는 상기 제어전압을 피드백 받도록 구성된 것을 특징으로 하는 인터페이스 장치.
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