KR101405702B1 - 다중 위상 클록 발생 장치 및 방법 - Google Patents
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Abstract
다중 위상 클록 발생 장치 및 방법이 본 명세서에 개시되어 있다. 장치 발명의 일 실시예로, 제1 주파수를 갖는 클록 신호(CLK)의 제1 에지들로부터 지연된 제1 및 제2 중간 신호(A, B)를 발생시키는 모듈을 포함한다. 제1 및 제2 중간 신호(A, B) 각각은 제1 주파수의 절반이 되는 제2 주파수를 갖는다. 제1 및 제2 중간 신호(A,B)는 서로 180°의 위상차를 갖는다. 장치는 또한 제1 중간 신호(A)를 제1 지연량만큼 지연시키는 제1 지연선(410a), 제1 중간 신호(A)를 제2 지연량만큼 지연시키는 제2 지연선(410b), 제2 중간 신호(B)를 제3 지연량만큼 지연시키는 제3 지연선(410c), 제2 중간 신호(B)를 제4 지연량만큼 지연시키는 제4 지연선(410d)을 포함한다. 장치는 또한 제2 및 제4 지연량을 검출하고 조정하기 위한 폐쇄 피드백 루프를 포함한다.
Description
본 발명의 실시예들은 전자 장치에 관한 것으로, 보다 구체적으로는 전자 장치에 대한 다중 위상 클록 발생에 관한 것이다.
DRAM과 같은 특정 전자 장치는 통신 채널을 통한 데이터 송신 타이밍을 위해 클록 신호들을 사용한다. 클록 신호는 일반적으로 상승 에지들(rising edges) 및 하강 에지들(falling edges)을 갖는다. 상승 에지는 클록 신호가 로우 레벨에서 하이 레벨로 천이하는 부분이다. 하강 에지는 클록 신호가 하이 레벨에서 로우 레벨로 천이하는 부분이다.
최근에, 중앙 처리 유닛(CPU)과 같은 프로세서의 데이터 처리 속도가 상당히 향상되었다. 향상된 데이터 처리 속도에 부응하기 위해, 고속 데이터 송신 기법이 개발되었다. 예를 들어, 더블 데이터 레이트(double data rate; DDR) 기법이 데이터 송신을 위한 특정 메모리 장치와 함께 사용되어 왔다. DDR 기법의 예는 DDR, DDR2, 및 DDR3를 포함한다. DDR 기법을 이용하는 메모리 장치들은 외부 클럭 신호의 상승 및 하강 에지 상에 데이터를 전송한다.
실시예들은 발명을 실시하기 위한 구체적인 내용 및 첨부된 도면을 통해 보다 쉽게 이해할 수 있지만 이들은 실시예들을 설명하기 위한 것이지 한정시키는 것은 아니다.
도 1a는 데이터 동기화를 위한 이상적인 클록 신호의 타이밍 도표.
도 1b는 듀티 사이클(duty cycle) 에러를 갖는 클록 신호의 타이밍 도표.
도 2는 일 실시예에 따른 클록 동기화 회로를 사용하는 전자 장치의 블록도.
도 3은 다중 위상 클록 발생기를 포함하는 도 2의 클록 동기화 회로의 일 실시예의 개략적 블록도.
도 4는 도 3의 다중 위상 클록 발생기의 일 실시예의 개략적 블록도.
도 5a-5d는 도 3의 클록 동기화 회로의 동작을 도시하는 타이밍 도표.
도 6은 도 3의 다중 위상 클록 발생기의 또 다른 실시예의 개략적 블록도.
도 7은 다중 위상 클록 발생기를 포함하는 도 2의 클록 동기화 회로의 또 다른 실시예의 개략적 블록도.
도 1a는 데이터 동기화를 위한 이상적인 클록 신호의 타이밍 도표.
도 1b는 듀티 사이클(duty cycle) 에러를 갖는 클록 신호의 타이밍 도표.
도 2는 일 실시예에 따른 클록 동기화 회로를 사용하는 전자 장치의 블록도.
도 3은 다중 위상 클록 발생기를 포함하는 도 2의 클록 동기화 회로의 일 실시예의 개략적 블록도.
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도 5a-5d는 도 3의 클록 동기화 회로의 동작을 도시하는 타이밍 도표.
도 6은 도 3의 다중 위상 클록 발생기의 또 다른 실시예의 개략적 블록도.
도 7은 다중 위상 클록 발생기를 포함하는 도 2의 클록 동기화 회로의 또 다른 실시예의 개략적 블록도.
도 1a를 참고하면, 일반적인 클록 신호가 주기적으로 하이 레벨과 로우 레벨사이를 오간다. 이상적으로, 단일 주기 동안 클록 신호의 하이 레벨 구간(이하 "하이 펄스폭(high pulse width)"이라 함)은 클록 신호의 로우 레벨 구간(이하 "로우 펄스폭(low pulse width)"이라 함)과 동일하다. 이상적인 클록 신호 A를 도시하는 도 1a에서, 클록 신호 A의 하이 펄스폭 HPW1는 주어진 주기 P 동안 클록 신호 A의 로우 펄스폭 LPW1과 동일하다.
그러나, 실제로는 도 1b에 도시된 바와 같이 단일 주기 동안 클록 신호의 하이 펄스폭이 클록 신호의 로우 펄스폭과 항상 동일하지 않을 수 있다. 예를 들어, 제1 주기 P1 동안 클록 신호 B의 하이 펄스폭 HPW2은 클록 신호 B의 로우 펄스폭 LPW2과 실질적으로 동일하다. 그러나, 제2 주기 P2 동안, 클록 신호 B의 하이 펄스폭 HPW3은 클록 신호 B의 로우 펄스폭 LPW3보다 길다. 제3 주기 P3 동안, 클록 신호 B의 하이 펄스폭 HPW4은 클록 신호 B의 로우 펄스폭 LPW4보다 짧다. 이러한 불규칙적인 하이 펄스폭은 듀티 사이클 에러로 불릴 수 있다. 클록 신호의 듀티 사이클 에러는 클록 신호의 하강 에지들에 지터(jitter)를 발생시킨다.
클록 신호의 하강 에지들의 지터는 하강 에지들과 적어도 부분적으로 동기화된 데이터 송신에 대한 부정확한 타이밍 정보를 발생시킨다. 위에서 설명한 바와 같이, 더블 데이터 레이트 기법과 같은 특정 데이터 송신 기법은 데이터 송신의 타이밍을 위해 클록 신호의 상승 및 하강 에지들을 모두 이용한다. 이러한 기법에서, 클록 신호의 하강 에지들의 지터는 데이터 송신 오류를 가져올 수 있다.
클록 주파수가 증가함에 따라, 이러한 지터는 데이터 송신의 정확성에 더욱 부정적인 영향을 가한다. 클록 주파수가 증가함에 따라, 클록 신호의 주기가 감소되고, 하이 펄스폭 또한 감소된다. 따라서, 하이 펄스폭의 동일한 양의 감소 또는 증가는 보다 낮은 주파수 클록 신호보다 보다 높은 주파수 클록 신호에 더 많은 영향을 미친다. 즉, 듀티 사이클 에러는 정확한 하강 에지 타이밍을 제공하는데 있어서 보다 낮은 주파수 클록 신호에 비해 보다 높은 주파수 클록 신호에 더욱 부정적인 영향을 미친다.
또한, 특정 전자 장치에 있어서, 고주파 클록 신호들(예컨대, 약 1GHz 보다 높은 주파수를 갖는 클록 신호들)은 빠른 레벨 천이로 인해 장애가 발생할 수 있다. 이러한 경우, 전자 장치는 데이터 송신을 계속할 수 없다.
따라서, 클록 신호의 하강 에지들과 적어도 부분적으로 동기화되는 전자 장치의 데이터 송신을 위한 강력한 클로킹 기법이 필요하다. 특히, 가능한 듀티 사이클 에러에 영향을 받지 않는 정확한 하강 에지 정보를 제공하는 것이 필요하다.
일 실시예에서, 전자 장치의 클록 동기화 회로는 외부 클록 신호를 수신한다. 클록 동기화 회로는 외부 클록 신호의 상승 에지들만을 참고하여 기준 신호들을 발생시킴으로써 기준 신호들이 외부 클록 신호의 가능한 듀티 사이클 에러를 갖지 않도록 한다. 기준 신호들은 서로 180°의 위상차를 갖는데, 즉, 서로 정반대의 위상을 갖는다. 또한, 기준 신호들은 외부 클록 신호의 주파수의 절반이 되는 주파수를 갖는다. 이를 통해 과도하게 빠른 신호 레벨 천이로 인한 가능한 클록 장애를 줄임과 동시에 전력 소모도 줄인다.
기준 신호들은 서로 90°의 위상차를 갖는 4개의 위상 클록 신호들을 발생시키는데 사용된다. 4개의 위상 클록 신호들은 2주기 동안 외부 클록 신호의 상승 및 하강 에지들에 대응한다. 4개의 위상 클록 신호들이 듀티 사이클 에러가 없는 기준 신호들과 함께 발생되기 때문에, 이들은 외부 클록 신호의 가능한 듀티 사이클 에러에 영향을 받지 않는다. 따라서, 클록 동기화 회로는 외부 클록 신호의 정확한 하강 에지 정보를 제공할 수 있다.
이하 설명되는 실시예에서, 다르게 기술되지 않는 한 위상차들은 기준 신호들의 일 주기를 참조한 각도로 표시된다. 예를 들어, 90°의 위상차는 기준 신호들의 일 주기(도 5b의 2tCK)의 4분의 1의 차를 나타낸다.
도 2를 참고하여, 일 실시예에 따른 다중 위상 클록 발생 기법에 의해 발생되는 클록 신호들과 동기화되는 전자 장치를 설명한다. 도시된 장치는 DRAM과 같은 메모리 장치(100)이다. 다른 실시예에서, 기타 전자 장치 또는 시스템이 다중 위상 클록 발생 기법을 사용할 수 있다.
메모리 장치(100)는 클록 동기화 회로(10), 클록 트리(20), 내부 회로(30) 및 출력 버퍼(40)를 포함한다. 메모리 장치(11)는 외부 장치(도시되지 않음)로부터 외부 클록 신호 CLK를 수신하고, 외부 클록 신호 CLK와 동기화하여 데이터를 출력한다. 설명된 실시예에서, 메모리 장치(100)는 더블 데이터 레이트(DDR) 기법을 사용한다. 다른 실시예에서, 메모리 장치는 DDR2 또는 DDR3 기법 혹은 더 진보된 DDR 기법을 사용할 수 있다.
클록 동기화 회로(10)는 외부 클록 신호 CLK를 수신하고 제1 내지 제4 위상 클록 신호 CLK0, CLK90, CLK180, CLK270을 발생시킨다. 클록 동기화 회로(10)의 자세한 내용은 도 3 내지 6과 함께 아래에서 설명될 것이다.
클록 트리(20)는 클록 동기화 회로(10)로부터 제1 내지 제4 위상 클록 신호 CLK0, CLK90, CLK180, CLK270을 수신한다. 클록 트리(20)는 내부 회로(30)의 타이밍을 맞추기 위한 위상 클록 신호들을 분배하는 역할을 한다. 클록 트리(20)는 또한 출력 신호들(예컨대, 데이터 신호들)을 내부 회로(30)에서 출력 버퍼(40)로 전송한다.
내부 회로(30)는 전자 장치에 따라 다양한 회로를 포함할 수 있다. 장치가 메모리 장치(1)인 설명된 실시예에서, 내부 회로(30)는 이하에 한정되지는 않지만 메모리 어레이, 열(column) 디코더 회로, 행(row) 디코더 회로, 주소 레지스터 및 제어 로직 회로를 포함할 수 있다.
출력 버퍼(40)는 클록 트리(20)로부터 출력 신호들을 수신한다. 출력 버퍼(40)는 포트(도시되지 않음)를 통해 데이터 DATA를 통신 채널로 제공한다.
도 3을 참고하여, 도 2의 클록 동기화 회로의 일 실시예를 설명한다. 도시된 회로(10)는 입력 버퍼(110), 클록 디바이더(120), 지연선(130a, 130b)과 같은 제1 및 제2 지연 요소, 다중 위상 클록 발생기(140), 지연 모델(150), 위상 검출기(160), 제어기(170) 및 제1 내지 제4 클록 버퍼(180a-180d)를 포함한다. 기타 지연 요소의 예로 이하에 한정되지는 않지만 지연 스테이지, 지연 회로 및 지연 셀이 포함된다.
제1 지연선(130a), 다중 위상 클록 발생기(140), 지연 모델(150), 위상 검출기(160), 및 제어기(170)가 함께 도 2의 메모리 장치(100)의 출력을 외부 클록 신호 CLK와 동기화하기 위한 지연 고정 루프(delay-locked loop; DLL)를 형성한다. 입력 버퍼(110), 클록 디바이더(120), 제1 지연선(130a), 다중 위상 클록 발생기(140) 및 제1 클록 버퍼(180a)는 적어도 순방향 클록 경로의 일부를 형성한다. "순방향 클록 경로 지연(forward clock path delay)"은 클록 신호가 순방향 클록 경로를 따라 이동하는 동안 발생하는 클록 지연을 의미한다.
입력 버퍼(110)가 외부 클록 신호 CLK를 수신한다. 입력 버퍼(110)는 클록-인(clock-in) 신호 ckin을 발생시킨다. 일 실시예에서, 클록-인 신호 ckin는 외부 클록 신호 CLK와 동일한 주파수를 갖지만, 더 높은 진폭, 예컨대, 내부 전압 소스 VCC 및 그라운드 GND의 전압 간의 최대폭(full-swing)을 제공한다. 클록-인 신호 ckin은 듀티 사이클 에러가 존재하는 경우 외부 클록 신호 CLK의 듀티 사이클 에러를 수반한다.
클록 디바이더(120)는 클록-인 신호 ckin을 수신하고, 클록-인 신호의 주파수의 절반인 주파수를 갖는 제1 기준 신호 REF1를 발생시킨다. 즉, 제1 기준 신호 REF1의 주기가 클록-인 신호 ckin의 2배 길이가 된다. 제1 기준 신호 REF1을 발생시키는 경우, 클록 디바이더(120)는 클록-인 신호 ckin의 상승 에지들에서만 신호 레벨을 변경한다. 예를 들어, 한 시점에서, 클록 디바이더(120)는 클록-인 신호 ckin가 로우 레벨에서 하이 레벨로 천이하는 경우(상승 에지) 제1 기준 신호 REF1을 로우 레벨에서 하이 레벨로 변경한다. 클록-인 신호 ckin가 하이 레벨에서 로우 레벨로 천이하는 경우(하강 에지), 제1 기준 신호 REF1은 하이 레벨에 머무른다. 클록-인 신호가 다시 로우 레벨에서 하이 레벨로 천이하는 경우(또 다른 상승 에지), 제1 기준 신호가 하이 레벨에서 로우 레벨로 천이한다. 이러한 방법으로, 클록-인 신호 ckin의 주파수가 클록 디바이더(120)에 의해 절반으로 감소된다.
클록 디바이더(120)가 클록-인 신호 ckin의 상승 에지들에서만 제1 기준 신호 REF1의 천이를 일으키기 때문에, 듀티 사이클 에러를 클록-인 신호 ckin로부터 제1 기준 신호 REF1으로 전송하지 않는다. 따라서, 제1 기준 신호 REF1은 클록-인 신호 ckin에 존재할 수 있는 듀티 사이클 에러를 보유하지 않는다.
클록 디바이더(120)는 또한 제2 기준 신호 REF2를 발생시키는 위상 분리기를 포함할 수 있다. 제2 기준 신호 REF2는 제1 기준 신호 REF1와 180° 위상차를 갖는다. 제2 기준 신호 REF2는 클록-인 신호 ckin의 상승 에지들에서만 천이하는 제1 기준 신호 REF1의 뒤집힌 형태이다. 따라서, 제1 기준 신호 REF1와 유사하게, 제2 기준 신호 REF2는 클록-인 신호 ckin에 존재할 수 있는 듀티 사이클 에러를 보유하지 않는다.
제1 지연선(130a)이 클록 디바이더(120)로부터 제1 기준 신호 REF1를 수신한다. 제1 지연선(130a)은 제1 기준 신호 REF1를 지연시켜 제1 중간 신호 A를 출력한다. 제1 지연선(130a)은 순방향 클록 경로에 부가되거나 그 경로로부터 제거될 수 있는 복수의 지연 스테이지를 포함하여 지연선(130a)을 통한 진행 지연을 변경한다. 일 실시예에서, 지연선(130a)은 복수의 로직 게이트(예컨대, 인버터) 및 시프트 레지스터를 포함할 수 있다. 다른 실시예에서, 지연선(130a)은 복수의 로직 게이트 및 카운터를 포함할 수 있다. 당업자라면 지연선(130a)과 같은 제1 지연 요소에 대하여 지연 스테이지, 지연 셀 또는 지연 회로의 다양한 구성이 적용될 수 있다는 것을 알 수 있다.
제2 지연선(130b)은 클록 디바이더(120)로부터 제2 기준 신호 REF2를 수신한다. 제2 지연선(130b)은 제2 기준 신호 REF2를 지연시켜, 제2 중간 신호 B를 출력한다. 제2 지연선(130b)은 제1 지연선(130a)과 동일한 구성을 가질 수 있다. 당업자라면 지연선(130b)과 같은 제2 지연 요소에 대하여 지연 스테이지, 지연 셀 또는 지연 회로의 다양한 구성이 적용될 수 있다는 것을 알 수 있다. 본 명세서에서, 클록 디바이더(120) 및 지연선(130a, 130b)은 총괄하여 중간 신호 발생 모듈로 불릴 수 있다.
다중 위상 클록 발생기(140)는 제1 및 제2 중간 신호 A, B를 수신한다. 다중 위상 클록 발생기(140)는 제1 내지 제4 중간 위상 클록 신호 ck0, ck90, ck180, ck270를 발생시킨다.
지연 모델(150)은 다중 위상 클록 발생기(140)로부터 제1 중간 위상 클록 신호 ck0를 수신하고, 추가적으로 이를 지연시켜 피드백 신호 fb를 위상 검출기(160)로 출력한다. 지연 모델(150)은 제1 지연선(130a)과 연관된 지연을 제외하고는 도 2의 메모리 장치(100)의 순방향 클록 경로를 따르는 지연을 에뮬레이트한다. 설명된 실시예에서, 지연 모델(150)은 입력 버퍼(110), 클록 디바이더(120), 제1 클록 버퍼(180a), 클록 트리(20, 도 2), 및 출력 버퍼(40, 도 2)와 연관된 순방향 클록 경로 지연의 복제를 형성할 수 있다.
위상 검출기(160)는 제1 기준 신호 REF1와 지연 모델(150)로부터의 피드백 신호 fb를 비교한다. 위상 검출기(160)는 제1 기준 신호 REF1 및 피드백 신호 fb 간의 위상차에 대응하는 비교 신호 CMP를 발생시킨다. 위상 검출기(160)는 비교 신호 CMP를 제어기(170)에 제공한다.
제어기(170)가 비교 신호 CMP를 수신하고, 이 비교 신호 CMP에 대응하여 제1 및 제2 지연선(130a, 130b)의 시프트 레지스터를 제어한다. 시프트 레지스터는 지연선(130a, 130b)의 지연량을 선택하도록 구성된다.
제1 내지 제4 클록 버퍼(180a 내지 180d)는 각각 제1 내지 제4 중간 위상 클록 신호 ck0, ck90, ck180, ck360를 수신하고, 제1 내지 제4 위상 클록 신호 CLK0, CLK90, CLK180, CLK270을 각각 출력한다. 제1 내지 제4 클록 버퍼(180a 내지 180d)는 제1 내지 제4 중간 위상 클록 신호 ck0, ck90, ck180, ck270를 래칭하면서 중간 위상 클록 신호들을 더욱 지연시킨다. 제1 내지 제4 위상 클록 신호 CLK0, CLK90, CLK180, CLK270가 클록 트리(20)를 통해 내부 회로(30)에 제공된다.
도 4를 참고하여 도 3의 다중 위상 클록 발생기의 일 실시예를 자세히 설명한다. 다중 위상 클록 발생기(400)는 제1 내지 제4 다중 위상(multi-phase; MP) 지연선(410a 내지 410d) 및 지연 검출 루프(DDL, 420)를 포함한다.
제1 내지 제4 MP 지연선(410a 내지 410d)은 제1 및 제2 중간 신호 A, B를 수신하고 제1 내지 제4 중간 위상 클록 신호 ck0, ck90, ck180, ck270를 발생시킨다. 제1 및 제3 MP 지연선(410a, 410c) 각각은 이를 통과하는 신호에 고정 지연을 제공한다. 제 2 및 제4 MP 지연선(410b, 410d) 각각은 이를 통과하는 신호(즉, 제1 또는 제2 중간 신호 A, B)에 약 0°에서 약 180°에 달하는 가변 지연을 제공한다. 또 다른 실시예에서, 가변 지연의 상한은 약 90°에 제2 또는 제4 MP 지연선(410b, 410d)의 최소 지연을 더한 값이 될 수 있다. 다른 실시예에서, 가변 지연의 상한은 약 90°에 최소 지연을 더한 값 내지 약 180° 사이의 적절한 양이 될 수 있다. 당업자라면 지연선(410a-410d)과 같은 제1 내지 제4 MP 지연 요소에 대하여 지연 스테이지, 지연 셀 또는 지연 회로의 다양한 구성이 적용될 수 있다는 것을 알 것이다.
일 실시예에서, 제2 및 제4 MP 지연선(410b, 410d) 각각은 직렬로 연결된 복수의 로직 게이트(예컨대, 인버터)를 포함한다. 이러한 실시예에서, 제2 및 제4 MP 지연선(410b, 410d) 각각은 0°보다 큰 최소 지연을 갖는다. 최소 지연은 지연선(410b, 410d)의 하나 또는 둘의 인버터와 연관된 지연이 될 수 있다.
제1 및 제3 MP 지연선(410a, 410c)의 고정 지연은 각각 제2 및 제4 MP 지연선(410b, 410d)의 최소 지연과 실질적으로 동일할 수 있다. 이러한 실시예에서, 제1 및 제3 MP 지연선(410a, 410c) 각각은 제2 및 제4 MP 지연선(410b, 410d)과 동일한 전체 인버터 체인 없이도 제2 및 제4 MP 지연선(410b, 410d)의 최소 지연과 실질적으로 동일한 지연을 발생시킬 수 있는 다수의 인버터를 포함할 수 있다.
제2 및 제4 MP 지연선(410b, 410d)의 최소 지연은 서로 실질적으로 동일할 수 있다. 제2 및 제4 MP 지연선(410b, 410d)의 최소 지연이 각각 제1 및 제3 MP 지연선(410a, 410c)의 고정 지연과 실질적으로 동일할 수 있기 때문에, 제1 및 제3 MP 지연선(410a, 410c)의 고정 지연은 또한 서로 실질적으로 동일할 수 있다. 일 실시예에서, 제2 MP 지연선(410b)의 최소 지연 및 제1 MP 지연선(410a)의 고정 지연 각각은 제1 중간 신호 A에 대한 약 5°의 위상차에 대응할 수 있다. 제4 MP 지연선(410d)의 최소 지연 및 제3 MP 지연선(410c)의 고정 지연 각각은 제2 중간 신호 B에 대한 약 5°의 위상차에 대응할 수 있다.
설명된 실시예에서, 제2 및 제4 MP 지연선(410b, 410d) 각각은 MP 지연선(410b, 410d)의 지연량을 선택하도록 구성된 시프트 레지스터를 또한 포함할 수 있다. 당업자라면 제2 및 제4 MP 지연선(410b, 410d) 각각이 가변 지연을 제공하기 위해 추가적인 회로를 포함할 수 있는 것을 알 수 있다.
지연 검출 루프(DDL, 420)는 제2 중간 위상 클록 신호 ck90 및 제2 중간 신호 B 간의 위상차를 검출하고, 제2 및 제4 MP 지연선(410b, 410d)의 지연량을 조정하는 역할을 한다. DDL(420)은 DDL 지연선(421), 제1 DDL 버퍼(422), DDL 지연 모델(423), 제2 DDL 버퍼(424), DDL 위상 검출기(425) 및 DDL 제어기(426)를 포함할 수 있다. 제2 MP 지연선(410b), DDL 지연선(421), 및 제1 DDL 버퍼(422)는 제1 DDL 경로를 형성한다. DDL 지연 모델(423) 및 제2 DDL 버퍼(424)는 제2 DDL 경로를 형성한다.
DDL 지연선(421)은 제2 MP 지연선(410b)으로부터 제2 중간 위상 클록 신호 ck90를 수신하고, 제2 중간 위상 클록 신호 ck90를 지연시켜 출력 신호를 제1 DDL 버퍼(422)에 제공한다. 설명된 실시예에서, DDL 지연선(421)은 (예컨대, 로직 게이트를 포함하는) 일련의 지연 셀, 시프트 레지스터, 및 추가적인 회로를 포함하여 약 0°에서 약 180°에 이르는 가변 지연을 제공할 수 있다. 또 다른 실시예에서, 가변 지연의 상한은 약 90°에 DDL 지연선(421)의 고유 지연을 더한 값이 될 수 있다. 다른 실시예에서, 가변 지연의 상한은 약 90°에 고유 지연을 더한 값 내지 약 180° 사이의 임의의 적절한 양이 될 수 있다. 지연 셀은 탭 라인들(tap lines)을 통해 시프트 레지스터에 연결될 수 있다.
제1 DDL 버퍼(422)는 DDL 지연선(421)으로부터 출력 신호를 수신하고 검출 피드백 신호 fbd를 DDL 위상 검출기(425)에 제공한다. 제1 DDL 버퍼(422)는 DDL 지연선(421)으로부터의 출력 신호를 더욱 지연시킨다.
DDL 지연 모델(423)은 제2 지연선(130b, 도 3)으로부터 제2 중간 신호 B를 수신하고 제2 중간 신호 B를 더욱 지연시킨다. DDL 지연 모델(423)은 DDL 지연선(421)과 연관된 고유 지연 tID 및 제2 MP 지연선(410b)의 최소 지연을 에뮬레이트한다. DDL 지연 모델(423)은 지연된 제2 중간 신호를 제2 DDL 버퍼(424)에 제공한다.
제2 DDL 버퍼(424)는 DDL 지연 모델(423)로부터 지연된 제2 중간 신호를 수신하고, 검출 기준 신호 refd를 DDL 위상 검출기(425)에 제공한다. 제2 DDL 버퍼(424)는 제1 DDL 버퍼(422)와 연관된 지연과 실질적으로 동일한 지연량만큼 지연된 제2 중간 신호를 더욱 지연시킨다.
DDL 위상 검출기(425)는 검출 피드백 신호 fbd와 검출 기준 신호 refd를 비교한다. DDL 위상 검출기(425)는 검출 피드백 신호 fbd 및 검출 기준 신호 refd 간의 위상차에 응답하여 DDL 비교 신호 DDLCMP를 발생시킨다. DDL 위상 검출기(425)는 비교 신호 DDLCMP를 DDL 제어기(426)에 제공한다.
DDL 제어기(426)는 비교 신호 DDLCMP를 수신하고, DDL 지연선(421)에 DDL 제어 신호 DDLCS를 제공하여 DDL 지연선(421)에 의해 생성되는 지연량을 조정한다. DDL 제어기(426)는 또한 제2 및 제4 MP 지연선(410b, 410d)에 DDL 제어 신호 DDLCS를 제공하여 제2 및 제4 MP 지연선(410b, 410d) 각각에 의해 생성되는 지연량을 조정한다.
도 3, 4, 5a 내지 5d를 참조하여, 클록 동기화 회로(10)의 동작을 설명한다. 입력 버퍼(110)가 클록 주기 tCK를 갖는 외부 클록 신호 CLK(도 5a)를 수신한다. 클록 주기 tCK는 클록 신호 CLK의 두 개의 바로 연이은 상승 에지들 간의 주기로 정의된다. 클록 주기 tCK는 외부 클록 신호 CLK를 통해 실질적으로 일정하다.
입력 버퍼(110)는 클록 디바이더(120)에 클록-인 신호 ckin(도 5a)를 제공한다. 일 실시예에서, 클록-인 신호 ckin는 외부 클록 신호 CLK로부터 지연되고 큰 진폭을 갖고 내부 전압 소스 VCC 및 그라운드 GND의 전압 간의 최대 폭을 제공한다. 지연은 입력 버퍼(110)와 연관된 고유 지연이다. 그러나, 클록-인 신호 ckin는 외부 클록 신호 CLK와 동일한 주파수를 갖는다. 따라서, 클록-인 신호 ckin는 또한 외부 클록 신호 CLK의 클록 주기와 동일한 클록 주기 tCK를 갖는다. 또한, 외부 클록 신호 CLK가 듀티 사이클 에러를 갖는 경우, 클록-인 신호 ckin 또한 동일한 듀티 사이클 에러를 갖는다.
클록 디바이더(120)는 클록-인 신호 ckin을 수신하고 제1 및 제2 기준 신호 REF1, REF2(도 5b)를 발생시킨다. 제1 및 제2 기준 신호 REF1, REF2는 클록-인 신호 ckin의 주파수의 절반이 되는 주파수를 갖는다. 따라서, 제1 및 제2 기준 신호 REF1, REF2 각각은 클록-인 신호 ckin의 클록 주기 tCK의 두 배 길이가 되는 2tCK의 주기를 갖는다. 제2 기준 신호 REF2는 제1 기준 신호 REF1의 뒤집힌 형태이고, 제1 기준 신호 REF1과 180°위상차를 갖는다. 따라서, 제1 기준 신호 REF1의 상승 에지와 바로 뒤따르는 제2 기준 신호 REF2의 상승 에지 간의 시간차 TD는 tCK이다.
제1 및 제2 기준 신호 REF1, REF2를 발생시키는 경우, 클록 디바이더(120)는 클록-인 신호 ckin의 상승 에지들에서만 신호 레벨을 변경하고 클록-인 신호 ckin의 하강 에지들에서는 변경하지 않는다. 따라서, 제1 및 제2 기준 신호 REF1, REF2는 클록-인 신호 ckin에 듀티 사이클 에러가 있더라도 이를 포함하지 않는다. 제1 및 제2 기준 신호 REF1, REF2를 발생시키는 보다 자세한 내용은 위에서 도 3과 관련하여 설명하였다.
제1 및 제2 지연선(130a, 130b)은 각각 실질적으로 동일한 양만큼 제1 및 제2 기준 신호 REF1, REF2를 지연시키고, 제1 및 제2 중간 신호 A, B(도 5c)를 출력한다. 제1 및 제2 지연선(130a, 130b)이 실질적으로 동일한 지연량을 제공하기 때문에, 도출되는 중간 신호 A, B는 제1 및 제2 기준 신호 REF1, REF2의 인접하는 상승 에지들 간의 시간차 TD를 유지한다. 시간차 TD는 tCK(외부 클록 신호의 클록 주기)이다.
제1 중간 신호 A가 제1 및 제2 MP 지연선(410a, 410b, 도 4)에 공급된다. 제1 MP 지연선(410a)은 도 4와 함께 앞에서 설명한 바와 같이 고정 지연량만큼 제1 중간 신호 A를 지연시킨다. 클록 동기화 회로(10)의 동작 개시시, 제2 MP 지연선(410b)은 도 4와 함께 앞에서 설명한 바와 같이 최소 지연을 제공하도록 설정된다. 이러한 방법으로, 동작 개시시, 제1 및 제2 MP 지연선(410a, 410b)은 각각 제1 중간 신호 A로부터 실질적으로 동일한 양만큼 지연된 제1 및 제2 중간 위상 클록 신호 ck0, ck90를 출력한다.
마찬가지로, 제2 중간 신호 B가 제3 및 제4 MP 지연선(410c, 410d, 도 4)에 공급된다. 제3 MP 지연선(410c)은 도 4와 함께 앞에서 설명한 바와 같이 고정 지연량만큼 제2 중간 신호 B를 지연시킨다. 클록 동기화 회로(10)의 동작 개시시, 제4 MP 지연선(410d)은 도 4와 함께 앞에서 설명된 최소 지연을 제공하도록 설정된다. 이러한 방법으로, 동작 개시시, 제3 및 제4 MP 지연선(410c, 410d)은 각각 제2 중간 신호 B로부터 실질적으로 동일한 양만큼 지연된 제3 및 제4 중간 위상 클록 신호 ck180, ck270를 출력한다.
지연 모델(150)은 제1 중간 위상 클록 신호 ck0를 수신하고, 도 3과 함께 앞에서 설명한 순방향 클록 경로와 연관된 지연량만큼 신호 ck0를 더욱 지연시킨다. 지연 모델(150)은 지연된 제1 중간 위상 클록 신호 ck0를 피드백 신호 fb로서 위상 검출기(160)에 제공한다.
위상 검출기(160)는 피드백 신호 fb와 제1 기준 신호 REF1을 비교하고, 신호 fb 및 REF1 간의 위상차를 검출한다. 위상 검출기(160)는 제어기(170)에 위상차를 나타내는 비교 신호 CMP를 제공한다.
제어기(170)는 비교 신호 CMP를 수신하고, 이 비교 신호 CMP에 응답하여 제어 신호 CS를 제1 및 제2 지연선(130a, 130b)에 제공한다. 제어 신호들 CS은 서로 동일하고, 따라서 제1 및 제2 지연선(130a, 130b)은 제1 및 제2 기준 신호 REF1, REF2에 동일한 지연량을 제공하도록 조정된다. 이 프로세스는 위상 검출기(160)가 제1 기준 신호 REF1 및 피드백 신호 fb 간에 위상차가 없음을 검출할 때까지 반복된다.
도 4를 다시 참고하여, 지연 검출 루프(420)의 동작을 자세히 설명한다. DDL 지연선(421)은 제2 MP 지연선(410b)으로부터 제2 중간 위상 클록 신호 ck90를 수신한다. 클록 동기화 회로(10)의 동작 개시시, DDL 지연선(421)은 제2 중간 위상 클록 신호 ck90에 DDL 지연선(421)의 고유 지연 tID과 실질적으로 동일한 최소 지연을 제공한다. DDL 지연선(421)은 자신의 출력 신호를 제1 DDL 버퍼(422)에 제공한다. 제1 DDL 버퍼(422)는 출력 신호를 더욱 지연시켜, 검출 피드백 신호 fbd를 DDL 위상 검출기(425)에 제공한다.
DDL 지연 모델(423)은 제2 중간 신호 B를 수신하고, DDL 지연선(421)의 고유 지연 tID 및 제2 MP 지연선(410b)의 최소 지연을 합한 양만큼 제2 중간 신호 B를 지연시킨다. DDL 지연 모델(423)은 지연된 신호를 검출 기준 신호 refd로서 DDL 위상 검출기(425)에 제공한다. DDL 위상 검출기(425)는 검출 기준 신호 refd 및 검출 피드백 신호 fbd 간의 위상차를 검출한다.
동작 개시시, 제1 DDL 경로(제2 MP 지연선(410b), DDL 지연선(421), 및 제1 DDL 버퍼(422))에 의한 지연량은 제2 DDL 경로(DDL 지연 모델(423) 및 제2 DDL 버퍼(424))에 의한 지연량과 실질적으로 동일하다. 따라서, 제1 중간 신호 A 및 제2 중간 신호 B는 각각 실질적으로 동일한 양만큼 지연되면서 제1 및 제2 DDL 경로를 따라 이동한다. 따라서, 동작 개시시, 제1 및 제2 중간 신호 A, B 간의 약 180°의 초기 위상차가 DDL 위상 검출기(425)로 전달된다.
DDL 위상 검출기(425)는 위상차를 검출하면, DDL 제어기(426)에 위상차가 있음을 나타내는 DDL 비교 신호 DDLCMP를 제공한다. DDL 제어기(426)는 DDL 제어 신호 DDLCS를 DDL 지연선(421) 및 제2 및 제4 MP 지연선(410b, 410d)에 제공하여 지연선(421, 410b, 410d)에 의해 발생되는 지연량이 증가된다.
지연선(421, 410b, 410d)의 지연량은 DDL 위상 검출기(425)가 위상차가 없음을 검출할 때까지 위에서 설명한 프로세스를 반복함으로써 증가된다. DDL 위상 검출기(425)가 위상차가 없음을 검출하는 경우, DDL(420)은 잠기고(lock-in), DDL(420)은 더 이상 지연선(421, 410b, 410d)의 지연량을 증가시키지 않는다.
위에서 설명된 프로세스가 수행되는 동안, DDL 제어기(426)는 제2 및 제4 MP 지연선(410b, 410d)에 동일한 DDL 제어 신호 DDLCS를 제공한다. 따라서, 제2 및 제4 MP 지연선(410b, 410d) 각각의 지연량은 DDL(420)이 잠길 때까지 또한 증가된다.
DDL 지연선(421) 및 제2 MP 지연선(410b)은, 잠길 경우, 최초 위상차(약 180°)를 약 0°로 감소시킨다. DDL 지연선(421) 및 제2 MP 지연선(410b)은 동일한 DDL 제어기(426)에 의해 제어되기 때문에 서로 실질적으로 동일한 양만큼 제2 중간 신호 B를 지연시킨다. 따라서, DDL 지연선(421)이 90°의 지연을 제공하는 경우 제2 MP 지연선(410b)도 역시 90°의 지연을 제공하여, MP 피드백 신호 fbd 및 MP 기준 신호 refd 간에 실질적으로 위상차가 존재하지 않는다. 즉, DDL 지연선(421)은 잠기는 경우 약 90°의 지연을 발생시킨다. 따라서, 제2 및 제4 MP 지연선(410b, 410d) 각각은 DDL(420)이 잠기는 경우 약 90°의 지연을 발생시킨다.
DDL(420)이 잠기는 경우, 제1 MP 지연선(410a)은 고정량만큼 제1 중간 신호 A를 지연시킨다. 제2 MP 지연선(410b)은 최소 지연 및 약 90°를 합한 만큼 제1 중간 신호 A를 지연시킨다. 따라서, 제1 및 제2 중간 위상 클록 신호 ck0, ck90는 바로 뒤따르는 상승 에지들 간에 약 90°의 위상차와 약 tCK/2의 시간차를 갖는다.
마찬가지로, 제3 MP 지연선(410c)은 자신의 고정 지연량만큼 제2 중간 신호 B를 지연시킨다. 제4 MP 지연선(410d)은 최소 지연 및 약 90°를 합한 만큼 제2 중간 신호 B를 지연시킨다. 따라서, 제3 및 제4 중간 위상 클록 신호 ck180, ck270는 바로 뒤따르는 상승 에지들 간에 약 90°의 위상차와 약 tCK/2의 시간차를 갖는다. 제1 및 제2 중간 신호 A, B 간에 약 180°의 위상차가 존재하기 때문에, 제3 중간 위상 클록 신호 ck180는 제1 중간 위상 클록 신호 ck0와 약 180°의 위상차를 갖는다. 제4 중간 위상 클록 신호 ck270는 제1 중간 위상 클록 신호 ck0와 약 270°의 위상차를 갖는다.
제1 내지 제4 중간 위상 클록 신호 ck0, ck90, ck180, ck270는 제1 내지 제4 클록 버퍼(180a 내지 180d)에 의해 동일한 양만큼 더욱 지연된다. 따라서, 제1 내지 제4 중간 위상 클록 신호 ck0, ck90, ck180, ck270 중 임의의 두 개 간의 위상차는 제1 내지 제4 위상 클록 신호 CLK0, CLK90, CLK180, CLK270에 보존된다. 따라서, 도 5d에 도시된 바와 같이, 제1 및 제2 위상 클록 신호 CLK0, CLK90는 바로 뒤따르는 상승 에지들 간에 약 tCK/2의 시간차를 갖는다. 제2 및 제3 위상 클록 신호 CLK90, CLK180는 바로 뒤따르는 상승 에지들 간에 약 tCK/2의 시간차를 갖는다. 제3 및 제4 위상 클록 신호 CLK180, CLK270는 바로 뒤따르는 상승 에지들 간에 약 tCK/2의 시간차를 갖는다.
제1 내지 제4 위상 클록 신호 CLK0, CLK90, CLK180, CLK270의 상승 에지들은 외부 클록 신호 CLK의 상승 및 하강 에지들에 대응된다. 외부 클록 신호 CLK는 tCK의 주기를 갖는다. 제1 위상 클록 신호 CLK0의 상승 에지는 일 주기에 대하여 외부 클록 신호의 상승 에지에 대응된다. 제1 및 제2 위상 클록 신호 CLK0, CLK90의 인접하는 상승 에지들 간에 tCK/2의 시간차가 존재하기 때문에, 제2 위상 클록 신호 CLK90의 뒤따른 상승 에지는 해당 주기에 대한 외부 클록 신호 CLK의 하강 에지에 대응된다. 클록 디바이더(120)의 동작에 의해 듀티 사이클 에러가 제2 위상 클록 신호 CLK로 전달되지 않기 때문에, 제2 위상 클록 신호 CLK90는 외부 클록 신호 CLK가 듀티 사이클 에러를 보유하고 있더라도 듀티 사이클 에러 없이 외부 클록 신호 CLK의 하강 에지의 타이밍 정보를 제공한다.
제2 및 제3 위상 클록 신호 CLK90, CLK180의 바로 인접하는 상승 에지들 간에 tCK/2의 시간차가 존재하기 때문에, 제3 위상 클록 신호 CLK180의 뒤따른 상승 에지는 바로 뒤따르는 주기에 대한 외부 클록 신호 CLK의 상승 에지에 대응된다. 또한, 제3 및 제4 위상 클록 신호 CLK180, CLK270의 바로 인접하는 상승 에지들 간에 tCK/2의 시간차가 존재하기 때문에, 제4 위상 클록 신호 CLK270의 뒤따른 상승 에지는 바로 뒤따르는 주기에 대한 외부 클록 신호 CLK의 하강 에지에 대응된다. 이러한 방법으로, 제1 내지 제4 위상 클록 신호 CLK0, CLK90, CLK180, CLK270는 듀티 사이클 에러 없이 두 연속적인 주기에 대한 외부 클록 신호 CLK의 두 상승 및 하강 에지들의 타이밍 정보를 제공한다
설명된 실시예에서, 지연 검출 루프(420)가 제2 MP 지연선(410b)과 함께 폐쇄 피드백 루프를 형성한다. 따라서, 지연 검출 루프(420)는 제2 MP 지연선(410b)이 제1 중간 신호에 원하는 지연량을 제공하고 있는지 여부를 판단할 수 있다. 또한, 이 판단에 기초하여, 지연 검출 루프(420)는 MP 지연선(410b)의 지연량을 조정할 수 있다. 따라서, 다중 위상 클록 발생기(400)는 내부 회로(30, 도 2)에서 사용되는 정확한 타이밍을 제공할 수 있다.
도 6을 참고하여, 도 3의 다중 위상 클록 발생기의 또 다른 실시예를 자세히 설명한다. 다중 위상 클록 발생기(600)는 지연선(610a 내지 610d) 및 지연 검출 루프(DDL, 620)와 같은 제1 내지 제4 다중 위상(MP) 지연 요소를 포함한다.
제1 내지 제4 MP 지연선(610a 내지 610d)은 제1 및 제2 중간 신호 A, B(도 3)를 수신하고 제1 내지 제4 중간 위상 클록 신호 ck0, ck90, ck180, ck270를 발생시키도록 구성된다. 제1 및 제3 MP 지연선(610a, 610c) 각각은 이를 통과하는 신호에 고정 지연을 제공한다. 제2 및 제4 MP 지연선(610b, 610d) 각각은 이를 통과하는 신호에 약 0°에서 약 180°에 이르는 가변 지연을 제공한다.
설명된 실시예에서, 제2 및 제4 MP 지연선(610b, 610d) 각각은 직렬로 연결된 복수의 로직 게이트(예컨대, 인버터)를 포함한다. 당업자라면 제2 및 제4 MP 지연선(610b, 610d) 각각이 또한 가변 지연을 제공하기 위해 추가적인 회로를 포함할 수 있다는 것을 알 수 있다. 당업자라면 또한 지연선(610b, 610d)과 같은 제2 및 제4 MP 지연 요소에 대해 다양한 지연 스테이지, 지연 셀 또는 지연 회로 구성이 적용될 수 있다는 것을 알 수 있다. MP 지연선(610a 내지 610d)의 자세한 내용은 도 4의 MP 지연선(410a 내지 410d)에 대하여 위에서 설명된 것과 같을 수 있다.
지연 검출 루프(DDL, 620)는 제1 중간 신호 A 및 제4 중간 위상 클록 신호 ck270 간의 위상차를 검출하고 제2 및 제4 MP 지연선(610b, 610d)의 지연량을 조정하는 역할을 한다. DDL(620)은 DDL 지연선(621), 제1 DDL 버퍼(622), DDL 지연 모델(623), 제2 DDL 버퍼(624), DDL 위상 검출기(625) 및 DDL 제어기(626)를 포함할 수 있다. 제4 MP 지연선(410d), DDL 지연선(621) 및 제1 DDL 버퍼(622)는 제1 DDL 경로를 형성한다. DDL 지연 모델(623) 및 제2 DDL 버퍼(624)는 제2 DDL 경로를 형성한다. 일 실시예에서, 제1 및 제2 DDL 버퍼(622, 624), DDL 위상 검출기(625) 및 DDL 제어기(626)의 자세한 내용은 각각 도 3의 제1 및 제2 DDL 버퍼(422, 424), DDL 위상 검출기(425), DDL 제어기(426)와 관련하여 앞서 설명된 내용과 같을 수 있다.
DDL 지연선(621)은 제4 MP 지연선(610d)으로부터 제4 중간 위상 클록 신호 ck270를 수신하고, 제4 중간 위상 클록 신호 ck270를 지연시켜 출력 신호를 제1 DDL 버퍼(622)에 제공한다. 설명된 실시예에서, DDL 지연선(621)은 일련의 로직 게이트(예컨대, 인버터) 및 추가적인 회로를 포함하여 약 0°에서 약 180°에 이르는 가변 지연을 제공할 수 있다. 또 다른 실시예에서, 가변 지연의 상한은 약 90°에 DDL 지연선(621)의 고유 지연을 합한 값이 될 수 있다. 다른 실시예에서, 가변 지연의 상한은 약 90°에 고유 지연을 더한 값 내지 약 180° 사이의 적절한 양이 될 수 있다.
DDL 지연 모델(623)은 제1 지연선(130a, 도 3)으로부터 제1 중간 신호 A를 수신하고 이 제1 중간 신호 A를 더욱 지연시킨다. DDL 지연 모델(623)은 DDL 지연선(621)과 연관된 고유 지연 tID 및 제4 MP 지연선(610d)의 최소 지연을 에뮬레이트한다. DDL 지연 모델(623)은 지연된 제1 중간 신호를 제2 DDL 버퍼(624)에 제공한다.
DDL 위상 검출기(625)는 제1 DDL 버퍼(622)로부터의 검출 피드백 신호 fbd와 제2 DDL 버퍼(624)로부터의 검출 기준 신호 refd를 비교한다. DDL 위상 검출기(625)는 검출 피드백 신호 fbd 및 검출 기준 신호 refd 간의 위상차를 나타내는 DDL 비교 신호 DDLCMP를 발생시킨다. DDL 위상 검출기(625)는 DDL 비교 신호 DDLCMP를 DDL 제어기(626)로 제공한다.
DDL 제어기(626)는 DDL 비교 신호 DDLCMP를 수신하고, DDL 지연선(621)에 DDL 제어 신호 DDLCS를 제공하여 DDL 지연선(621)에 의해 발생되는 지연량을 조정한다. DDL 제어기(626)는 또한 DDL 제어 신호 DDLCS를 제2 및 제4 MP 지연선(610b, 610d)에 제공한다. 이러한 방식으로, DDL 제어기(626)는 제2 및 제4 MP 지연선(610b, 610d)을 제어하여 DDL 지연선(621)과 실질적으로 동일한 지연을 갖도록 한다.
도 7을 참고하여 도 2의 클록 동기화 회로의 또 다른 실시예를 설명한다. 도시된 회로(700)는 입력 버퍼(710), 클록 디바이더(720), 지연선(730), 위상 분리기(phase splitter, 735), 다중 위상 클록 발생기(740), 지연 모델(750), 위상 검출기(760), 제어기(770) 및 제1 내지 제4 클록 버퍼(780a 내지 780d)를 포함한다. 입력 버퍼(710), 다중 위상 클록 발생기(740), 지연 모델(750), 위상 검출기(760), 제어기(770) 및 제1 내지 제4 클록 버퍼(780a 내지 780d)의 구성은 각각 도 3의 입력 버퍼(110), 다중 위상 클록 발생기(140), 지연 모델(150), 위상 검출기(160), 제어기(170) 및 제1 내지 제4 클록 버퍼(180a 내지 180d)에 대해 위에서 설명한 바와 같을 수 있다.
지연선(730), 위상 분리기(735), 다중 위상 클록 발생기(740), 지연 모델(750), 위상 검출기(760) 및 제어기(770)는 함께 도 2의 메모리 장치(100)의 출력을 외부 클록 신호 CLK와 동기화하기 위한 지연 고정 루프(DLL)를 형성한다. 입력 버퍼(710), 클록 디바이더(720), 지연선(730), 위상 분리기(735), 다중 위상 클록 발생기(740) 및 제1 클록 버퍼(780a)는 순방향 클록 경로의 적어도 일부를 형성한다.
입력 버퍼(710)는 외부 클록 신호 CLK를 수신한다. 입력 버퍼(710)는 클록-인 신호 ckin을 발생시킨다. 클록 디바이더(720)는 클록-인 신호 ckin을 수신하고, 클록-인 신호 ckin의 주파수의 절반이 되는 주파수를 갖는 기준 신호 REF를 발생시킨다. 제1 기준 신호 REF1을 발생시키는 경우, 클록 디바이더(720)는 클록-인 신호 ckin의 상승 에지들에서만 신호 레벨을 변경한다. 그러나, 클록 디바이더(720)는 도 3의 클록 디바이더(120)와 달리 위상 분리기를 사용하지 않는다. 클록 디바이더(720)의 기타 상세한 내용은 도 3의 클록 디바이더(120)에 대해 위에서 설명한 바와 같을 수 있다.
지연선(730)은 클록 디바이더(720)로부터 기준 신호 REF를 수신한다. 지연선(730)은 기준 신호 REF를 지연시켜 지연된 기준 신호를 출력한다. 지연선(730)의 기타 상세한 내용은 도 3의 제1 지연선(130a)에 대해 위에 설명한 바와 같을 수 있다.
위상 분리기(735)는 지연선(730)으로부터 지연된 기준 신호를 수신하고 제1 및 제2 중간 신호 A, B를 발생시킨다. 제1 및 제2 중간 신호 A, B의 상세한 내용은 도 3의 제1 및 제2 중간 신호 A, B에 대해 위에서 설명한 바와 같을 수 있다. 클록 디바이더(720), 지연선(730) 및 위상 분리기(735)는 함께 중간 신호 발생 모듈을 형성한다.
다중 위상 클록 발생기(740)는 제1 및 제2 중간 신호 A, B를 수신한다. 다중 위상 클록 발생기(740)는 제1 내지 제4 중간 위상 클록 신호 ck0, ck90, ck180, ck270를 발생시킨다. 클록 발생기(740)의 상세한 구성은 도 4 및 6의 클록 발생기(400 및 600)에 대해 위에서 설명한 바와 같을 수 있다.
클록 디바이더(720), 지연선(730) 및 위상 분리기(735)의 동작을 제외하고는, 클록 동기화 회로(700)의 동작이 도 3의 클록 동기화 회로(10)의 동작에 대하여 위에서 설명한 바와 같을 수 있다는 것을 알 것이다.
위에서 설명한 바와 같이, 실시예들의 클록 동기화 회로는 외부 클록 신호의 정확한 하강 에지 정보를 제공할 수 있다. 또한, 클록 동기화 회로는 외부 클록 신호의 주파수의 절반이 되는 주파수를 갖는 클록 신호를 프로세싱한다. 따라서, 회로는 고속 데이터 전송에서의 가능한 클록 장애를 줄임과 동시에 전력 소모도 줄일 수 있다.
위의 실시예들은 외부 클록 신호의 상승 에지들이 안정적이고 외부 클록 신호의 하강 에지들에 지터가 있는 경우에 대해 설명하였다. 다른 실시예에서, 실시예들의 원리 및 이점은 외부 클록 신호의 하강 에지들이 안정적이고 외부 클록 신호의 상승 에지들에 지터가 있는 반대의 경우에도 적용될 수 있다.
설명된 실시예에서, 클록 동기화 회로는 도 2의 전자 장치를 통해 설명되었다. 다른 실시에에서, 클록 동기화 회로는 다른 구성의 전자 장치에 사용될 수 있다. 당업자라면 데이터 동기화 혹은 임의의 적절한 목적을 위한 다양한 기타 전자 장치에 대해 클록 동기화 회로가 적용될 수 있다는 것을 알 것이다.
이러한 전자 장치의 예로, 이하에 한정되지는 않지만, 소비자 전자 제품, 전자 회로, 전자 회로 구성요소, 소비자 전자 제품의 일부, 전자 테스트 장비 등이 포함될 수 있다. 전자 장치의 예로 또한 메모리 칩, 메모리 모듈, 광 네트워크 또는 기타 통신 네트워크 회로 및 디스크 드라이버 회로가 포함될 수 있다. 소비자 전자 제품은 이하에 한정되지는 않지만 모바일 폰, 텔레폰, 텔레비전, 컴퓨터 모니터, 컴퓨터, 핸드-헬드 컴퓨터, PDA(personal digital assistant), 전자레인지, 냉장고, 스테레오 시스템, 카세트 리코더 혹은 플레이어, DVD 플레이어, CD 플레이어, VCR, MP3 플레어, 라디오, 캠코더, 카메라, 디지털 카메라, 휴대용 메모리 칩, 세탁기, 건조기, 세탁/건조기, 복사기, 팩스 기계, 스캐너, 다기능 주변 장치, 손목 시계, 시계 등을 포함할 수 있다. 또한 전자 장치는 미완성 제품을 포함할 수 있다.
일 실시예로 제1 주파수를 갖는 클록 신호를 수신하고 이 클록 신호의 제1 에지들로부터 지연된 에지들을 갖는 제1 중간 신호 및 제2 중간 신호를 발생시키도록 구성된 모듈을 포함하는 장치가 있다. 제1 및 제2 중간 신호는 각각 제1 주파수의 절반이 되는 제2 주파수를 갖는다. 제1 및 제2 중간 신호는 서로 약 180°의 위상차를 갖는다. 장치는 또한 제1 지연량만큼 제1 중간 신호를 지연시켜 제1 위상 클록 신호를 발생시키도록 구성된 제1 지연 요소; 및 제1 지연량과는 다른 제2 지연량만큼 제1 중간 신호를 지연시켜 제2 위상 클록 신호를 발생시키도록 구성된 제2 지연 요소를 포함한다. 제1 및 제2 위상 클록 신호는 서로 약 90°의 제1 위상차를 갖는다. 장치는 또한 제3 지연량만큼 제2 중간 신호를 지연시켜 제3 위상 클록 신호를 발생시키도록 구성된 제3 지연 요소를 포함한다. 제3 지연량은 제1 지연량과 실질적으로 동일하다. 제1 및 제3 위상 클록 신호는 서로 약 180°의 제2 위상차를 갖는다. 장치는 또한 제4 지연량만큼 제2 중간 신호를 지연시켜 제4 위상 클록 신호를 발생시키도록 구성된 제4 지연 요소를 포함한다. 제4 지연량은 실질적으로 제2 지연량과 동일하다. 제1 및 제4 위상 클록 신호는 서로 약 270°의 제3 위상차를 갖는다. 장치는 제2 위상 클록 신호 및 제2 중간 신호 간 또는 제4 위상 클록 신호 및 제1 중간 신호 간의 제4 위상차를 검출하고 이 제4 위상차에 적어도 부분적으로 기초하여 제2 및 제4 지연량을 조정하도록 구성되는 지연 검출 루프를 더 포함한다.
또 다른 실시예로 클록 신호를 발생시키는 방법이 있다. 이 방법은 제1 주파수를 갖는 클록 신호의 제1 에지들로부터 지연된 에지들을 갖는 제1 중간 신호 및 제2 중간 신호를 발생시키는 단계를 포함한다. 클록 신호는 지터를 갖는 제2 에지들을 더 포함한다. 제1 및 제2 중간 신호 각각은 제1 주파수의 약 절반이 되는 제2 주파수를 갖는다. 제1 및 제2 중간 신호는 서로 약 180°위상차를 갖는다. 이 방법은 또한 제1 지연량만큼 제1 중간 신호를 지연시켜 제1 위상 클록 신호를 발생시키는 단계; 및 제1 지연량과는 다른 제2 지연량만큼 제1 중간 신호를 지연시켜 제2 위상 클록 신호를 발생시킴으로써 제1 및 제2 위상 클록 신호가 서로 약 90°의 제1 위상차를 갖도록 하는 단계를 포함한다. 본 방법은 제3 지연량만큼 제2 중간 신호를 지연시켜 제3 위상 클록 신호를 발생시키는 단계를 더 포함한다. 제3 지연량은 실질적으로 제1 지연량과 동일하여 제1 및 제3 위상 클록 신호는 서로 약 180°의 제2 위상차를 갖는다. 본 방법은 또한 제4 지연량만큼 제2 중간 신호를 지연시켜 제4 위상 클록 신호를 발생시키는 단계를 포함한다. 제4 지연량은 제2 지연량과 실질적으로 동일하여 제1 및 제4 위상 클록 신호가 서로 약 270°의 제3 위상차를 갖는다. 본 방법은 또한 제2 위상 클록 신호 및 제2 중간 신호 간 또는 제4 위상 클록 신호 및 제1 중간 신호 간의 제4 위상차를 검출하는 단계; 및 이 제4 위상차에 적어도 부분적으로 기초하여 제2 및 제4 지연량을 조정하는 단계를 포함한다.
본 발명은 특정 실시예의 측면에서 설명되었지만, 당업자라면 본 명세서에 설명된 모든 특징 및 장점을 제공하지는 않는 실시예들을 포함하는 기타 실시예들이 본 발명의 범위 내에 있음을 명확히 알 수 있다. 또한, 위에서 설명된 여러 실시예들은 결합되어 추가적인 실시예들을 제공할 수 있다. 더욱이, 일 실시예에 따라 설명된 소정 특징들은 다른 실시예도 통합될 수 있다. 따라서, 본 발명의 범위는 이하의 청구항을 통해서만 정의된다.
Claims (26)
- 클록 신호를 수신하고 상기 클록 신호의 2종류의 에지들 중 단 한 종류에 관련해서만 제1 및 제2 기준 신호를 발생시키도록 구성된 클록 디바이더 - 상기 제1 및 제2 기준 신호는 각각 상기 클록 신호의 주파수의 절반인 주파수를 갖고, 상기 제1 및 제2 기준 신호는 서로 반대 위상을 가짐 -; 및
상기 제1 및 제2 기준 신호에 응답하여 다수의 위상 클록 신호를 발생시키도록 구성된 다중 위상 클록 발생기 - 상기 다수의 위상 클록 신호의 각각은 서로 위상차를 가짐 -
를 포함하는 전자 장치. - 제1항에 있어서,
상기 클록 신호의 상기 2종류의 에지들은 상승 에지들 및 하강 에지들을 포함하는 전자 장치. - 제2항에 있어서,
상기 2종류의 에지들 중 상기 단 한 종류는 상기 상승 에지들을 포함하는 전자 장치. - 제2항에 있어서,
상기 2종류의 에지들 중 상기 단 한 종류는 상기 하강 에지들을 포함하는 전자 장치. - 제1항에 있어서,
상기 클록 신호는 입력 클록 신호를 포함하고, 상기 전자 장치는 외부 클록 신호를 수신하고 상기 입력 클록 신호를 발생시키도록 구성된 입력 버퍼를 더 포함하고, 상기 입력 클록 신호의 주파수는 상기 외부 클록 신호의 주파수와 실질적으로 동일하고, 상기 입력 클록 신호의 진폭은 상기 외부 클록 신호의 진폭보다 큰 전자 장치. - 제1항에 있어서,
상기 제1 기준 신호를 지연시켜 제1 중간 신호를 제공하도록 구성된 제1 지연 요소;
상기 제2 기준 신호를 지연시켜 제2 중간 신호를 제공하도록 구성된 제2 지연 요소;
상기 중간 신호들에 응답하여 다수의 중간 위상 클록 신호를 발생시키도록 구성된 다중 위상 클록 발생기; 및
상기 다수의 중간 위상 클록 신호를 수신하고 상기 다수의 위상 클록 신호를 버퍼링하도록 구성된 클록 버퍼들
을 더 포함하는 전자 장치. - 제6항에 있어서,
상기 다수의 위상 클록 신호 중 하나를 지연시켜 피드백 신호를 발생시키도록 구성된 지연 모델;
상기 제1 기준 신호를 상기 피드백 신호와 비교하고, 상기 제1 기준 신호와 상기 피드백 신호 사이의 차이를 나타내는 비교 신호를 발생시키도록 구성된 위상 검출기; 및
상기 비교 신호에 응답하여 상기 제1 및 제2 지연 요소를 제어하도록 구성된 제어기
를 더 포함하는 전자 장치. - 삭제
- 제1항에 있어서,
상기 제1 및 제2 기준 신호는 서로 180°의 위상차를 갖는 전자 장치. - 클록 신호를 수신하고 상기 클록 신호의 2종류의 에지들 중 단 한 종류에 관련해서만 적어도 하나의 기준 신호를 발생시키도록 구성된 클록 디바이더 - 상기 기준 신호는 상기 클록 신호의 주파수의 절반인 주파수를 가짐 -; 및
상기 기준 신호에 응답하여 다수의 위상 클록 신호를 발생시키도록 구성된 다중 위상 클록 발생기 - 상기 다수의 위상 클록 신호의 각각은 서로 위상차를 가짐 -
를 포함하는 전자 장치. - 제10항에 있어서,
상기 기준 신호를 지연시켜 지연된 기준 신호를 발생시키도록 구성된 지연 요소;
상기 지연된 기준 신호에 응답하여 제1 및 제2 중간 신호를 발생시키도록 구성된 위상 분리기;
상기 제1 및 제2 중간 신호에 응답하여 다수의 중간 위상 클록 신호를 발생시키도록 구성된 다중 위상 클록 발생기; 및
상기 다수의 중간 위상 클록 신호를 래치하고 지연시켜 상기 다수의 위상 클록 신호를 발생시키도록 구성된 클록 버퍼들
을 더 포함하는 전자 장치. - 제11항에 있어서,
상기 다수의 위상 클록 신호 중 적어도 하나를 지연시켜 피드백 신호를 발생시키도록 구성된 지연 모델;
상기 기준 신호를 상기 피드백 신호와 비교하고, 상기 기준 신호와 상기 피드백 신호 사이의 차이를 나타내는 비교 신호를 제공하도록 구성된 위상 검출기; 및
상기 비교 신호에 응답하여 상기 지연 요소를 제어하도록 구성된 제어기
를 더 포함하는 전자 장치. - 제11항에 있어서,
상기 지연 요소를 지연 라인을 포함하는 전자 장치. - 제10항에 있어서,
상기 다수의 위상 클록 신호는 각각이 서로 90°의 위상차를 갖는 4개의 위상 클록 신호를 포함하는 전자 장치. - 삭제
- 시스템으로서,
외부 클록 신호를 제공하도록 구성된 제1 전자 장치; 및
상기 외부 클록 신호와 동기화하여 데이터를 제공하도록 구성된 제2 전자 장치
를 포함하고,
상기 제2 전자 장치는,
상기 외부 클록 신호를 수신하고 상기 외부 클록 신호와 실질적으로 동일한 주파수를 갖고 2종류의 에지들을 갖는 입력 클록 신호를 발생시키도록 구성된 입력 버퍼,
상기 입력 클록 신호를 수신하고 상기 2종류의 에지들 중 단 한 종류에 관련해서만 적어도 하나의 기준 신호를 발생시키도록 구성된 클록 디바이더 - 상기 적어도 하나의 기준 신호는 상기 입력 클록 신호의 주파수의 절반인 주파수를 가짐 -, 및
상기 적어도 하나의 기준 신호에 응답하여 다수의 위상 클록 신호를 발생시키도록 구성된 다중 위상 클록 발생기 - 상기 다수의 위상 클록 신호의 각각은 서로 위상차를 가짐 -
를 포함하는 시스템. - 삭제
- 제16항에 있어서,
상기 적어도 하나의 기준 신호는 서로 반대의 위상을 갖는 제1 및 제2 기준 신호를 포함하는 시스템. - 클록 신호의 2종류의 에지들 중 단 한 종류에 관련해서만 적어도 하나의 기준 신호를 제공하는 단계 - 상기 적어도 하나의 기준 신호는 상기 클록 신호의 주파수의 절반인 주파수를 가짐 -; 및
상기 기준 신호에 기초하여 다수의 위상 클록 신호를 발생시키는 단계 - 상기 다수의 위상 클록 신호의 각각은 서로 위상차를 가짐 -
를 포함하는 방법. - 삭제
- 제19항에 있어서,
상기 적어도 하나의 기준 신호는 서로 반대의 위상을 갖는 제1 및 제2 기준 신호를 포함하는 방법. - 제19항에 있어서,
상기 제공하는 단계는 상기 클록 신호의 상승 에지들에서만 상기 기준 신호의 논리 레벨을 변경하는 단계를 포함하는 방법. - 제19항에 있어서,
상기 제공하는 단계는 상기 클록 신호의 상승 에지들에서만 상기 기준 신호의 천이를 트리거하는 단계를 포함하는 방법. - 삭제
- 삭제
- 삭제
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Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902886B2 (en) * | 2007-10-30 | 2011-03-08 | Diablo Technologies Inc. | Multiple reference phase locked loop |
| JP5321179B2 (ja) * | 2008-04-11 | 2013-10-23 | 富士通株式会社 | 位相制御装置、位相制御プリント板、制御方法 |
| US7642827B2 (en) * | 2008-05-28 | 2010-01-05 | Micron Technology, Inc. | Apparatus and method for multi-phase clock generation |
| US7825711B2 (en) * | 2009-04-01 | 2010-11-02 | Micron Technology, Inc. | Clock jitter compensated clock circuits and methods for generating jitter compensated clock signals |
| US8130016B2 (en) * | 2009-08-27 | 2012-03-06 | Altera Corporation | Techniques for providing reduced duty cycle distortion |
| US7893739B1 (en) * | 2009-08-27 | 2011-02-22 | Altera Corporation | Techniques for providing multiple delay paths in a delay circuit |
| TWI414926B (zh) * | 2009-12-16 | 2013-11-11 | Silicon Motion Inc | 控制裝置與其相關控制方法 |
| TWI410776B (zh) * | 2010-03-16 | 2013-10-01 | Quanta Comp Inc | 測試方法及應用其之電腦裝置及電腦測試系統 |
| TWI477076B (zh) * | 2010-12-02 | 2015-03-11 | Global Unichip Corp | 一種可調延遲單元裝置 |
| CN102404001B (zh) * | 2011-12-26 | 2013-05-29 | 电子科技大学 | 一种多相时钟产生及传送电路 |
| CN103366793B (zh) * | 2012-03-28 | 2017-08-11 | 飞思卡尔半导体公司 | 同步存储器数据传输中的时序控制 |
| WO2013166958A1 (zh) * | 2012-05-07 | 2013-11-14 | 深圳光启创新技术有限公司 | 基于可见光通信的加密、解密及加解密方法和系统 |
| US8779816B2 (en) * | 2012-06-20 | 2014-07-15 | Conexant Systems, Inc. | Low area all digital delay-locked loop insensitive to reference clock duty cycle and jitter |
| CN103490727A (zh) * | 2013-08-29 | 2014-01-01 | 苏州苏尔达信息科技有限公司 | 一种多相位产生电路 |
| KR102107076B1 (ko) * | 2013-12-02 | 2020-05-08 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR20150143900A (ko) * | 2014-06-13 | 2015-12-24 | 에스케이하이닉스 주식회사 | 집적회로 및 반도체 시스템 |
| US9485080B1 (en) * | 2015-09-01 | 2016-11-01 | Qualcomm Incorporated | Multiphase clock data recovery circuit calibration |
| US9602115B1 (en) * | 2016-06-06 | 2017-03-21 | Motorola Solutions, Inc. | Method and apparatus for multi-rate clock generation |
| US9793900B1 (en) | 2016-06-29 | 2017-10-17 | Microsoft Technology Licensing, Llc | Distributed multi-phase clock generator having coupled delay-locked loops |
| US10270455B2 (en) * | 2017-02-20 | 2019-04-23 | Qualcomm Incorporated | Multi-phase clock generation employing phase error detection in a controlled delay line |
| US10090026B2 (en) | 2017-02-28 | 2018-10-02 | Micron Technology, Inc. | Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories |
| US10210918B2 (en) | 2017-02-28 | 2019-02-19 | Micron Technology, Inc. | Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal |
| US10359803B2 (en) | 2017-05-22 | 2019-07-23 | Qualcomm Incorporated | System memory latency compensation |
| US10269397B2 (en) | 2017-08-31 | 2019-04-23 | Micron Technology, Inc. | Apparatuses and methods for providing active and inactive clock signals |
| KR20190043875A (ko) * | 2017-10-19 | 2019-04-29 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 이용한 반도체 시스템 |
| US10141942B1 (en) * | 2017-12-21 | 2018-11-27 | Micron Technology, Inc. | Apparatuses and methods for providing frequency divided clocks |
| US10373671B1 (en) | 2018-04-09 | 2019-08-06 | Micron Technology, Inc. | Techniques for clock signal jitter generation |
| CN109101074B (zh) * | 2018-07-24 | 2020-07-07 | 中国电子科技集团公司第二十四研究所 | 一种加入随机扰动的多相时钟生成电路 |
| US10854271B2 (en) * | 2019-04-01 | 2020-12-01 | Micron Technology, Inc. | Clock signal generator generating four-phase clock signals |
| KR102627861B1 (ko) * | 2019-04-16 | 2024-01-23 | 에스케이하이닉스 주식회사 | 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치 |
| TWI703827B (zh) | 2019-12-25 | 2020-09-01 | 新唐科技股份有限公司 | 時脈倍頻器 |
| KR20210140875A (ko) | 2020-05-14 | 2021-11-23 | 삼성전자주식회사 | 멀티 위상 클록 생성기, 그것을 포함하는 메모리 장치, 및 그것의 멀티 위상클록 생성 방법 |
| US10944386B1 (en) * | 2020-07-14 | 2021-03-09 | Qualcomm Incorporated | Frequency doubler based on phase frequency detectors using rising edge delay |
| CN116209968A (zh) * | 2020-07-28 | 2023-06-02 | 华为技术有限公司 | 时钟树架构、时钟信号传输方法及设备 |
| WO2022087989A1 (zh) * | 2020-10-29 | 2022-05-05 | 京东方科技集团股份有限公司 | 信号延迟方法、装置、系统及医疗挂号设备 |
| US11474554B2 (en) * | 2021-01-12 | 2022-10-18 | Global Unichip Corporation | Circuit for providing clock to de-serializer in communication physical layer |
| KR20220133478A (ko) * | 2021-03-25 | 2022-10-05 | 에스케이하이닉스 주식회사 | 위상 보정 회로, 이를 포함하는 클럭 버퍼 및 반도체 장치 |
| US11948621B2 (en) * | 2021-07-28 | 2024-04-02 | Samsung Electronics Co., Ltd. | Memory devices, memory systems having the same, and operating methods thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426662B1 (en) | 2001-11-12 | 2002-07-30 | Pericom Semiconductor Corp. | Twisted-ring oscillator and delay line generating multiple phases using differential dividers and comparators to match delays |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6161004A (en) * | 1998-03-02 | 2000-12-12 | Mentor Graphics Corporation | Method and apparatus for rejecting image signals in a receiver |
| JP3707960B2 (ja) * | 1999-07-23 | 2005-10-19 | 富士通株式会社 | 半導体装置 |
| JP3386031B2 (ja) * | 2000-03-06 | 2003-03-10 | 日本電気株式会社 | 同期遅延回路及び半導体集積回路装置 |
| US6839860B2 (en) | 2001-04-19 | 2005-01-04 | Mircon Technology, Inc. | Capture clock generator using master and slave delay locked loops |
| US6950487B2 (en) | 2001-05-18 | 2005-09-27 | Micron Technology, Inc. | Phase splitter using digital delay locked loops |
| KR20040023838A (ko) * | 2002-09-12 | 2004-03-20 | 주식회사 하이닉스반도체 | 레지스터 제어 지연고정루프 |
| US6967514B2 (en) | 2002-10-21 | 2005-11-22 | Rambus, Inc. | Method and apparatus for digital duty cycle adjustment |
| US6894551B2 (en) | 2003-09-05 | 2005-05-17 | Micron Technology, Inc. | Multiphase clock generators |
| US7057429B2 (en) * | 2004-07-20 | 2006-06-06 | Micron Technology, Inc. | Method and apparatus for digital phase generation at high frequencies |
| US20060044032A1 (en) * | 2004-08-24 | 2006-03-02 | Tyler Gomm | Delay-lock loop and method having high resolution and wide dynamic range |
| US7515666B2 (en) * | 2005-07-29 | 2009-04-07 | International Business Machines Corporation | Method for dynamically changing the frequency of clock signals |
| US7292500B2 (en) * | 2005-07-29 | 2007-11-06 | Agere Systems Inc. | Reducing read data strobe latency in a memory system |
| US7227809B2 (en) | 2005-10-14 | 2007-06-05 | Micron Technology, Inc. | Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration |
| KR100776903B1 (ko) * | 2006-04-24 | 2007-11-19 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| US7323918B1 (en) * | 2006-08-08 | 2008-01-29 | Micrel, Incorporated | Mutual-interpolating delay-locked loop for high-frequency multiphase clock generation |
| KR100815187B1 (ko) * | 2006-08-31 | 2008-03-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7751274B2 (en) * | 2006-09-05 | 2010-07-06 | Intel Corporation | Extended synchronized clock |
| KR100840697B1 (ko) * | 2006-10-30 | 2008-06-24 | 삼성전자주식회사 | 다중 위상 클럭신호를 발생시키는 지연동기루프 회로 및 그제어방법 |
| US8045406B2 (en) * | 2006-10-31 | 2011-10-25 | Samsung Electronics Co., Ltd. | Latency circuit using division method related to CAS latency and semiconductor memory device |
| KR100857429B1 (ko) * | 2006-12-18 | 2008-09-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 지연 고정 루프 회로 |
| KR101374336B1 (ko) * | 2007-10-11 | 2014-03-17 | 삼성전자주식회사 | 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치와제어부 |
| US7642827B2 (en) * | 2008-05-28 | 2010-01-05 | Micron Technology, Inc. | Apparatus and method for multi-phase clock generation |
| KR20110040538A (ko) * | 2009-10-14 | 2011-04-20 | 삼성전자주식회사 | 레이턴시 회로 및 이를 포함하는 반도체 장치 |
-
2008
- 2008-05-28 US US12/128,189 patent/US7642827B2/en active Active
-
2009
- 2009-05-14 KR KR1020107029342A patent/KR101405702B1/ko active IP Right Grant
- 2009-05-14 CN CN2009801191963A patent/CN102047340B/zh active Active
- 2009-05-14 WO PCT/US2009/044003 patent/WO2009154906A2/en active Application Filing
- 2009-05-26 TW TW098117524A patent/TWI459179B/zh active
- 2009-12-08 US US12/633,632 patent/US8026747B2/en active Active
-
2011
- 2011-09-07 US US13/227,294 patent/US8174297B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426662B1 (en) | 2001-11-12 | 2002-07-30 | Pericom Semiconductor Corp. | Twisted-ring oscillator and delay line generating multiple phases using differential dividers and comparators to match delays |
Non-Patent Citations (1)
| Title |
|---|
| Feng Lin et al.,'A wide-range mixed-mode DLL for a combination 512 Mb 2.0 Gb/s/pin GDDR3 and 2.5 b/s/pin GDDR4 SDRAM', IEEE JSSC, Vol. 43, Issue 3, pages 631-641, Feb. 25, 2008. * |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI459179B (zh) | 2014-11-01 |
| TW201007424A (en) | 2010-02-16 |
| US7642827B2 (en) | 2010-01-05 |
| KR20110014230A (ko) | 2011-02-10 |
| CN102047340B (zh) | 2013-05-01 |
| WO2009154906A2 (en) | 2009-12-23 |
| CN102047340A (zh) | 2011-05-04 |
| US8026747B2 (en) | 2011-09-27 |
| US8174297B2 (en) | 2012-05-08 |
| US20090295441A1 (en) | 2009-12-03 |
| US20100085095A1 (en) | 2010-04-08 |
| WO2009154906A3 (en) | 2010-03-25 |
| US20110316599A1 (en) | 2011-12-29 |
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