KR20190043875A - 반도체 장치 및 이를 이용한 반도체 시스템 - Google Patents

반도체 장치 및 이를 이용한 반도체 시스템 Download PDF

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KR20190043875A
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Abstract

외부 클럭을 분주시켜 복수개의 분주 클럭을 생성하는 분주 회로; 및 제어 신호, 상기 복수개의 분주 클럭, 및 복수개의 데이터 판단용 신호에 응답하여 위상 정보 신호 및 타이밍 정보 신호를 생성하는 감지 회로를 포함한다.

Description

반도체 장치 및 이를 이용한 반도체 시스템{Semiconductor Apparatus and Semiconductor System Using the same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치 및 이를 이용한 반도체 시스템에 관한 것이다.
반도체 장치는 고속화됨에 따라 신호를 클럭에 동기시켜 입출력하도록 구성되고 있다.
그러므로, 반도체 장치는 신호가 클럭에 정상적으로 동기되었는지 알아보기 위해 위상 감지 회로를 포함할 수 있다.
또한, 반도체 장치는 클럭의 라이징 타이밍 및 클럭의 폴링 타이밍 중 어느 타이밍에 신호가 동기되어 있는지 판단할 수 있는 타이밍 판단 회로를 포함할 수 있다.
본 발명은 클럭의 어느 타이밍에 신호가 동기되어 있는지를 판단하고, 클럭과 신호의 위상을 감지할 수 있는 반도체 장치 및 이를 이용한 반도체 시스템을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 외부 클럭을 분주시켜 복수개의 분주 클럭을 생성하는 분주 회로; 및 제어 신호, 상기 복수개의 분주 클럭, 및 복수개의 데이터 판단용 신호에 응답하여 위상 정보 신호 및 타이밍 정보 신호를 생성하는 감지 회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 외부 클럭을 분주시켜 제 1 분주 클럭 및 제 2 분주 클럭을 생성하는 분주 회로; 및 제어 신호, 제 1 데이터 판단용 신호, 제 2 데이터 판단용 신호, 및 상기 제 1 및 제 2 분주 클럭에 응답하여 위상 정보 신호 및 타이밍 정보 신호를 생성하는 감지 회로를 포함하며, 상기 제 1 분주 클럭과 상기 제 2 분주 클럭은 서로 90도의 위상 차를 갖고, 상기 제 1 데이터 판단용 신호와 상기 제 2 데이터 판단용 신호를 서로 위상이 반대인 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 시스템은 데이터, 데이터 판독용 신호, 커맨드, 및 외부 클럭을 제공하는 컨트롤러; 및 제어 신호에 응답하여 상기 데이터 판독용 신호 및 분주 클럭의 위상을 비교하여 위상 정보 신호를 생성하거나, 라이트 펄스와 상기 데이터 판독용 신호의 위상을 비교하여 타이밍 정보 신호를 생성하는 감지 회로를 구비하는 상기 반도체 장치를 포함한다.
본 발명에 따른 반도체 장치는 클럭의 어느 타이밍에 신호가 동기되어 있는지를 판단하고 클럭과 신호의 위상 차를 감지할 수 있어, 정상적으로 클럭에 동기된 신호를 송수신할 수 있다는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 감지 회로의 구성도,
도 3 및 도 4는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도,
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 시스템의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 분주 회로(100), 및 감지 회로(200)를 포함할 수 있다.
상기 분주 회로(100)는 외부 클럭(CLK_ext)을 분주시켜 제 1 분주 클럭(CLK_dA) 및 제 2 분주 클럭(CLK_dB)을 생성할 수 있다. 이때, 상기 제 1 분주 클럭(CLK_dA)과 상기 제 2 분주 클럭(CLK_dB)은 서로 다른 위상을 가질 수 있으며, 위상 차가 90도 일 수 있다.
상기 감지 회로(200)는 상기 제 1 분주 클럭(CLK_dA), 상기 제 2 분주 클럭(CLK_dB), 제 1 데이터 판단용 신호(DQS), 제 2 데이터 판단용 신호(DQSB) 및 제어 신호(CTRL_s)에 응답하여 타이밍 정보 신호(TD_inf) 및 위상 정보 신호(PD_inf)를 생성할 수 있다. 예를 들어, 상기 감지 회로(200)는 상기 제어 신호(CTRL_s)가 하이 레벨로 인에이블되면 상기 제 1 및 제 2 분주 클럭(CLK_dA, CLK_dB)과 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB)의 위상을 비교하여 분주 클럭의 위상이 데이터 판단용 신호보다 빠른지 느린지의 정보를 상기 위상 정보 신호(PD_inf)로서 출력할 수 있다. 또한 상기 감지 회로(200)는 상기 제어 신호(CTRL_s)가 로우 레벨로 디스에이블되면 상기 제 1 및 제 2 분주 클럭(CLK_dA)과 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB)의 위상을 비교하여 상기 반도체 장치에 입력되는 신호들이 상기 제 1 데이터 판단용 신호(DQS) 및 상기 제 2 데이터 판단용 신호(DQSB) 중 어느 데이터 판단용 신호에 동기되어 입력되는지에 대한 정보를 상기 타이밍 정보 신호(TD_inf)로서 출력할 수 있다. 이때, 상기 제어 신호(CTRL_s)는 반도체 장치의 동작 모드를 설정할 수 있는 모드 레지스터 셋(mode register set)의 출력 신호일 수 있다. 또한 상기 제 1 데이터 판단용 신호(DQS)는 상기 제 2 데이터 판단용 신호(DQSB)와 위상이 반대일 수 있다. 이때, 상기 감지 회로(200)는 상기 제 1 분주 클럭(CLK_dA)이 입력되는 노드에 라이트 펄스(WT_p)를 입력 받을 수도 있다.
상기 감지 회로(200)는 도 2에 도시된 바와 같이, 제 1 내지 제 4 비교 회로(211, 212, 213, 214), 제 1 내지 제 6 드라이버(221, 222, 223, 224, 225, 226), 위상 정보 신호 생성 회로(231), 및 타이밍 정보 신호 생성 회로(232)를 포함할 수 있다.
상기 제 1 비교 회로(211)는 상기 제 1 분주 클럭(CLK_dA)과 상기 제 1 데이터 판단용 신호(DQS)의 위상을 비교할 수 있다. 예를 들어, 상기 제 1 비교 회로(211)는 상기 제 1 데이터 판단용 신호(DQS)의 라이징 타이밍 또는 폴링 타이밍에 상기 제 1 분주 클럭(CLK_dA)의 레벨을 위상 비교 결과로서 출력할 수 있다. 더욱 상세히 설명하면, 상기 제 1 비교 회로(211)는 상기 제 1 데이터 판단용 신호(DQS)의 라이징 타이밍에 상기 제 1 분주 클럭(CLK_dA)의 레벨을 위상 비교 결과로서 출력할 수 있다. 또한, 상기 제 1 비교 회로(211)는 상기 제 1 분주 클럭(CLK_dA) 대신 상기 라이트 펄스(WT_p)를 입력 받을 수 있으며, 상기 제 1 비교 회로(211)는 상기 제 1 데이터 판단용 신호(DQS)의 라이징 타이밍 또는 폴링 타이밍에 상기 라이트 펄스(WT_p)의 레벨을 위상 비교 결과로서 출력할 수 있다.
상기 제 2 비교 회로(212)는 상기 제 1 분주 클럭(CLK_dA)과 상기 제 2 데이터 판단용 신호(DQSB)의 위상을 비교할 수 있다. 예를 들어, 상기 제 2 비교 회로(212)는 상기 제 2 데이터 판단용 신호(DQSB)의 라이징 타이밍 또는 폴링 타이밍에 상기 제 1 분주 클럭(CLK_dA)의 레벨을 위상 비교 결과로서 출력할 수 있다. 더욱 상세히 설명하면, 상기 제 2 비교 회로(212)는 상기 제 2 데이터 판단용 신호(DQSB)의 라이징 타이밍에 상기 제 1 분주 클럭(CLK_dA)의 레벨을 위상 비교 결과로서 출력할 수 있다. 또한, 상기 제 2 비교 회로(212)는 상기 제 1 분주 클럭(CLK_dA) 대신 상기 라이트 펄스(WT_p)를 입력 받을 수 있으며, 상기 제 2 비교 회로(212)는 상기 제 2 데이터 판단용 신호(DQSB)의 라이징 타이밍 또는 폴링 타이밍에 상기 라이트 펄스(WT_p)의 레벨을 위상 비교 결과로서 출력할 수 있다.
상기 제 3 비교 회로(213)는 상기 제 2 분주 클럭(CLK_dB)과 상기 제 1 데이터 판단용 신호(DQS)의 위상을 비교할 수 있다. 예를 들어, 상기 제 3 비교 회로(213)는 상기 제 1 데이터 판단용 신호(DQS)의 라이징 타이밍 또는 폴링 타이밍에 상기 제 2 분주 클럭(CLK_dB)의 레벨을 위상 비교 결과로서 출력할 수 있다. 더욱 상세히 설명하면, 상기 제 3 비교 회로(213)는 상기 제 1 데이터 판단용 신호(DQS)의 라이징 타이밍에 상기 제 2 분주 클럭(CLK_dB)의 레벨을 위상 비교 결과로서 출력할 수 있다.
상기 제 4 비교 회로(214)는 상기 제 2 분주 클럭(CLK_dB)과 상기 제 2 데이터 판단용 신호(DQSB)의 위상을 비교할 수 있다. 예를 들어, 상기 제 4 비교 회로(214)는 상기 제 2 데이터 판단용 신호(DQSB)의 라이징 타이밍 또는 폴링 타이밍에 상기 제 2 분주 클럭(CLK_dB)의 레벨을 위상 비교 결과로서 출력할 수 있다. 더욱 상세히 설명하면, 상기 제 4 비교 회로(214)는 상기 제 2 데이터 판단용 신호(DQSB)의 라이징 타이밍에 상기 제 2 분주 클럭(CLK_dB)의 레벨을 위상 비교 결과로서 출력할 수 있다.
상기 제 1 내지 제 4 비교 회로(211, 212, 213, 214) 각각은 데이터 판단용 신호의 라이징 타이밍에 분주 클럭의 레벨을 위상 비교 결과로서 출력할 수 있다. 만약, 비교 회로가 하이 레벨을 위상 비교 결과로서 출력할 경우 분주 클럭의 라이징 타이밍은 데이터 판단용 신호의 라이징 타이밍보다 앞서 있는 것이므로, 분주 클럭이 데이터 판단용 신호의 위상보다 앞서있는 것으로 파악할 수 있다. 또한 비교 회로가 로우 레벨을 위상 비교 결과로서 출력할 경우 분주 클럭의 라이징 타이밍이 데이터 판단용 신호의 라이징 타이밍보다 뒤에 있는 것이므로, 분주 클럭이 데이터 판단용 신호의 위상보다 늦은 것으로 파악할 수 있다.
상기 제 1 내지 제 4 비교 회로(211, 212, 213, 214) 각각은 플립플롭을 포함할 수 있다.
상기 제 1 드라이버(221)는 상기 제 1 비교 회로(211)의 출력을 반전시키고 드라이빙하여 상기 위상 정보 신호 생성 회로(231)에 전달할 수 있다.
상기 제 2 드라이버(222)는 상기 제 2 비교 회로(212)의 출력을 반전시키고 드라이빙하여 상기 위상 정보 신호 생성 회로(231)에 전달할 수 있다.
상기 제 3 드라이버(223)는 상기 제 3 비교 회로(213)의 출력을 반전시키고 드라이빙하여 상기 위상 정보 신호 생성 회로(231)에 전달할 수 있다.
상기 제 4 드라이버(224)는 상기 제 4 비교 회로(214)의 출력을 반전시키고 드라이빙하여 상기 위상 정보 신호 생성 회로(231)에 전달할 수 있다.
상기 제 5 드라이버(225)는 상기 제 1 비교 회로(211)의 출력을 반전시키고 드라이빙하여 상기 타이밍 정보 신호 생성 회로(232)에 전달할 수 있다.
상기 제 6 드라이버(226)는 상기 제 2 비교 회로(211)의 출력을 드라이빙하여 상기 타이밍 정보 신호 생성 회로(232)에 전달할 수 있다.
상기 위상 정보 신호 생성 회로(231)는 상기 제어 신호(CTRL_s)가 인에이블되면 상기 제 1 내지 제 4 드라이버(221, 222, 223, 224)의 출력 신호에 응답하여 상기 위상 정보 신호(PD_inf)를 생성할 수 있다. 예를 들어, 상기 위상 정보 신호 생성 회로(231)는 상기 제 1 및 제 2 드라이버(221, 222)의 출력 신호와 상기 제 3 및 제 4 드라이버(223, 224)의 출력 신호의 레벨이 같은지 다른지를 판단하여, 판단 결과를 상기 위상 정보 신호(PD_inf)로서 출력할 수 있다.
상기 위상 정보 신호 생성 회로(231)는 제 1 래치 회로(231-1), 제 2 래치 회로(231-2) 및 위상 정보 판단 회로(231-3)를 포함할 수 있다.
상기 제 1 래치 회로(231-1)는 상기 제 1 및 제 2 드라이버(221, 222)의 출력을 래치할 수 있다.
상기 제 1 래치 회로(231-1)는 제 1 및 제2 인버터(IV1, IV2)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 입력단에 상기 제 1 드라이버(221)의 출력 노드와 상기 제 2 드라이버(222)의 출력 노드가 공통 연결된 노드가 연결된다. 상기 제 2 인버터(IV2)는 입력단에 상기 제 1 인버터(IV1)의 출력단이 연결되며, 출력단에 상기 제 1 인버터(IV1)의 입력단이 연결된다. 이때, 상기 제 1 래치 회로(231-1)의 출력 신호는 상기 제 1 인버터(IV1)의 출력 신호이다.
상기 제 2 래치 회로(231-2)는 제 3 및 제 4 인버터(IV3, IV4)를 포함할 수 있다. 상기 제 2 래치 회로(231-2)는 상기 제 3 및 제 4 인버터(IV3, IV4)를 포함할 수 있다. 상기 제 3 인버터(IV3)는 입력단에 상기 제 3 드라이버(223)의 출력 노드와 상기 제 4 드라이버(224)의 출력 노드가 공통 연결된 노드가 연결된다. 상기 제 4 인버터(IV4)는 입력단에 상기 제 3 인버터(IV3)의 출력단이 연결되며, 출력단에 상기 제 3 인버터(IV3)의 입력단이 연결된다. 이때, 상기 제 2 래치 회로(231-2)의 출력 신호는 상기 제 3 인버터(IV3)의 출력 신호이다.
상기 위상 정보 판단 회로(231-3)는 제 1 및 제 2 앤드 게이트(AND1, AND2), 및 익스클루시브 오어 게이트(XOR)를 포함할 수 있다. 상기 제 1 앤드 게이트(AND1)는 상기 제 1 래치 회로(231-1)의 출력 신호 및 상기 제어 신호(CTRL_s)를 입력 받을 수 있다. 상기 제 2 앤드 게이트(AND2)는 상기 제 2 래치 회로(231-2)의 출력 신호 및 상기 제어 신호(CTRL_s)를 입력 받을 수 있다. 상기 익스클루시브 오어 게이트(XOR)는 상기 제 1 및 제 2 앤드 게이트(AND1, AND2)의 출력 신호를 입력 받아 상기 위상 정보 신호(PD_inf)를 출력할 수 있다. 이때, 상기 익스클루시브 오어 게이트(XOR)와 상기 제 1 앤드 게이트(AND1)가 연결된 노드가 제 1 노드(NodeA)이고, 상기 익스클루시브 오어 게이트(XOR)와 상기 제 2 앤드 게이트(AND2)가 연결된 노드가 제 2 노드(NodeB)이다.
상기 타이밍 정보 신호 생성 회로(232)는 상기 제어 신호(CTRL_s)가 디스에이블되면 상기 제 5 및 제 6 드라이버(225, 226)의 출력 신호에 응답하여 상기 타이밍 정보 신호(TD_inf)를 생성할 수 있다. 예를 들어, 상기 타이밍 정보 신호 생성 회로(232)는 상기 타이밍 정보 신호 생성 회로(232)는 상기 제 5 드라이버(225)의 출력 신호가 로우 레벨로 출력되면 하이 레벨의 상기 타이밍 정보 신호(TD_inf)를 출력하고, 상기 제 6 드라이버(226)의 출력 신호가 하이 레벨이면 로우 레벨의 상기 타이밍 정보 신호(TD_inf)를 출력한다. 상기 제 5 드라이버(225)의 출력 신호는 상기 제 1 비교 회로(211)의 출력 신호를 반전시킨 신호이고, 상기 제 6 드라이버(226)의 출력 신호는 상기 제 2 비교 회로(212)의 출력 신호를 비반전시킨 신호이다. 그러므로, 상기 타이밍 정보 신호 생성 회로(232)는 상기 제 1 및 제 2 비교 회로(211, 212) 중 어느 한 비교 회로가 특정 레벨 즉, 하이 레벨의 출력 신호를 출력했는지에 따라 상기 타이밍 정보 신호(TD_inf)의 레벨이 결정될 수 있다.
상기 타이밍 정보 신호 생성 회로(232)는 제 1 및 제 2 트랜지스터(P1, N1), 제 5 및 제 6 인버터(IV5, IV6) 및 오어 게이트(OR1)를 포함할 수 있다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 제 5 드라이버(225)의 출력 신호를 입력 받고, 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N1)는 게이트에 상기 제 6 드라이버(226)의 출력 신호를 입력 받고, 드레인에 상기 제 1 트랜지스터(P1)의 드레인이 연결되며, 소오스에 접지단(VSS)이 연결된다. 상기 제 5 인버터(IV5)는 입력단에 상기 제 5 및 제 6 트랜지스터(P1, N1)가 연결된 노드가 연결된다. 상기 제 6 인버터(IV6)는 입력단에 상기 제 5 인버터(IV5)의 출력단이 연결되며, 출력단에 상기 제 5 인버터(IV5)의 입력단이 연결된다. 상기 오어 게이트(OR1)는 상기 제어 신호(CTRL_s) 및 상기 제 6 인버터(IV6)의 출력 신호를 입력 받아 상기 타이밍 정보 신호(TD_inf)를 출력한다. 이때, 상기 제 5 드라이버(225)와 상기 제 1 트랜지스터(P1)가 연결된 노드가 제 3 노드(NodeC)이고, 상기 제 6 드라이버(226)와 상기 제 2 트랜지스터(N1)가 연결된 노드가 제 4 노드(NodeD)이다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 도 3을 참조하여 설명하면 다음과 같다.
제어 신호(CTRL_s)가 인에이블되었다고 가정한다.
분주 회로(100)는 외부 클럭(CLK_ext)을 분주시켜 제 1 분주 클럭(CLK_dA) 및 제 2 분주 클럭(CLK_dB)을 생성할 수 있다.
감지 회로(200)는 상기 제어 신호(CTRL_s)가 인에이블되면 제 1 데이터 판단용 신호(DQS), 제 2 데이터 판단용 신호(DQSB), 및 상기 제 1 및 제 2 분주 클럭(CLK_dA, CLK_dB)에 응답하여 위상 정보 신호(PD_inf)를 생성할 수 있다.
상기 감지 회로(200)는 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB) 중 하나의 데이터 판단용 신호의 라이징 타이밍에 상기 제 1 및 제 2 분주 클럭(CLK_dA, CLK_dB)의 각 레벨이 서로 다르면 하이 레벨로 인에이블된 상기 위상 정보 신호(PD_inf)를 생성할 수 있다. 또한 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB) 중 하나의 데이터 판단용 신호의 라이징 타이밍에 상기 제 1 및 제 2 분주 클럭(CLK_dA, CLK_dB)의 각 레벨이 동일하면 로우 레벨로 디스에이블된 상기 위상 정보 신호(PD_inf)를 생성할 수 있다.
상기 감지 회로(200)의 동작을 도 2를 참조하여 더욱 상세히 설명하면 다음과 같다.
제 1 비교 회로(211)는 상기 제 1 데이터 판단용 신호(DQS)의 라이징 타이밍에 상기 제 1 분주 클럭(CLK_dA)의 레벨을 출력 신호로서 출력할 수 있다.
제 2 비교 회로(212)는 상기 제 2 데이터 판단용 신호(DQSB)의 라이징 타임에 상기 제 1 분주 클럭(CLK_dA)의 레벨을 출력 신호로서 출력할 수 있다.
제 3 비교 회로(213)는 상기 제 1 데이터 판단용 신호(DQS)의 라이징 타이밍에 상기 제 2 분주 클럭(CLK_dB)의 레벨을 출력 신호로서 출력할 수 있다.
제 4 비교 회로(214)는 상기 제 2 데이터 판단용 신호(DQSB_의 라이징 타이밍에 상기 제 2 분주 클럭(CLK_dB)의 레벨을 출력 신호로서 출력할 수 있다.
제 1 드라이버(221)는 상기 제 1 비교 회로(211)의 출력 신호를 위상 정보 신호 생성 회로(231)에 제공할 수 있다.
제 2 드라이버(222)는 상기 제 2 비교 회로(212)의 출력 신호를 상기 위상 정보 신호 생성 회로(231)에 제공할 수 있다.
제 3 드라이버(223)는 상기 제 3 비교 회로(213)의 출력 신호를 상기 위상 정보 신호 생성 회로(231)에 제공할 수 있다.
제 4 드라이버(224)는 상기 제 4 비교 회로(214)의 출력 신호를 상기 위상 정보 신호 생성 회로(231)에 제공할 수 있다.
상기 위상 정보 신호 생성 회로(231)는 상기 제어 신호(CTRL_s)가 인에이블되면 상기 제 1 내지 제 4 드라이버(221, 222, 223, 224)의 출력 신호들에 응답하여 상기 위상 정보 신호(PD_inf)를 생성할 수 있다. 또한 위상 정보 신호 생성 회로(231)는 상기 제어 신호(CTRL_s)가 디스에이블되면 상기 제 1 내지 제 4 드라이버(221, 222, 223, 224)의 출력 신호와는 무관하게 상기 위상 정보 신호(PD_inf)를 특정 레벨 즉, 로우 레벨로 고정시킬 수 있다.
상기 위상 정보 신호 생성 회로(231)는 상기 제 1 및 제 2 드라이버(221, 222)의 출력 신호를 래치하고, 상기 제 3 및 제 4 드라이버(223, 224)의 출력 신호를 래치할 수 있다. 상기 위상 정보 신호 생성 회로(231)는 상기 제어 신호(CTRL_s)가 인에이블되면 각 래치된 신호의 레벨을 비교하여 상기 위상 정보 신호(PD_inf)를 생성할 수 있다. 예들 들어, 상기 위상 정보 신호 생성 회로(231)는 상기 제 1 및 제 2 드라이버(221, 222)의 출력 신호를 래치한 신호와 상기 제 3 및 제 4 드라이버(223, 224)의 출력 신호를 래치한 신호의 레벨이 서로 다르면 하이 레벨로 인에이블되면 상기 위상 정보 신호(PD_inf)를 생성할 수 있다. 또한 상기 위상 정보 신호 생성 회로(231)는 상기 제 1 및 제 2 드라이버(221, 222)의 출력 신호를 래치한 신호와 상기 제 3 및 제 4 드라이버(223, 224)의 출력 신호를 래치한 신호의 레벨이 동일하면 로우 레벨로 디스에이블된 상기 위상 정보 신호(PD_inf)를 생성할 수 있다. 이때, 상기 제 1 및 제 2 분주 클럭(CLK_dA, CLK_dB)은 상기 외부 클럭(CLK_ext)을 분주시킨 클럭으로서, 서로 위상이 90도 차이나는 클럭이다. 도 3을 참조하면, 상기 외부 클럭(CLK_ext)은 상기 제 1 분주 클럭(CLK_dA)과 상기 제 2 분주 클럭(CLK_dB)이 서로 다른 레벨일 경우 하이 레벨이고, 상제 1 분주 클럭(CLK_dA)과 상기 제 2 분주 클럭(CLK_dB)이 동일한 레벨일 경우 로우 레벨이다. 이러한 특성을 이용하여, 상기 제 1 데이터 판단용 신호(DQS) 또는 상기 제 2 데이터 판단용 신호(DQSB)의 라이징 타이밍에 상기 제 1 및 제 2 분주 클럭(CLK_dA)의 레벨이 동일한지 다른지를 판단하여, 상기 외부 클럭(CLK_ext)이 상기 제 1 데이터 판단용 신호(DQS) 또는 상기 제 2 데이터 판단용 신호(DQSB)보다 위상이 빠른지 느린지를 판단할 수 있다. 더욱 상세히 설명하면, 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB)의 라이징 타이밍에 상기 제 1 분주 클럭(CLK_dA)의 레벨을 출력하는 상기 제 1 및 제 2 비교 회로(211, 212)의 출력 신호와 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB)의 라이징 타이밍에 상기 제 2 분주 클럭(CLK_dB)의 레벨을 출력하는 제 3 및 제 4 비교 회로(213, 214)의 출력 신호를 각각 드라이빙하여 상기 위상 정보 신호 생성 회로(231)에 전달한다. 상기 위상 정보 신호 생성 회로(231)는 상기 제 1 및 제 2 드라이빙 회로(221, 222)의 출력 신호를 래치하고, 상기 제 3 및 제 4 드라입이 회로(223, 224)의 출력 신호를 래치하여, 래치된 신호들의 레벨이 동일한지 다른지에 따라 상기 위상 정보 신호(PD_inf)를 생성할 수 있다. 만약 상기 위상 정보 신호(PD_inf)가 하이 레벨이라면, 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB)보다 상기 외부 클럭(CLK_ext)의 위상이 앞서 있다는 정보를 포함한다. 또한, 상기 위상 정보 신호(PD_inf)가 로우 레벨이라면 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB)가 상기 외부 클럭(CLK_ext)의 위상보다 늦다는 정보를 포함한다.
도 4를 참조하여 상기 제어 신호(CTRL_s)가 디스에이블되었다고 가정하고 설명하면 다음과 같다.
상기 제어 신호(CTRL_s)가 디스에이블되었다고 가정한다.
상기 제어 신호(CTRL_s)가 디스에이블되면 상기 위상 정보 신호(PD_inf)는 특정 레벨 즉, 로우 레벨로 고정되고, 상기 제 1 및 제 2 분주 클럭(CLK_dA, CLK_dB)과 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB)에 응답하여 타이밍 정보 신호(TD_inf)가 생성될 수 있다.
상기 제 1 비교 회로(211)는 상기 제 1 데이터 판단용 신호(DQS)의 라이징 타이밍에 상기 제 1 분주 클럭(CLK_dA)이 입력되는 노드의 신호(라이트 펄스(WT_p) 레벨을 출력한다.
상기 제 2 비교 회로(212)는 상기 제 2 데이터 판단용 신호(DQSB)의 라이징 타이밍에 상기 제 1 분주 클럭(CLK_dB)가 입력되는 노드의 신호(라이트 펄스(WT_p) 레벨을 출력한다.
제 5 드라이버(225)는 상기 제 1 비교 회로(211)의 출력 신호를 반전시키고 드라이빙하여 타이밍 정보 신호 생성 회로(232)에 전달한다.
제 6 드라이버(226)는 상기 제 2 비교 회로(212)의 출력 신호를 드라이빙하여 상기 타이밍 정보 신호 생성 회로(232)에 전달한다.
상기 타이밍 정보 신호 생성 회로(232)는 제 1 트랜지스터(P1)와 제 2 트랜지스터(N1)를 포함하며, 상기 제 1 트랜지스터(P1)의 게이트에 상기 제 5 드라이버(225)의 출력 신호가 입력되고, 상기 제 2 트랜지스터(N1)의 게이트에 상기 제 6 드라이버(226)의 출력 신호가 입력된다.
이때, 상기 제 1 트랜지스터(P1)의 게이트에 로우 레벨의 신호가 입력되면, 하이 레벨인 상기 타이밍 정보 신호(TD_inf)가 출력되며, 상기 제 2 트랜지스터(N1)의 게이트에 하이 레벨의 신호가 입력되면, 로우 레벨인 상기 타이밍 정보 신호(TD_inf)가 출력된다.
다시 설명하면, 상기 제 1 및 제 2 비교 회로(211, 212)는 상기 제 1 분주 클럭(CLK_dA)을 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB)의 라이징 타이밍으로 각각 샘플링하여, 샘플링한 값이 유의미한 값(예를 들어, 하이 레벨일 경우)일 경우 상기 제 5 드라이버(225)는 상기 제 1 비교 회로(211)의 출력을 반전시켜 로우 레벨로 출력하고, 상기 제 6 드라이버(226)는 상기 제 2 비교 회로(212)의 출력을 드라이빙하여 하이 레벨로 출력한다.
그러므로, 상기 제 1 및 제 2 데이터 판단용 신호(DQS, DQSB) 중 하나의 데이터 판단용 신호의 라이징 타이밍이 상기 제 1 분주 클럭(CLK_dA)이 입력되는 노드의 신호(라이트 펄스(WT_p))의 하이 레벨 구간에 겹쳐져 있지를 상기 타이밍 정보 신호(TD_inf)로서 알 수 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치는 반도체 장치에 입력되는 신호가 외부 클럭(CLK_ext)에 동기되어 입력될 경우, 반도체 장치에 입력되는 신호를 판단하는데 사용되는 데이터 판단용 신호와 외부 클럭의 위상 차 정보를 알 수 있는 위상 정보 신호를 생성할 수 있다. 또한, 반도체 장치에서 복수개의 데이터 판단용 신호를 사용할 경우, 상기 반도체 장치에 입력되는 신호를 판단하는데 실제로 사용되는 데이터 판단용 신호에 대한 정보를 타이밍 정보 신호로서 생성할 수 있다.
본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 시스템은 도 3에 도시된 바와 같이, 컨트롤러(1000) 및 반도체 장치(200)를 포함할 수 있다.
상기 컨트롤러(1000)는 상기 반도체 장치(200)와 신호를 송수신하도록 구성될 수 있다. 예를 들어, 상기 컨트롤러(1000)는 상기 반도체 장치(200)와 데이터(DQ)를 송수신할 수 있다. 상기 컨트롤러(1000)는 데이터 판독용 신호(DQS), 커맨드(CMD) 및 외부 클럭(CLK_ext)을 송신할 수 있다.
상기 반도체 장치(200)는 송신 회로(10), 제 1 내지 제 4 수신 회로(21, 22, 23, 24), 제 1 및 제 2 버퍼(31, 32), 라이트 펄스 생성 회로(33), 분주 회로(100), 지연 회로(34), 데이터 정렬 회로(41), 감지 회로(200), 멀티 플렉서(42), 및 설정 저장 회로(50)를 포함할 수 있다.
상기 송신 회로(10)는 출력 데이터(Data_out) 및 위상 정보 신호(PD_inf)를 상기 데이터(DQ)로서 상기 컨트롤러(1000)에 송신할 수 있다.
상기 제 1 수신 회로(21)는 상기 데이터 판독용 신호(DQS)에 기초하여 상기 컨트롤러(1000)로부터 전달되는 상기 데이터(DQ)를 수신할 수 있다.
상기 제 2 수신 회로(22)는 상기 컨트롤러(1000)로부터 전달되는 상기 데이터 판독용 신호(DQS)를 수신할 수 있다. 상기 제 2 수신 회로(22)는 상기 데이터 판독용 신호(DQS)를 상기 제 1 수신 회로(21)에 전달할 수 있다.
상기 제 3 수신 회로(23)는 상기 컨트롤러(1000)로부터 전달되는 상기 커맨드(CMD)를 수신할 수 있다.
상기 제 4 수신 회로(24)는 상기 컨트롤러(1000)로부터 전달되는 외부 클럭(CLK_ext)을 수신할 수 있다.
상기 제 1 버퍼(31)는 상기 제 1 수신 회로(21)의 출력 신호를 입력 받아 버퍼링하고, 버퍼링된 신호를 상기 데이터 정렬 회로(41)에 전달할 수 있다. 예를 들어, 상기 제 1 버퍼(31)는 상기 제 1 수신 회로(21)에서 입력 받은 데이터(DQ)를 버퍼링하여 상기 데이터 정렬 회로(41)에 전달할 수 있다.
상기 제 2 버퍼(32)는 상기 제 2 수신 회로(22)의 출력 신호를 입력 받아 버퍼링하고, 버퍼링된 신호를 상기 감지 회로(200)에 전달할 수 있다. 예를 들어, 상기 제 2 버퍼(32)는 상기 제 2 수신 회로(22)에서 입력 받은 데이터 판독용 신호(DQS)를 버퍼링하여, 버퍼링된 신호를 상기 감지 회로(200)에 전달할 수 있다. 이때, 상기 제 2 버퍼(32)가 버퍼링하여 상기 감지 회로(200)에 전달하는 신호는 제 1 데이터 판독용 신호(DQS) 및 제 2 데이터 판독용 신호(DQSB, 도 2에 도시)를 포함할 수 있다. 상기 제 1 데이터 판독용 신호(DQS)는 상기 제 2 데이터 판독용 신호(DQSB)와 위상이 반대일 수 있다.
상기 라이트 펄스 생성 회로(33)는 상기 제 3 수신 회로(23)의 출력 신호 및 상기 분주 회로(100)의 출력 신호에 응답하여 라이트 펄스(WT_p)를 생성할 수 있다. 예를 들어, 상기 라이트 펄스 생성 회로(33)는 상기 제 3 수신 회로(23)에서 입력 받은 상기 커맨드(CMD)가 라이트 동작 지시 커맨드일 경우 상기 분주 회로(100)의 출력 신호에 동기된 라이트 커맨드(WT_p)를 생성할 수 있다.
상기 분주 회로(100)는 상기 제 4 수신 회로(24)의 출력 신호를 입력 받아 분주하여 분주 클럭(CLK_d)으로서 출력할 수 있다. 이때, 상기 분주 클럭(CLK_d)은 제 1 분주 클럭(CLK_dA, 도 2에 도시), 및 제 2 분주 클럭(CLK_dB)을 포함할 수 있다. 상기 제 1 분주 클럭(CLK_dA)과 상기 제 2 분주 클럭(CLK_dB)은 90도의 위상 차를 가질 수 있다.
상기 지연 회로(34)는 상기 분주 회로(100)의 출력 신호 즉, 상기 분주 클럭(CLK_d)을 지연시켜 상기 멀티 플렉서(42)에 전달할 수 있다. 이때, 상기 지연 회로(34)는 상기 라이트 펄스 생성 회로(33)에서 상기 라이트 펄스(WT_p)를 생성하는데 소요되는 시간과 대응하는 시간의 지연 시간을 가질 수 있다.
상기 데이터 정렬 회로(41)는 상기 제 1 버퍼(31)의 출력 신호 즉 상기 데이터(DQ)를 타이밍 정보 신호(TD_inf)에 응답하여 정렬하고, 정렬된 데이터를 입력 데이터(Data_in)로서 출력할 수 있다. 예를 들어, 상기 데이터 정렬 회로(41)는 상기 타이밍 정보 신호(TD_inf)에 응답하여 상기 컨트롤러(1000)로부터 전달된 상기 데이터(DQ)의 정렬 순서를 가변시켜 상기 입력 데이터(Data_in)로서 출력할 수 있다.
상기 감지 회로(200)는 제어 신호(CTRL_s)에 응답하여 상기 멀티 플렉서(42)으로부터 전달되는 상기 분주 클럭(CLK_d)과 상기 제 2 버퍼(32)로부터 전달되는 상기 데이터 판독용 신호(DQS)의 위상을 비교하여 상기 분주 클럭(CLK_d)과 상기 데이터 판독용 신호(DQS) 중 어느 것의 위상이 빠른지에 대한 정보를 위상 정보 신호(PD_inf)로서 상기 제 1 송신 회로(10)에 전달할 수 있다. 상기 감지 회로(200)는 상기 제어 신호(CTRL_s)에 응답하여 상기 라이트 펄스(WT_p)가 상기 데이터 판독용 신호(DQS)의 라이징 타이밍에 동기되었는지 상기 데이터 판독용 신호(DQS)의 폴링 타이밍에 동기되었는지에 대한 정보를 상기 타이밍 정보 신호(TD_inf)로서 상기 데이터 정렬 회로(41)에 전달할 수 있다. 예를 들어, 상기 감지 회로(200)는 상기 제어 신호(CTRL_s)가 인에이블되면 상기 분주 클럭(CLK_d) 및 상기 데이터 판독용 신호(DQS)에 응답하여 상기 위상 정보 신호(PD_inf)를 생성하고, 상기 제어 신호(CTRL_s)가 디스에이블되면 상기 라이트 펄스(WT_p) 및 상기 데이터 판독용 신호(DQS)에 응답하여 상기 타이밍 정보 신호(TD_inf)를 생성할 수 있다.
상기 멀티 플렉서(42)는 상기 제어 신호(CTRL_s)에 응답하여 상기 라이트 펄스(WT_p) 및 상기 지연 회로(34)의 출력 신호 즉, 상기 분주 클럭(CLK_d) 중 하나를 상기 감지 회로(200)에 전달할 수 있다. 예를 들어, 상기 멀티 플렉서(42)는 상기 제어 신호(CTRL_s)가 인에이블되면 상기 분주 클럭(CLK_d)을 상기 감지 회로(200)에 전달할 수 있다. 상기 멀티 플렉서(42)는 상기 제어 신호(CTRL_s)가 디스에이블되면 상기 라이트 펄스(WT_p)를 상기 감지 회로(43)에 전달할 수 있다.
상기 설정 저장 회로(50)는 상기 컨트롤러(1000)로부터 전달되는 상기 커맨드(CMD)에 응답하여 상기 제어 신호(CTRL_s)의 인에이블 여부를 설정할 수 있고, 인에이블 여부가 결정된 상기 제어 신호(CTRL_s)를 출력할 수 있다. 이때, 상기 설정 저장 회로(50)는 반도체 장치의 환경을 설정하는 저장 회로로서, 모드 레지스터 셋(mode register set)을 포함할 수 있다.
상기 분주 회로(100)는 도 1에 도시된 분주 회로(100)와 동일하게 구성될 수 있고, 상기 감지 회로(200) 또한 도 1 및 도 2에 도시된 감지 회로(200)와 동일하게 구성될 수 있다.
그러므로, 상기 분주 회로(100)와 상기 감지 회로(200)의 상세 구성 및 동작은 도 1 및 도 2에 대한 설명으로 대신한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 시스템의 동작을 설명하면 다음과 같다.
컨트롤러(1000)는 외부 클럭(CLK_ext)에 기초하여 데이터(DQ), 데이터 판독용 신호(DQS) 및 커맨드(CMD) 등의 신호를 생성하고, 생성된 신호들을 상기 반도체 장치(200)에 상기 외부 클럭(CLK_ext)과 함께 송신한다.
상기 반도체 장치(200)는 상기 데이터 판독용 신호(DQS)에 응답하여 상기 데이터(DQ)를 입력 받고, 상기 외부 클럭(CLK_ext)에 응답하여 상기 커맨드(CMD)등의 신호들을 입력 받는다.
상기 컨트롤러(1000)와 상기 반도체 장치(200)가 정상적으로 신호들을 송수신되어야 하는 노멀 동작이전에 트레이닝 동작이라는 것을 먼저 수행하여, 노멀 동작이 정상적으로 수행할 수 있도록 한다.
상기 트레이닝 동작은 상기 컨트롤러(1000)에서 상기 반도체 장치(200)로 전달되는 상기 데이터 판독용 신호(DQS)와 상기 외부 클럭(CLK_ext)의 위상을 동일하게 맞추는 동작을 포함할 수 있다.
상기 컨트롤러(1000)는 상기 커맨드(CMD)를 상기 반도체 장치(200)에 전달하여, 상기 반도체 장치(200)의 동작 환경을 설정하는 설정 저장 회로(50)에 제어 신호(CTRL_s)의 인에이블 여부를 결정하고 저장한다. 이때, 상기 컨트롤러(1000)는 상기 커맨드(CMD)를 이용하여 인에이블된 상기 제어 신호(CTRL_s)가 상기 설정 저장 회로(50)로부터 출력되도록 설정한다.
상기 컨트롤러(1000)는 상기 외부 클럭(CLK_ext) 및 상기 데이터 판독용 신호(DQS)를 상기 반도체 장치(200)에 송신한다.
상기 컨트롤러(1000)로부터 전달되는 상기 데이터 판독용 신호(DQS)는 제 2 수신 회로(22) 및 제 2 버퍼(32)를 통해 상기 감지 회로(200)에 입력된다.
상기 컨트롤러(1000)로부터 전달되는 상기 외부 클럭(CLK_ext)은 제 4 수신 회로(24)를 통해 분주 회로(100)로 전달된다.
상기 분주 회로(100)는 상기 외부 클럭(CLK_ext)을 분주시켜 분주 클럭(CLK_d)을 생성한다. 상기 분주 클럭(CLK_d)은 상기 지연 회로(34)를 통해 멀티 플렉서(42)에 전달된다.
상기 멀티 플렉서(42)는 상기 제어 신호(CTRL_s)가 인에이블된 경우 상기 분주 클럭(CLK_d)을 상기 감지 회로(200)에 전달한다.
상기 감지 회로(200)는 상기 제어 신호(CTRL_s)가 인에이블된 경우 상기 제 2 버퍼(32)의 출력 신호 및 상기 멀티 플렉서(42)의 출력 신호의 위상을 비교하여, 위상 비교 결과를 위상 정보 신호(PD_inf)로서 송신 회로(100)에 전달한다. 즉, 상기 감지 회로(200)는 상기 제어 신호(CTRL_s)가 인에이블된 경우 상기 데이터 판독용 신호(DQS)와 상기 외부 클럭(CLK_ext)의 위상을 비교한 결과를 상기 위상 정보 신호(PD_inf)로서 상기 송신 회로(10)에 전달한다. 이때, 상기 위상 정보 신호(PD_inf)는 상기 제 2 버퍼(32)의 출력 신호와 상기 멀티 플렉서(42)의 출력 신호 중 어느 신호의 위상이 빠른지 또는 느린지에 대한 정보를 포함할 수 있다.
상기 송신 회로(10)는 상기 위상 정보 신호(PD_inf)를 상기 데이터(DQ)로서 상기 컨트롤러(1000)에 전달한다.
상기 컨트롤러(1000)는 상기 위상 정보 신호(PD_inf)를 포함하는 상기 데이터(DQ)에 응답하여 상기 데이터 판독용 신호(DQS) 및 상기 외부 클럭(CLK_ext)의 타이밍을 제어한다. 예를 들어, 상기 반도체 장치(200)로부터 전달 받은 상기 위상 정보 신호(PD_inf)가 상기 외부 클럭(CLK_ext)의 위상이 상기 데이터 판독용 신호(DQS)의 위상보다 빠르다는 정보를 포함할 경우, 상기 컨트롤러(1000)는 상기 외부 클럭(CLK_ext)의 출력 타이밍을 늦추거나 상기 데이터 판독용 신호(DQS)의 출력 타이밍을 앞당길 수 있다. 또한 상기 반도체 장치(200)로부터 전달받은 상기 위상 정보 신호(PD_inf)가 상기 외부 클럭(CLK_ext)의 위상이 상기 데이터 판독용 신호(DQS)의 위상보다 느리다는 정보를 포함할 경우, 상기 컨트롤러(1000)는 상기 외부 클럭(CLK_ext)의 출력 타이밍을 앞당기거나 상기 데이터 판독용 신호(DQS)의 출력 타이밍을 늦출 수 있다.
상기 컨트롤러(1000)와 상기 반도체 장치(200)는 상기와 같은 동작을 반복하여, 상기 반도체 장치(200)에 입력되는 상기 데이터 판독용 신호(DQS)와 상기 외부 클럭(CLK_ext)의 위상을 동일하게 맞춘다.
상기 데이터 판독용 신호(DQS)와 상기 외부 클럭(CLK_ext)의 위상이 동일해지면, 상기 컨트롤러(1000)는 상기 커맨드(CMD)를 통해 상기 설정 저장 회로(50)에서 인에이블되어 출력되는 상기 제어 신호(CLTR_s)를 디스에이블시켜 출력되도록 한다.
이후, 상기 컨트롤러(1000)는 상기 데이터(DQ), 상기 데이터 판독용 신호(DQS), 상기 커맨드(CMD) 및 상기 외부 클럭(CLK_ext)을 상기 반도체 장치(200)로 송신한다.
상기 반도체 장치(200)에 입력된 상기 데이터(DQ)는 제 1 수신 회로(21), 제 1 버퍼(31)를 통해 데이터 정렬 회로(41)에 전달된다.
상기 반도체 장치(200)에 입력된 상기 데이터 판독용 신호(DQS)는 상기 제 2 수신 회로(22) 및 상기 제 2 버퍼(32)를 통해 상기 감지 회로(200)에 전달된다.
상기 반도체 장치(200)에 입력된 상기 커맨드(CMD)가 라이트 동작 지시 커맨드일 경우 상기 커맨드(CMD)는 상기 제 3 수신 회로(23) 및 상기 라이트 펄스 생성 회로(33)를 통해 상기 라이트 펄스(WT_p)로서 상기 멀티 플렉서(42)에 전달된다. 이때, 상기 외부 클럭(CLK_ext)은 상기 제 4 수신 회로(24)를 통해 상기 분주 회로(100)에 전달된다. 상기 분주 회로(100)는 상기 외부 클럭(CLK_ext)을 분주시켜 상기 라이트 펄스 생성 회로(33)에 전달한다.
상기 멀티 플렉서(42)는 상기 제어 신호(CTRL_s)가 디스에이블된 경우 상기 라이트 펄스 생성 회로(33)의 출력 신호 즉, 상기 라이트 펄스(WT_p)를 상기 감지 회로(200)에 전달한다.
상기 감지 회로(200)는 상기 라이트 펄스(WT_p)가 상기 데이터 판독용 신호(DQS)의 라이징 타이밍에 동기되었는지 폴링 타이밍에 동기되었는지를 판단하여, 판단 결과를 타이밍 정보 신호(TD_inf)로서 상기 데이터 정렬 회로(41)에 출력한다. 이때, 상기 감지 회로(200)는 도 1 및 도 2에서 설명한 바와 같이, 상기 라이트 펄스(WT_p)가 제 1 데이터 판독용 신호(DQS)에 동기되었는지 제 2 데이터 판독용 신호(DQSB)에 동기되었는지에 대한 정보를 상기 타이밍 정보 신호(TD_inf)로서 출력한다고 명시하였다. 상기 제 1 및 제 2 데이터 판독용 신호(DQS, DQSB)는 위상이 서로 반대이므로, 상기 라이트 펄스(WT_p)가 상기 제 1 데이터 판독용 신호(DQS)에 동기되었다면 상기 데이터 판독용 신호(DQS)의 라이징 타이밍에 동기된 것과 같다. 또한 상기 라이트 펄스(WT_p)가 상기 제 2 데이터 판독용 신호(DQSB)에 동기되었다면 상기 데이터 판독용 신호(DQS)의 폴링 타이밍에 동기된 것과 같다.
상기 데이터 정렬 회로(41)는 상기 감지 회로(200)에서 출력된 상기 타이밍 정보 신호(TD_inf)에 응답하여 상기 제 1 버퍼(31)에서 출력된 신호를 정렬하고, 정렬된 신호를 입력 데이터(Data_in)로서 반도체 장치 내부로 출력한다. 예를 들어, 상기 데이터 정렬 회로(41)는 상기 타이밍 정보 신호(TD_inf)에 응답하여 상기 데이터 판독용 신호(DQS)의 라이징 타이밍에 상기 제 1 버퍼(31)의 출력 신호를 정렬하거나 상기 데이터 판독 신호(DQS)의 폴링 타이밍에 상기 제 1 버퍼(31)의 출력 신호를 정렬하여 상기 입력 데이터(Data_in)로서 출력할 수 있다.
본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 시스템은 동일한 감지 회로를 이용하여 데이터 판독용 신호와 외부 클럭의 위상을 비교하여 위상 정보 신호를 생성하고, 데이터 판독용 신호와 라이트 펄스의 위상을 비교하여 반도체 장치로 입력되는 데이터가 데이터 판독용 신호의 라이징 타이밍 및 폴링 타이밍 중 어느 타이밍에 동기되어 입력되는지를 판단하고, 그 결과를 타이밍 정보 신호로서 데이터 정렬 회로에 제공할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 외부 클럭을 분주시켜 복수개의 분주 클럭을 생성하는 분주 회로; 및
    제어 신호, 상기 복수개의 분주 클럭, 및 복수개의 데이터 판단용 신호에 응답하여 위상 정보 신호 및 타이밍 정보 신호를 생성하는 감지 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 위상 정보 신호는 상기 외부 클럭과 상기 복수개의 데이터 판단용 신호의 위상 차에 대한 정보를 갖는 신호이고,
    상기 타이밍 정보 신호는 상기 복수개의 데이터 판단용 신호 중 반도체 장치가 입력 받는 신호를 판단하는데 사용되는 데이터 판단용 신호에 대한 정보를 갖는 신호인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 감지 회로는
    상기 제어 신호가 디스에이블되면 상기 복수개의 분주 클럭 및 상기 복수개의 데이터 판단용 신호에 응답하여 상기 타이밍 정보 신호를 생성하고,
    상기 제어 신호가 인에이블되면 상기 복수개의 분주 클럭 및 상기 복수개의 데이터 판단용 신호에 응답하여 상기 위상 정보 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 감지 회로는
    상기 복수개의 데이터 판단용 신호의 특정 타이밍에 상기 복수개의 분주 클럭 각각의 레벨을 출력하는 복수개의 비교 회로,
    상기 제어 신호가 인에이블되면 상기 복수개의 비교 회로의 출력 신호들에 응답하여 상기 위상 정보 신호를 생성하는 위상 정보 신호 생성 회로, 및
    상기 제어 신호가 디스에이블되면 상기 복수개의 비교 회로 중 설정된 비교 회로들의 출력 신호에 응답하여 상기 타이밍 정보 신호를 생성하는 타이밍 정보 신호 생성 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 위상 정보 신호 생성 회로는
    상기 복수개의 비교 회로의 출력 신호들의 레벨이 같은지 다른지를 판단하여 상기 위상 정보 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 타이밍 정보 신호 생성 회로는
    상기 설정된 비교 회로의 출력 신호들 중 특정 레벨로 출력되는 신호에 응답하여 상기 타이밍 정보 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  7. 외부 클럭을 분주시켜 제 1 분주 클럭 및 제 2 분주 클럭을 생성하는 분주 회로; 및
    제어 신호, 제 1 데이터 판단용 신호, 제 2 데이터 판단용 신호, 및 상기 제 1 및 제 2 분주 클럭에 응답하여 위상 정보 신호 및 타이밍 정보 신호를 생성하는 감지 회로를 포함하며,
    상기 제 1 분주 클럭과 상기 제 2 분주 클럭은 서로 90도의 위상 차를 갖고, 상기 제 1 데이터 판단용 신호와 상기 제 2 데이터 판단용 신호를 서로 위상이 반대인 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 감지 회로는
    상기 제어 신호가 인에이블되면 상기 제 1 및 제 2 데이터 판단용 신호와 상기 제 1 및 제 2 분주 클럭에 응답하여 상기 위상 정보 신호를 생성하고,
    상기 제어 신호가 디스에이블되면 상기 제 1 분주 클럭 및 상기 제 1 및 제 2 데이터 판단용 신호에 응답하여 상기 타이밍 정보 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 감지 회로는
    상기 제 1 데이터 판단용 신호의 라이징 타이밍에 상기 제 1 분주 클럭의 레벨을 출력하는 제 1 비교 회로,
    상기 제 2 데이터 판단용 신호의 라이징 타이밍에 상기 제 1 분주 클럭의 레벨을 출력하는 제 2 비교 회로,
    상기 제 1 데이터 판단용 신호의 라이징 타이밍에 상기 제 2 분주 클럭의 레벨을 출력하는 제 3 비교 회로,
    상기 제 2 데이터 판단용 신호의 라이징 타이밍에 상기 제 1 분주 클럭의 레벨을 출력하는 제 4 비교 회로,
    상기 제어 신호가 인에이블되면 상기 제 1 내지 제 4 비교 회로의 출력 신호에 응답하여 상기 위상 정보 신호를 생성하는 위상 정보 신호 생성 회로, 및
    상기 제어 신호가 디스에이블되면 상기 제 1 및 제 2 비교 회로의 출력 신호에 응답하여 상기 타이밍 정보 신호를 생성하는 타이밍 정보 신호 생성 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 내지 제 4 비교 회로 각각은
    플립플롭을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 위상 정보 신호 생성 회로는
    상기 제 1 내지 제 4 비교 회로의 출력 신호가 동일한 레벨인지를 판단하여 상기 위상 정보 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 위상 정보 신호 생성 회로는
    상기 제 1 및 제 2 비교 회로의 출력 신호를 래치하는 제 1 래치 회로,
    상기 제 3 및 제 4 비교 회로의 출력 신호를 래치하는 제 2 래치 회로,
    상기 제어 신호가 인에이블되면 상기 제 1 및 제 2 래치 회로의 출력 신호의 레벨이 동일한지 다른지를 판단하여 상기 위상 정보 신호를 생성하는 위상 정보 판단 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 위상 정보 판단 회로는
    익스클루시브 오어 게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 9 항에 있어서,
    상기 타이밍 정보 신호 생성 회로는
    상기 제 1 비교 회로의 출력 신호 및 상기 제 2 비교 회로의 출력 신호 중 특정 레벨의 출력 신호에 응답하여 상기 타이밍 정보 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 타이밍 정보 신호 생성 회로는
    상기 제 1 비교 회로의 출력 신호가 특정 레벨일 경우 상기 타이밍 정보 신호를 인에이블시키고,
    상기 제 2 비교 회로의 출력 신호가 상기 특정 레벨일 경우 상기 타이밍 정보 신호를 디스에이블시키는 것을 특징으로 하는 반도체 장치.
  16. 데이터, 데이터 판독용 신호, 커맨드, 및 외부 클럭을 제공하는 컨트롤러; 및
    제어 신호에 응답하여 상기 데이터 판독용 신호 및 분주 클럭의 위상을 비교하여 위상 정보 신호를 생성하거나, 라이트 펄스와 상기 데이터 판독용 신호의 위상을 비교하여 타이밍 정보 신호를 생성하는 감지 회로를 구비하는 반도체 장치를 포함하는 것을 특징으로 하는 반도체 시스템.
  17. 제 16 항에 있어서,
    상기 반도체 장치는
    상기 외부 클럭을 분주시켜 상기 분주 클럭을 생성하는 분주 회로,
    상기 커맨드 및 상기 분주 클럭에 응답하여 상기 라이트 펄스를 생성하는 라이트 펄스 생성 회로,
    상기 제어 신호에 응답하여 상기 분주 클럭 및 상기 라이트 펄스 중 하나를 상기 감지 회로에 전달하는 멀티 플렉서, 및
    상기 커맨드에 응답하여 상기 제어 신호를 생성하는 설정 저장 회로를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  18. 제 17 항에 있어서,
    상기 멀티 플렉서는
    상기 제어 신호가 인에이블되면 상기 분주 클럭을 상기 감지 회로에 전달하고,
    상기 제어 신호가 디스에이블되면 상기 라이트 펄스를 상기 감지 회로에 전달하는 것을 특징으로 하는 반도체 시스템.
  19. 제 16 항에 있어서,
    상기 감지 회로는
    상기 제어 신호에 인에이블되면 상기 데이터 판독용 신호 및 상기 분주 클럭의 위상을 비교하여 상기 위상 정보 신호를 생성하고,
    상기 제어 신호가 디스에이블되면 상기 라이트 펄스와 상기 데이터 판독용 신호의 위상을 비교하여 상기 타이밍 정보 신호를 생성하는 것을 특징으로 하는 반도체 시스템.
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