CN109687854B - 半导体器件及使用其的半导体系统 - Google Patents

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Abstract

本发明提供一种半导体器件及使用其的半导体系统。所述半导体器件可以包括分频器电路和检测电路。所述分频器电路可以将外部时钟分频以产生多个分频时钟。所述检测电路可以基于多个数据判断信号和所述多个分频时钟来产生相位信息信号和定时信息信号。

Description

半导体器件及使用其的半导体系统
相关申请的交叉引用
本申请要求2017年10月19日向韩国知识产权局提交的申请号为10-2017-0135926的韩国申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言可以涉及一种半导体器件和使用其的半导体系统，更具体地，涉及一种半导体集成电路和使用其的半导体系统。
背景技术
随着半导体器件变得更快，使信号同步的重要性也增加。例如，可以使输入信号或输出信号同步于完整的时钟信号。然而，为了从执行同步中的分频时钟恢复完整的时钟信号，使用时钟斩波器电路。这可能涉及大的时钟缓冲器和增加的功耗。
发明内容
根据本公开的一个实施例，一种半导体器件可以包括分频器电路和检测电路。所述分频器电路可以将外部时钟分频以产生多个分频时钟。所述检测电路可以基于控制信号、多个数据判断信号和所述多个分频时钟来产生相位信息信号和定时信息信号。
根据本公开的另一个实施例，一种半导体器件可以包括分频器电路和检测电路。所述分频器电路可以将外部时钟分频以产生第一分频时钟和第二分频时钟。所述检测电路可以基于控制信号、第一数据判断信号、第二数据判断信号、所述第一分频时钟和所述第二分频时钟来产生相位信息信号和定时信息信号。所述第一分频时钟和所述第二分频时钟可以具有实质上90度的相位差。所述第一数据判断信号和所述第二数据判断信号可以具有实质上相反的相位。
根据本公开的另外的实施例，一种半导体系统可以包括控制器和半导体器件。所述控制器可以提供数据判断信号、命令和外部时钟。所述半导体器件可以包括检测电路。所述检测电路可以基于控制信号而将所述数据判断信号的相位与分频时钟的相位相比较以产生相位信息信号，和/或响应于控制信号而将所述数据判断信号的相位与写入脉冲的相位相比较以产生定时信息信号。
附图说明
参照下面列出的附图来详细描述本公开的主题的方面、特征和优点。
图1示出了图示根据本教导的一个实施例的半导体器件的框图。
图2示出了图示根据本教导的一个实施例的检测电路的框图。
图3示出了图示根据本教导的一个实施例的半导体器件的操作的时序图。
图4示出了图示根据本教导的一个实施例的半导体器件的操作的时序图。
图5示出了图示根据本教导的一个实施例的包括半导体器件的半导体系统的框图。
具体实施方式
参照附图来详细描述本发明的各个实施例。附图是各个实施例(以及中间结构)的示意图。如此，可以预期示图因例如制造技术和/或公差而产生的配置和形状的变化。因此，所描述的实施例不应当被理解成局限于本文中所图示的特定配置和形状，而是可以根据所附权利要求书中限定的本发明的精神和范围而包括在配置和形状上的偏差。
在本文中参照本发明的理想实施例的剖视图和/或平面图来描述本发明。然而，本发明的实施例不应当被理解成限制发明构思。虽然示出和描述了本教导的有限数量的实施例，但是本领域技术人员将认识到，在不脱离本发明的原理和精神的情况下，可以在这些实施例中作出改变。示例性实施例包括能够判断信号与时钟的同步定时以及检测时钟和信号的相位的半导体器件。
图1示出了图示根据本教导的一个实施例的半导体器件60的框图。
参见图1，半导体器件可以包括分频器电路100和检测电路200。符合实施例的、可以被包括在半导体器件60中的额外的组件在图5中示出。
分频器电路100可以将外部时钟CLK_ext分频以产生第一分频时钟CLK_dA和第二分频时钟CLK_dB。第一分频时钟CLK_dA和第二分频时钟CLK_dB可以具有不同的相位。对于一个实施例，第一分频时钟CLK_dA和第二分频时钟CLK_dB之间的相位差可以为大约90度(90°)。本文中对于一些描述的实施例而使用的术语“外部时钟”是指外部时钟信号，而术语“分频时钟”是指分频时钟信号。
检测电路200可以基于第一分频时钟CLK_dA、第二分频时钟CLK_dB、第一数据判断信号DQS、第二数据判断信号DQSB以及控制信号CTRL_s来产生定时信息信号TD_inf和相位信息信号PD_inf。例如，当控制信号CTRL_s被使能成高电平时，检测电路200可以将第一分频时钟CLK_dA和第二分频时钟CLK_dB的相位与第一数据判断信号DQS和第二数据判断信号DQSB的相位相比较，以输出被包含在相位信息信号PD_inf中的、针对第一分频时钟CLK_dA和第二分频时钟CLK_dB的相位可以是比第一数据判断信号DQS和第二数据判断信号DQSB的相位更快还是更慢的信息。当控制信号CTRL_s被禁止成低电平时，检测电路200可以将第一分频时钟CLK_dA和第二分频时钟CLK_dB的相位与第一数据判断信号DQS和第二数据判断信号DQSB的相位相比较，以输出被包含在定时信息信号TD_inf中的、针对输入到半导体器件中的信号可以是与第一数据判断信号DQS还是第二数据判断信号DQSB同步的信息。控制信号CTRL_s可以包括用于设置半导体器件60的工作模式的、来自模式寄存器组的输出信号。第一数据判断信号DQS的相位可以与第二数据判断信号DQSB的相位相反。检测电路200可以经由节点NodeE来接收写入脉冲WT_p，第一分频时钟CLK_dA可以输入到所述节点NodeE中。
图2更详细地示出了图示图1的检测电路200的框图。
参见图2，检测电路200可以包括：第一比较电路211、第二比较电路212、第三比较电路213和第四比较电路214；第一驱动器221、第二驱动器222、第三驱动器223、第四驱动器224、第五驱动器225和第六驱动器226；相位信息信号发生电路231；以及定时信息信号发生电路232。
第一比较电路211可以将第一分频时钟CLK_dA的相位与第一数据判断信号DQS的相位相比较。例如，第一比较电路211可以在第一数据判断信号DQS的上升沿或下降沿输出第一分频时钟CLK_dA的电平作为相位比较结果。特别地，第一比较电路211可以在第一数据判断信号DQS的上升沿输出第一分频时钟CLK_dA的电平作为相位比较结果。可替代地，第一比较电路211可以接收写入脉冲WT_p而取代接收第一分频时钟CLK_dA。在这种情况下，第一比较电路211可以在第一数据判断信号DQS的上升沿或下降沿输出写入脉冲WT_p的电平作为相位比较结果。
第二比较电路212可以将第一分频时钟CLK_dA的相位与第二数据判断信号DQSB的相位相比较。例如，第二比较电路212可以在第二数据判断信号DQSB的上升沿或下降沿输出第一分频时钟CLK_dA的电平作为相位比较结果。特别地，第二比较电路212可以在第二数据判断信号DQSB的上升沿输出第一分频时钟CLK_dA的电平作为相位比较结果。可替代地，第二比较电路212可以接收写入脉冲WT_p而取代接收第一分频时钟CLK_dA。在这种情况下，第二比较电路212可以在第一数据判断信号DQS的上升沿或下降沿输出写入脉冲WT_p的电平作为相位比较结果。
第三比较电路213可以将第二分频时钟CLK_dB的相位与第一数据判断信号DQS的相位相比较。例如，第三比较电路213可以在第一数据判断信号DQS的上升沿或下降沿输出第二分频时钟CLK_dB的电平作为相位比较结果。特别地，第三比较电路213可以在第一数据判断信号DQS的上升沿输出第二分频时钟CLK_dB的电平作为相位比较结果。
第四比较电路214可以将第二分频时钟CLK_dB的相位与第二数据判断信号DQSB的相位相比较。例如，第四比较电路214可以在第二数据判断信号DQSB的上升沿或下降沿输出第二分频时钟CLK_dB的电平作为相位比较结果。特别地，第四比较电路214可以在第二数据判断信号DQSB的上升沿输出第二分频时钟CLK_dB的电平作为相位比较结果。
第一比较电路211、第二比较电路212、第三比较电路213和第四比较电路214中的每个可以在数据判断信号的上升沿输出分频时钟的电平作为相位比较结果。当比较电路输出高电平作为相位比较结果时，分频时钟的相位可以提前于数据判断信号的相位，因为分频时钟的上升沿可以提前于数据判断信号的上升沿。当比较电路输出低电平作为相位比较结果时，分频时钟的相位可以落后于数据判断信号的相位，因为分频时钟的上升沿可以落后于数据判断信号的上升沿。
在一些实施例中，第一比较电路至第四比较电路211、212、213和214可以包括触发器。
第一驱动器221可以将第一比较电路211的输出反相和驱动。第一驱动器221可以将驱动的输出传输给相位信息信号发生电路231。
第二驱动器222可以将第二比较电路212的输出反相和驱动。第二驱动器222可以将驱动的输出传输给相位信息信号发生电路231。
第三驱动器223可以将第三比较电路213的输出反相和驱动。第三驱动器223可以将驱动的输出传输给相位信息信号发生电路231。
第四驱动器224可以将第四比较电路214的输出反相和驱动。第四驱动器224可以将驱动的输出传输给相位信息信号发生电路231。
第五驱动器225可以将第一比较电路211的输出反相和驱动。第五驱动器225可以将驱动的输出传输给定时信息信号发生电路232。
第六驱动器226可以将第二比较电路212的输出反相和驱动。第六驱动器226可以将驱动的输出传输给定时信息信号发生电路232。
当控制信号CTRL_s被使能时，相位信息信号发生电路231可以基于第一驱动器至第四驱动器221、222、223和224的输出信号来产生相位信息信号PD_inf。例如，相位信息信号发生电路231可以判断来自第一驱动器221和第二驱动器222的输出信号的电平是否与来自第三驱动器223和第四驱动器224的输出信号的电平实质上相同。相位信息信号发生电路231可以经由相位信息信号PD_inf来输出判断结果。
相位信息信号发生电路231可以包括第一锁存电路231-1、第二锁存电路231-2和相位信息判断电路231-3。
第一锁存电路231-1可以锁存第一驱动器221和第二驱动器222的输出。
第一锁存电路231-1可以包括第一反相器IV1和第二反相器IV2。第一反相器IV1的输入端子可以与第一驱动器221的输出节点和第二驱动器222的输出节点共同地连接。第二反相器IV2的输入端子可以连接到第一反相器IV1的输出端子。第二反相器IV2的输出端子可以连接到第一反相器IV1的输入端子。第一锁存电路231-1的输出信号可以对应于第一反相器IV1的输出信号。
第二锁存电路231-2可以包括第三反相器IV3和第四反相器IV4。第三反相器IV3的输入端子可以与第三驱动器223的输出节点和第四驱动器224的输出节点共同地连接。第四反相器IV4的输入端子可以连接到第三反相器IV3的输出端子。第四反相器IV4的输出端子可以连接到第三反相器IV3的输入端子。第二锁存电路231-2的输出信号可以对应于第三反相器IV3的输出信号。
相位信息判断电路231-3可以包括第一与门AND1、第二与门AND2和异或门XOR。第一与门AND1可以接收第一锁存电路231-1的输出信号和控制信号CTRL_s。第二与门AND2可以接收第二锁存电路231-2的输出信号和控制信号CTRL_s。异或门XOR可以接收第一与门AND1和第二与门AND2的输出信号以输出相位信息信号PD_inf。连接在异或门XOR与第一与门AND1之间的节点可以对应于第一节点NodeA。连接在异或门XOR与第二与门AND2之间的节点可以对应于第二节点NodeB。
当控制信号CTRL_s被禁止时，定时信息信号发生电路232可以响应于第五驱动器225和第六驱动器226的输出信号而产生定时信息信号TD_inf。例如，当第五驱动器225输出具有低电平的信号时，定时信息信号发生电路232可以输出具有高电平的定时信息信号TD_inf。当第六驱动器226输出具有高电平的信号时，定时信息信号发生电路232可以输出具有低电平的定时信息信号TD_inf。第五驱动器225的输出信号可以对应于通过将第一比较电路211的输出信号反相而产生的信号。第六驱动器226的输出信号可以对应于通过将第二比较电路212的输出信号反相而产生的信号。因此，定时信息信号TD_inf的电平可以根据来自第一比较电路211和第二比较电路212中的任意一个的输出信号的特定电平(即，高电平)、通过定时信息信号发生电路232来确定。
定时信息信号发生电路232可以包括第一晶体管P1、第二晶体管N1、第五反相器IV5、第六反相器IV6以及或门OR1。第一晶体管P1的栅极可以接收第五驱动器225的输出信号。外部电压VDD可以施加给第一晶体管P1的源极。第二晶体管N1的栅极可以接收第六驱动器226的输出信号。第二晶体管N1的漏极可以与第一晶体管P1的漏极连接。第二晶体管N1的源极可以与接地端子VSS连接。第五反相器IV5的输入端子可以连接到与第一晶体管P1和第二晶体管N1的漏极连接的节点。第六反相器IV6的输入端子可以与第五反相器IV5的输出端子连接。第六反相器IV6的输出端子可以与第五反相器IV5的输入端子连接。或门OR1可以接收控制信号CTRL_s以及第六反相器IV6的输出信号以输出定时信息信号TD_inf。连接在第五驱动器225与第一晶体管P1之间的节点可以对应于第三节点NodeC。连接在第六驱动器226与第二晶体管N1之间的节点可以对应于第四节点NodeD。
在下文中，详细描述根据示出的实施例的半导体器件60的操作。
当控制信号CTRL_s被使能时，分频器电路100可以将外部时钟CLK_ext分频以产生第一分频时钟CLK_dA和第二分频时钟CLK_dB。
检测电路200可以基于第一数据判断信号DQS、第二数据判断信号DQSB、第一分频时钟CLK_dA和第二分频时钟CLK_dB来产生相位信息信号PD_inf。
当第一分频时钟CLK_dA的电平和第二分频时钟CLK_dB的电平彼此不同时，检测电路200可以在第一数据判断信号DQS和第二数据判断信号DQSB中的任意一个的上升沿产生被使能成高电平的相位信息信号PD_inf。此外，当第一分频时钟CLK_dA和第二分频时钟CLK_dB的电平实质上相同时，检测电路200可以在第一数据判断信号DQS和第二数据判断信号DQSB中的任意一个的上升沿产生被禁止成低电平的相位信息信号PD_inf。
特别地，参见图2，第一比较电路211可以在第一数据判断信号DQS的上升沿输出第一分频时钟CLK_dA的电平作为输出信号。
第二比较电路212可以在第二数据判断信号DQSB的上升沿输出第一分频时钟CLK_dA的电平作为输出信号。
第三比较电路213可以在第一数据判断信号DQS的上升沿输出第二分频时钟CLK_dB的电平作为输出信号。
第四比较电路214可以在第二数据判断信号DQSB的上升沿输出第二分频时钟CLK_dB的电平作为输出信号。
第一驱动器221可以将第一比较电路211的输出信号提供给相位信息信号发生电路231。
第二驱动器222可以将第二比较电路212的输出信号提供给相位信息信号发生电路231。
第三驱动器223可以将第三比较电路213的输出信号提供给相位信息信号发生电路231。
第四驱动器224可以将第四比较电路214的输出信号提供给相位信息信号发生电路231。
当控制信号CTRL_s被使能时，相位信息信号发生电路231可以基于第一驱动器至第四驱动器221、222、223和224的输出信号来产生相位信息信号PD_inf。当控制信号CTRL_s被禁止时，无论第一驱动器至第四驱动器221、222、223和224的输出信号如何，相位信息信号发生电路231可以将相位信息信号PD_inf固定到特定电平、例如低电平。
相位信息信号发生电路231可以锁存第一驱动器221和第二驱动器222的输出信号，并且锁存第三驱动器223和第四驱动器224的输出信号。当控制信号CTRL_s被使能时，相位信息信号发生电路231可以将锁存的信号的电平彼此相比较以产生相位信息信号PD_inf。例如，当通过锁存第一驱动器221和第二驱动器222的输出信号而产生的信号的电平与通过锁存第三驱动器223和第四驱动器224的输出信号而产生的信号的电平不同时，相位信息信号发生电路231可以产生被使能成高电平的相位信息信号PD_inf。相比之下，当通过锁存第一驱动器221和第二驱动器222的输出信号而产生的信号的电平与通过锁存第三驱动器223和第四驱动器224的输出信号而产生的信号的电平实质上相同时，相位信息信号发生电路231可以产生被禁止成低电平的相位信息信号PD_inf。第一分频时钟CLK_dA和第二分频时钟CLK_dB可以是通过将外部时钟CLK_ext分频来产生。对于一些实施例，第一分频时钟CLK_dA和第二分频时钟CLK_dB可以具有大约90°的相位差，如图3和图4中所示。
参见图3，当第一分频时钟CLK_dA的电平与第二分频时钟CLK_dB的电平不同时(例如，在第一条竖直虚线与第二条竖直虚线之间)，外部时钟CLK_ext可以具有高电平。相比之下，当第一分频时钟CLK_dA的电平与第二分频时钟CLK_dB的电平实质上相同时(例如，在第二条竖直虚线与第三条竖直虚线之间)，外部时钟CLK_ext可以具有低电平。利用以上提及的特性，可以判断第一分频时钟CLK_dA和第二分频时钟CLK_dB的电平在第一数据判断信号DQS或第二数据判断信号DQSB的上升沿是否相同，以确定外部时钟CLK_ext的相位是否可以提前于第一数据判断信号DQS或第二数据判断信号DQSB的相位。
特别地，可在第一数据判断信号DQS和第二数据判断信号DQSB的上升沿输出第一分频时钟信号CLK_dA的电平的第一比较电路211和第二比较电路212的输出信号可以被驱动。可在第一数据判断信号DQS和第二数据判断信号DQSB的上升沿输出第二分频时钟CLK_dB的电平的第三比较电路213和第四比较电路214的输出信号可以被驱动。驱动的信号可以被传输给相位信息信号发生电路231。相位信息信号发生电路231可以经由第一锁存电路231-1来锁存第一驱动器221和第二驱动器222的输出信号，并且可以经由第二锁存电路231-2来锁存第三驱动器223和第四驱动器224的输出信号。相位信息信号发生电路231可以根据锁存的信号的电平的相同性来产生相位信息信号PD_inf。当相位信息信号PD_inf具有高电平时，外部时钟CLK_ext的相位可以提前于第一数据判断信号DQS和第二数据判断信号DQSB的相位。相比之下，当相位信息信号PD_inf具有低电平时，外部时钟CLK_ext的相位可以落后于第一数据判断信号DQS和第二数据判断信号DQSB的相位。
参见图4，当控制信号CTRL_s被禁止时，相位信息信号PD_inf可以被固定到特定电平，例如低电平。定时信息信号TD_inf可以基于写入脉冲WT_p以及第一数据判断信号DQS和第二数据判断信号DQSB来产生。写入脉冲WT_p经由当控制信号CTRL_s被使能时接收分频时钟CLK_dA的同一节点NodeE而通过例如第一比较电路211和第二比较电路212来接收。
第一比较电路211可以在与第一数据判断信号DQS的上升沿相对应的时间输出写入脉冲WT_p的信号电平。
第二比较电路212可以在与第二数据判断信号DQSB的上升沿相对应的时间输出写入脉冲WT_p的信号电平。
第五驱动器225可以将第一比较电路211的输出信号反相和驱动。第五驱动器225然后可以将驱动的信号传输给定时信息信号发生电路232。
第六驱动器226可以驱动第二比较电路212的输出信号。第六驱动器226然后可以将驱动的信号传输给定时信息信号发生电路232。
定时信息信号发生电路232可以包括第一晶体管P1和第二晶体管N1。第五驱动器225的输出信号可以输入到第一晶体管P1的栅极中。第六驱动器226的输出信号可以输入到第二晶体管N1的栅极中。
当低电平信号输入到第一(例如，PMOS)晶体管P1的栅极中时，可以输出高电平(例如，与外部电压VDD相对应)的定时信息信号TD_inf。相比之下，当高电平的信号输入到第二(例如，NMOS)晶体管N1的栅极中时，可以输出低电平(例如，与接地端子VSS电压相对应)的定时信息信号TD_inf。
特别地，第一比较电路211和第二比较电路212可以分别在第一数据判断信号DQS和第二数据判断信号DQSB的上升沿对写入脉冲WT_p采样。当采样值有效、例如为高电平时，第五驱动器225可以将第一比较电路211的输出信号反相以输出信号的低电平。此外，第六驱动器226可以驱动第二比较电路212的反相输出信号以输出信号的高电平。
因此，可以从定时信息信号TD_inf来判断第一数据判断信号DQS和第二数据判断信号DQSB中的任意一个的上升沿是否与写入脉冲WT_p的高电平区段重叠。
根据一些实施例，当信号可以与外部时钟CLK_ext同步、且同步的信号可以被输入到半导体器件60中时，半导体器件60可以产生用于判断输入信号的数据判断信号、以及包括外部时钟的相位差信息的相位信息信号。此外，当半导体器件60可以使用多个数据判断信号时，半导体器件60可以产生用于判断输入信号的数据判断信号的信息作为定时信息信号。
图5示出了根据本教导的一些实施例的半导体系统80。参见图5，半导体系统80可以包括控制器1000和半导体器件2000。如所示，半导体器件2000包括图1中所示的分频器电路100和检测电路200。对于一个实施例，半导体器件2000代表图1中所示的半导体器件60。
控制器1000可以传输信号给半导体器件2000/从半导体器件2000接收信号。例如，控制器1000可以传输数据DQ给半导体器件2000/从半导体器件2000接收数据DQ。控制器1000可以接收和传输数据判断信号DQS、命令CMD和外部时钟CLK_ext。
半导体器件2000可以包括传输电路10、第一接收电路21、第二接收电路22、第三接收电路23和第四接收电路24、第一缓冲器31和第二缓冲器32、写入脉冲发生电路33、分频器电路100、延迟电路34、数据排序电路(data sort circuit)41、检测电路200、多路复用器42和设置储存电路50。
传输电路10可以将输出数据Data_out和相位信息信号PD_inf作为数据DQ传输给控制器1000。
第一接收电路21可以基于数据判断信号DQS来从控制器1000接收数据DQ。
第二接收电路22可以从控制器1000接收数据判断信号DQS。第二接收电路22可以将数据判断信号DQS传输给第一接收电路21。
第三接收电路23可以从控制器1000接收命令CMD。
第四接收电路24可以从控制器1000接收外部时钟CLK_ext。
第一缓冲器31可以接收并缓冲第一接收电路21的输出信号。第一缓冲器31可以将缓冲的信号传输给数据排序电路41。例如，第一缓冲器31可以缓冲从第一接收电路21输入的数据DQ。第一缓冲器31然后可以将缓冲的数据DQ传输给数据排序电路41。
第二缓冲器32可以接收和缓冲第二接收电路22的输出信号。第二缓冲器32可以将缓冲的信号传输给检测电路200。例如，第二缓冲器32可以缓冲从第二接收电路22输入的数据判断信号DQS。第二缓冲器32然后可以将缓冲的数据DQ传输给检测电路200。通过第二缓冲器32来缓冲和传输的信号可以包括图2中所示的第一数据判断信号DQS和第二数据判断信号DQSB。第一数据判断信号DQS的相位可以与第二数据判断信号DQSB的相位相反。
写入脉冲发生电路33可以响应于第三接收电路23和分频器电路100的输出信号而产生写入脉冲WT_p。例如，当从第三接收电路23输入的命令CMD是写入命令时，写入脉冲发生电路33可以产生与分频器电路100的输出信号同步的写入脉冲WT_p。
分频器电路100可以将第四接收电路24的输出信号分频以输出分频时钟CLK_d。分频时钟CLK_d可以包括图2中所示的第一分频时钟CLK_dA和第二分频时钟CLK_dB。第一分频时钟CLK_dA和第二分频时钟CLK_dB可以具有大约90°的相位差。
延迟电路34可以将分频器电路100的输出信号、即分频时钟CLK_d延迟。延迟电路34然后可以将延迟的信号传输给多路复用器42。延迟电路34可以具有与用于通过写入脉冲发生电路33来产生写入脉冲WT_p的时间相对应的延迟时间。
数据排序电路41可以响应于定时信息信号TD_inf而将第一缓冲器31的输出信号、即数据DQ排序。数据排序电路41然后可以输出排序的数据作为输入数据Data_in。例如，数据排序电路41可以响应于定时信息信号TD_inf而改变从控制器1000传输的数据DQ的排序次序。数据排序电路41然后可以输出排序的数据作为输入数据Data_in。
检测电路200可以将从多路复用器42传输的分频时钟CLK_d的相位与从第二缓冲器32传输的数据判断信号DQS的相位相比较。检测电路200可以将包括分频时钟CLK_d与数据判断信号DQS之间的相位差的信息作为相位信息信号PD_inf传输给传输电路10。检测电路200可以响应于控制信号CTRL_s而将包括写入脉冲WT_p是可以与数据判断信号DQS的上升沿还是下降沿同步的信息作为定时信息信号TD_inf传输给数据排序电路41。例如，当控制信号CTRL_s被使能时，检测电路200可以响应于分频时钟CLK_d和数据判断信号DQS而产生相位信息信号PD_inf。相比之下，当控制信号CTRL_s被禁止时，检测电路200可以响应于写入脉冲WT_p和数据判断信号DQS而产生定时信息信号TD_inf。
多路复用器42可以将写入脉冲WT_p和延迟电路34的输出信号、即分频时钟CLK_d中的任意一个传输给检测电路200。例如，当控制信号CTRL_s被使能时，多路复用器42可以将分频时钟CLK_d传输给检测电路200。相比之下，当控制信号CTRL_s被禁止时，多路复用器42可以将写入脉冲WT_p传输给检测电路200。
设置储存电路50可以响应于从控制器1000传输的命令CMD而设置控制信号CTRL_s的使能。设置储存电路50可以输出使能的控制信号CTRL_s。设置储存电路50可以包括用于储存半导体器件2000的环境的储存电路。设置储存电路50可以包括模式寄存器组。
分频器电路100与参照图1而描述的分频器电路100相同，或者可以包括与参照图1而描述的分频器电路100实质上相同的元件。此外，检测电路200与参照图1和图2而描述的检测电路200相同，或者可以包括与参照图1和图2而描述的检测电路200实质上相同的元件。因此，在这里为了简便而省略了对分频器电路100和检测电路200的任何进一步说明。
在下文中，详细描述半导体系统的操作。
控制器1000可以基于外部时钟CLK_ext而产生诸如数据DQ、数据判断信号DQS、命令CMD等的信号。控制器1000可以将这些信号和外部时钟CLK_ext传输给半导体器件2000。
半导体器件2000可以响应于数据判断信号DQS而接收数据DQ。半导体器件2000可以响应于外部时钟CLK_ext而接收包括命令CMD的信号。
控制器1000和半导体器件2000可以在执行正常操作之前执行训练操作，在所述正常操作中信号可以在控制器1000与半导体器件2000之间传输。
训练操作可以包括使可以从控制器1000传输给半导体器件2000的数据判断信号DQS和外部时钟CLK_ext的相位彼此一致。
控制器1000可以将命令CMD传输给半导体器件2000。控制器1000可以将用于使能控制信号CTRL_s的信息储存在用于设置半导体器件2000的工作环境的设置储存电路50中。控制器1000可以利用命令CMD来控制用于输出使能的控制信号CTRL_s的设置储存电路50。
控制器1000可以将外部时钟CLK_ext和数据判断信号DQS传输给半导体器件2000。
从控制器1000传输的数据判断信号DQS可以经由第二接收电路22和第二缓冲器32输入到检测电路200中。
通过控制器1000传输的外部时钟CLK_ext可以经由第四接收电路24传输给分频器电路100。
分频器电路100可以将外部时钟CLK_ext分频以产生分频时钟CLK_d。分频时钟CLK_d可以经由延迟电路34传输给多路复用器42。
当控制信号CTRL_s被使能时，检测电路200可以将来自第二缓冲器32和多路复用器42的输出信号的相位彼此相比较。检测电路200可以将相位信息信号PD_inf中包括的相位比较结果传输给传输电路10。即，当控制信号CTRL_s被使能时，检测电路200可以将通过第二缓冲器32和多路复用器42输出信号的相位彼此比较而获得的相位比较结果作为相位信息信号PD_inf传输给传输电路10。相位信息信号PD_inf可以包括第二缓冲器32和多路复用器42的输出信号之间的相位差的信息。该相位差的信息可以包括第二缓冲器32和多路复用器42的输出信号的彼此相比提前或更快的任意一个。
传输电路10可以将相位信息信号PD_inf作为数据DQ传输给控制器1000。
控制器1000可以响应于包括相位信息信号PD_inf的数据DQ而控制数据判断信号DQS和外部时钟CLK_ext的定时。例如，当基于相位信息信号PD_inf而外部时钟CLK_ext的相位比数据判断信号DQS的相位更快时，控制器1000可以将外部时钟CLK_ext的输出定时延迟，或者将数据判断信号DQS的输出定时提前。与此相比，当基于相位信息信号PD_inf而外部时钟CLK_ext的相位比数据判断信号DQS的相位更慢时，控制器1000可以将外部时钟CLK_ext的输出定时提前，或者将数据判断信号DQS的输出定时延迟。
控制器1000和半导体器件2000可以重复上述操作以使输入给半导体器件2000的数据判断信号DQS和外部时钟CLK_ext的相位彼此同步。
当数据判断信号DQS和外部时钟CLK_ext的相位同步时，控制器1000可以经由命令CMD来将从设置储存电路50输出的使能的控制信号CTRL_s禁止。设置储存电路50然后可以输出禁止的控制信号CTRL_s。
控制器1000可以传输数据DQ、数据判断信号DQS、命令CMD和外部时钟CLK_ext。
输入到半导体器件2000中的数据DQ可以经由第一接收电路21和第一缓冲器31传输给数据排序电路41。
输入到半导体器件2000中的数据判断信号DQS可以经由第二接收电路22和第二缓冲器32传输给检测电路200。
当输入到半导体器件2000中的命令CMD是写入命令时，作为写入脉冲WT_p的命令CMD可以经由第三接收电路23和写入脉冲发生电路33传输给多路复用器42。外部时钟CLK_ext可以经由第四接收电路24传输给分频器电路100。分频器电路100可以将外部时钟CLK_ext分频以产生分频时钟CLK_d。分频器电路100可以将分频时钟CLK_d传输给写入脉冲发生电路33。
当控制信号CTRL_s被禁止时，多路复用器42可以将写入脉冲发生电路33的输出信号、即写入脉冲WT_p传输给检测电路200。
检测电路200可以判断写入脉冲WT_p是可以与数据判断信号DQS的上升沿还是下降沿同步。检测电路200可以将被包括在定时信息信号TD_inf中的判断结果传输给数据排序电路41。检测电路200可以输出该信息作为包括写入脉冲WT_p是可以与参照图1和图2而描述的第一数据判断信号DQS还是第二数据判断信号DQSB同步的定时信息信号TD_inf。因此，因为第一数据判断信号DQS和第二数据判断信号DQSB的相位彼此相反，所以使写入脉冲WT_p与第一数据判断信号DQS同步可以对应于使写入脉冲WT_p与数据判断信号DQS的上升沿同步。相比之下，使写入脉冲WT_p与第二数据判断信号DQSB同步可以对应于使写入脉冲WT_p与数据判断信号DQS的下降沿同步。
数据排序电路41可以响应于从检测电路200输出的定时信息信号TD_inf而对第一缓冲器31的输出信号排序。数据排序电路41可以将排序的信号作为输入数据Data_in输入到半导体器件2000中。例如，数据排序电路41可以在数据判断信号DQS的上升沿或下降沿响应于定时信息信号TD_inf对第一缓冲器31的输出信号排序。数据排序电路41可以输出排序的信号作为输入数据Data_in。
根据呈现的实施例，包括半导体器件2000的半导体系统80可以将数据判断信号DQS和外部时钟CLK_ext的相位彼此相比较以产生相位信息信号PD_inf。半导体系统80可以将数据判断信号DQS和写入脉冲WT_p的相位相比较以判断输入到半导体器件2000中的数据DQ是可以与数据判断信号DQS的上升沿还是下降沿同步。半导体系统80可以将被包括在定时信息信号TD_inf中的判断结果提供给数据排序电路41。
所呈现的本教导的实施例意在为说明性的而非限制性的。各种替代性和功能类似的实施例是可能的。本教导不受本文中描述的实施例的限制。本教导也不局限于任何特定类型的半导体器件。本领域技术人员将理解落入所附权利要求书的范围之内的对所呈现实施例的可能的添加、删减或修改。

Claims (18)

1.一种半导体器件，包括：
分频器电路，用于将外部时钟分频以产生多个分频时钟；以及
检测电路，用于接收控制信号、多个数据判断信号和所述多个分频时钟，以及基于所述控制信号、所述多个数据判断信号和所述多个分频时钟来产生相位信息信号和定时信息信号。
2.如权利要求1所述的半导体器件，其中，产生所述相位信息信号包括：产生所述相位信息信号以包括与所述外部时钟和所述多个数据判断信号之间的相位差有关的信息，以及其中，产生所述定时信息信号包括：产生所述定时信息信号以包括与用于判断输入到所述半导体器件中的信号的所述多个数据判断信号中的任意数据判断信号有关的信息。
3.如权利要求1所述的半导体器件，其中，所述检测电路在所述控制信号被禁止时基于所述多个分频时钟和所述多个数据判断信号来产生所述定时信息信号，以及其中，所述检测电路在所述控制信号被使能时基于所述多个分频时钟和所述多个数据判断信号来产生所述相位信息信号。
4.如权利要求3所述的半导体器件，其中，所述检测电路包括：
多个比较电路，用于在所述多个数据判断信号的特定定时处输出所述多个分频时钟的电平；
相位信息信号发生电路，用于在所述控制信号被使能时基于来自所述多个比较电路的输出信号来产生所述相位信息信号；以及
定时信息信号发生电路，用于在所述控制信号被禁止时基于来自所述多个比较电路之中的一组比较电路的输出信号来产生所述定时信息信号。
5.如权利要求4所述的半导体器件，其中，所述相位信息信号发生电路被配置成在产生所述相位信息信号中判断来自所述多个比较电路的输出信号的电平是否实质上相同。
6.如权利要求4所述的半导体器件，其中，所述定时信息信号发生电路被配置成基于来自所述一组比较电路的输出信号的电平来产生所述定时信息信号。
7.一种半导体器件，包括：
分频器电路，用于将外部时钟分频以产生第一分频时钟和第二分频时钟；以及
检测电路，用于接收控制信号、第一数据判断信号、第二数据判断信号、所述第一分频时钟和所述第二分频时钟，以及基于所述控制信号、所述第一数据判断信号、所述第二数据判断信号、所述第一分频时钟和所述第二分频时钟来产生相位信息信号和定时信息信号，
其中，所述第一分频时钟和所述第二分频时钟具相位差，以及其中，所述第一数据判断信号和所述第二数据判断信号具有实质上相反的相位。
8.如权利要求7所述的半导体器件，其中，所述检测电路在所述控制信号被使能时基于所述第一分频时钟和所述第二分频时钟以及所述第一数据判断信号和所述第二数据判断信号来产生所述相位信息信号，以及其中，所述检测电路在所述控制信号被禁止时响应于所述第一分频时钟以及所述第一数据判断信号和所述第二数据判断信号来产生所述定时信息信号。
9.如权利要求8所述的半导体器件，其中，所述检测电路包括：
第一比较电路，用于在所述第一数据判断信号的上升沿输出所述第一分频时钟的电平；
第二比较电路，用于在所述第二数据判断信号的上升沿输出所述第一分频时钟的电平；
第三比较电路，用于在所述第一数据判断信号的上升沿输出所述第二分频时钟的电平；
第四比较电路，用于在所述第二数据判断信号的上升沿输出所述第二分频时钟的电平；
相位信息信号发生电路，用于在所述控制信号被使能时基于来自所述第一比较电路、所述第二比较电路、所述第三比较电路和所述第四比较电路的输出信号来产生所述相位信息信号；以及
定时信息信号发生电路，用于在所述控制信号被禁止时基于来自所述第一比较电路和所述第二比较电路的输出信号来产生所述定时信息信号。
10.如权利要求9所述的半导体器件，其中，所述第一比较电路、所述第二比较电路、所述第三比较电路和所述第四比较电路包括至少一个触发器。
11.如权利要求9所述的半导体器件，其中，所述相位信息信号发生电路判断来自所述第一比较电路、所述第二比较电路、所述第三比较电路和所述第四比较电路的输出信号的电平是否实质上相同以产生所述相位信息信号。
12.如权利要求11所述的半导体器件，其中，所述相位信息信号发生电路包括：
第一锁存电路，用于锁存来自所述第一比较电路和所述第二比较电路的输出信号；
第二锁存电路，用于锁存来自所述第三比较电路和所述第四比较电路的输出信号；以及
相位信息判断电路，用于在所述控制信号被使能时判断来自所述第一锁存电路和所述第二锁存电路的输出信号的电平是否实质上相同以产生所述相位信息信号。
13.如权利要求12所述的半导体器件，其中，所述相位信息判断电路包括异或门。
14.如权利要求9所述的半导体器件，其中，所述定时信息信号发生电路响应于来自所述第一比较电路和所述第二比较电路的输出信号之中的、具有特定电平的输出信号来产生所述定时信息信号。
15.如权利要求14所述的半导体器件，其中，所述定时信息信号发生电路在来自所述第一比较电路的输出信号具有第一电平时将所述定时信息信号使能，以及其中，所述定时信息信号发生电路在来自所述第二比较电路的输出信号具有第二电平时将所述定时信息信号禁止。
16.一种半导体系统，包括：
控制器，用于提供数据判断信号、命令和外部时钟；以及
半导体器件，其包括检测电路，所述检测电路用于执行下列中至少一种：基于控制信号而将所述数据判断信号的相位与从所述外部时钟产生的分频时钟的相位彼此相比较以产生相位信息信号、以及基于控制信号将所述数据判断信号的相位与写入脉冲的相位彼此相比较以产生定时信息信号，
所述半导体器件还包括：
分频器电路，用于将所述外部时钟分频以产生所述分频时钟；
写入脉冲发生电路，用于基于所述命令和所述分频时钟来产生所述写入脉冲；
多路复用器，用于基于所述控制信号来将所述分频时钟和所述写入脉冲中的任意一个传输给所述检测电路；以及
设置储存电路，用于基于所述命令来产生所述控制信号。
17.如权利要求16所述的半导体系统，其中，所述多路复用器在所述控制信号被使能时将所述分频时钟传输给所述检测电路，以及其中，所述多路复用器在所述控制信号被禁止时将所述写入脉冲传输给所述检测电路。
18.如权利要求16所述的半导体系统，其中，所述检测电路在所述控制信号被使能时将所述数据判断信号的相位与所述分频时钟的相位彼此相比较以产生所述相位信息信号，以及所述检测电路在所述控制信号被禁止时将所述数据判断信号的相位与所述写入脉冲的相位彼此相比较以产生所述定时信息信号。
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