CN107025918A - 抖动检测电路及使用其的半导体系统 - Google Patents

抖动检测电路及使用其的半导体系统 Download PDF

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Abstract

一种半导体系统可以包括：第一半导体器件，被配置为输出时钟，接收及输出数据，以及根据多个监控信号的电平组合来检测传输路径的抖动。该半导体系统还可以包括：第二半导体器件，被配置为产生所述多个监控信号，所述多个监控信号的电平组合根据内部时钟与多个分频时钟之间的相位差而改变，所述内部时钟经由用于传输时钟的传输路径而产生，所述多个分频时钟通过对时钟的频率进行分频而得到。

Description

抖动检测电路及使用其的半导体系统
相关申请的交叉引用
本申请要求2016年2月1日提交的申请号为10-2016-0012099的韩国申请的优先权，其通过引用整体合并于此。
技术领域
本发明涉及一种能够检测传输路径中的抖动的抖动检测电路及使用其的半导体系统。
背景技术
随着半导体器件的集成度的增加，半导体器件已经得到了持续的改进以提高其操作速度。近来，所谓的同步器件已经出现，所述同步器件可以同步于从半导体器件的外部施加的时钟来操作以提高半导体器件的操作速度。
从外部施加的时钟经由耦接至外部设备的外部传输路径来传输，然后经由内部传输路径被供应至同步于该时钟来操作的电路。
时钟传输所经由的传输路径中出现的各种因素可以引起抖动。这各种因素可以包括串扰、阻抗失配、PVT(工艺电压温度)变化和ISI(符号间干扰)。因此，存在对能够检测时钟中出现的抖动的技术的需求。
发明内容
本公开的实施例针对一种能够检测在用于传输时钟的内部传输路径中出现的抖动的抖动检测电路及使用其的半导体系统。
在一个实施例中，一种抖动检测电路可以包括：多相位时钟发生电路，被配置为通过对从多相位时钟发生电路的外部输入的时钟的频率进行分频以及控制时钟的相位来产生多个分频时钟，以及产生在针对所述多个分频时钟的相位控制操作完成时被使能的锁定信号；传输路径，被配置为传输时钟作为内部时钟；以及监控电路，被配置为产生多个监控信号，所述多个监控信号的电平组合根据内部时钟与所述多个分频时钟之间的相位差而改变。
在另一实施例中，一种半导体系统可以包括：第一半导体器件，被配置为：输出时钟，接收及输出数据，以及根据多个监控信号的电平组合来检测传输路径的抖动；以及第二半导体器件，被配置为产生多个监控信号，所述多个监控信号的电平组合根据内部时钟与多个分频时钟之间的相位差而改变，所述内部时钟经由用于传输时钟的传输路径而产生，所述多个分频时钟通过对时钟的频率进行分频而得到。
附图说明
图1是图示根据一个实施例的半导体系统的配置的框图。
图2是图1的半导体系统中包括的监控电路的配置的框图。
图3是用于描述图2的频率比较电路的操作的时序图。
图4是图示图2的监控电路中包括的监控信号发生电路的配置的框图。
图5是图示图2的监控电路中包括的监控信号发生电路的配置的框图。
图6是图示图5的监控信号发生电路中包括的比较电路的配置的示图。
图7是图示图5的监控信号发生电路中包括的计数信号发生电路的配置的框图。
图8是用于描述根据一个实施例的计数信号发生电路的操作的图。
图9是图示根据另一实施例的半导体系统的配置的框图。
图10是图示图9的半导体系统中包括的监控电路的配置的框图。
图11是图示应用了图1至图10中所示的半导体器件和半导体系统的电子系统的配置的示图。
具体实施方式
在下文中，将参照附图来详细描述本公开的实施例。应当注意的是，附图并非精确按比例，且仅为了描述方便和清楚，可以在线路的厚度或组件的大小上进行夸大。此外，本文中使用的术语通过考虑到本公开的功能来限定，且可以根据用户或操作者的习惯或意向而改变。因此，对术语的定义应当根据本文中所阐述的全部公开内容来作出。
如图1中所示，根据一个实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。第二半导体器件2可以包括抖动检测电路10和数据输入/输出电路20。
第一半导体器件1可以输出时钟CLK，接收及输出第一数据至第K数据DQ<1:K>，以及接收第一监控信号至第N监控信号MS<1:N>。时钟可以被设置为周期性切换的信号。第一数据至第K数据DQ<1:K>和第一监控信号至第N监控信号MS<1:N>可以经由传输地址、命令和数据中的一种或多种的线路来传输。第一数据至第K数据DQ<1:K>和第一监控信号至第N监控信号MS<1:N>可以经由一个线路来顺序地传输，或者可以经由分离的线路来传输。第一监控信号至第N监控信号MS<1:N>可以包括安装在下面将要描述的第二半导体器件2中的传输路径12的抖动信息。即，第一半导体器件1可以通过第一监控信号至第N监控信号MS<1:N>来检测安装在第二半导体器件2中的传输路径12的抖动。
抖动检测电路10可以包括多相位时钟发生电路11、传输路径12和监控电路13。
多相位时钟发生电路11可以通过对从多相位时钟发生电路11的外部输入的时钟CLK的频率进行分频以及控制第一分频时钟至第四分频时钟DCLK<1:4>的相位来产生第一分频时钟至第四分频时钟DCLK<1:4>。多相位时钟发生电路11可以产生锁定信号LOCK，该锁定信号LOCK在针对第一分频时钟至第四分频时钟DCLK<1:4>的相位控制操作完成时被使能。多相位时钟发生电路11可以用控制时钟CLK相位的常规PLL电路或DLL电路来实施。
传输路径12可以传输时钟CLK作为内部时钟ICLK。传输路径12可以被设置为用于在常规半导体器件中传输信号的路径。传输路径12传输信号时，根据PVT变化，可能不规律地出现抖动。
监控电路13可以产生第一监控信号至第N监控信号MS<1:N>，第一监控信号至第N监控信号MS<1:N>的电平组合根据内部时钟ICLK与第一分频时钟至第四分频时钟DCLK<1:4>之间的相位差而改变。
即，抖动检测电路10可以基于第一分频时钟至第四分频时钟DCLK<1:4>与经由传输路径12而产生的内部时钟ICLK之间的相位差来产生第一监控信号至第N监控信号MS<1:N>。
在写入操作期间，数据输入/输出电路20可以同步于内部时钟ICLK而传输从数据输入/输出电路20的外部输入的第一数据至第K数据DQ<1:K>来作为第一内部数据至第K内部数据ID<1:K>。在读取操作期间，数据输入/输出电路20可以同步于内部时钟ICLK而传输第一内部数据至第K内部数据ID<1:K>来作为第一数据至第K数据DQ<1:K>。第一内部数据至第K内部数据ID<1:K>可以表示储存在第二半导体器件2中所包括的存储单元(未示出)中的数据。
即，第二半导体器件2可以产生第一监控信号至第N监控信号MS<1:N>，第一监控信号至第N监控信号MS<1:N>的电平组合根据内部时钟ICLK(经由用于传输时钟CLK的传输路径12而产生)与第一分频时钟至第四分频时钟DCLK<1:K>(通过对时钟CLK进行分频而得到)之间的相位差而改变。第二半导体器件2可以同步于内部时钟ICLK而接收或输出第一数据至第K数据DQ<1:K>。
参见图2，根据本实施例的监控电路13可以包括逻辑电路14、频率比较电路15和监控信号发生电路16。
逻辑电路14可以包括与非门NAND11和反相器IV11，且响应于使能信号EN而通过对内部时钟ICLK进行缓冲来产生参考时钟RCLK。当使能信号EN被使能为逻辑高电平时，逻辑电路14可以通过对内部时钟ICLK进行缓冲来产生参考时钟RCLK。使能信号EN可以被使能来检测传输路径12的抖动。
频率比较电路15可以包括第一触发器110、第二触发器120、第三触发器130和第四触发器140。
第一触发器110可以在第一分频时钟DCLK<1>转变的时间处锁存参考时钟RCLK，并输出锁存的参考时钟RCLK作为第一电平信号FO<1>。
第二触发器120可以在第二分频时钟DCLK<2>转变的时间处锁存参考时钟RCLK，并输出锁存的参考时钟RCLK作为第二电平信号FO<2>。
第三触发器130可以在第三分频时钟DCLK<3>转变的时间处锁存参考时钟RCLK，并输出锁存的参考时钟RCLK作为第三电平信号FO<3>。
第四触发器140可以在第四分频时钟DCLK<4>转变的时间处锁存参考时钟RCLK，并输出锁存的参考时钟RCLK作为第四电平信号FO<4>。
第一触发器110至第四触发器140锁存参考时钟RCLK以分别产生第一电平信号至第四电平信号FO<1:4>所借助的第一分频时钟至第四分频时钟DCLK<1:4>的电平可以根据实施例来设置。
即，频率比较电路15可以将第一分频时钟至第四分频时钟DCLK<1:4>的相位与参考时钟RCLK的相位进行比较，并根据比较结果而产生第一电平信号至第四电平信号FO<1:4>。之后将参照对应的附图来详细描述频率比较电路15产生第一电平信号至第四电平信号FO<1:4>的操作。
监控信号发生电路16可以响应于使能信号EN和锁定信号LOCK而产生第一监控信号至第N监控信号MS<1:N>，第一监控信号至第N监控信号MS<1:N>的电平组合根据第一电平信号至第四电平信号FO<1:4>的电平组合来改变。
更具体地，参见图3和图4，频率比较电路的操作将被描述如下。
在描述频率比较电路的操作之前，产生第一分频时钟至第四分频时钟DCLK<1:4>的操作将被描述如下。
在时间点T1处，第一分频时钟DCLK<1>可以从逻辑低电平转变为逻辑高电平。
在时间点T2处，第二分频时钟DCLK<2>可以从逻辑低电平转变为逻辑高电平。
在时间点T3处，第三分频时钟DCLK<3>可以从逻辑低电平转变为逻辑高电平。
在时间点T4处，第四分频时钟DCLK<4>可以从逻辑低电平转变为逻辑高电平。
此时，可以划分时钟CLK的相位来产生顺序转变的第一分频时钟至第四分频时钟DCLK<1:4>。
首先，参考时钟RCLK在时间点T1与T2之间转变的情形(第一情形)将被描述如下。
在时间点T1处，第一触发器110可以根据从逻辑低电平转变为逻辑高电平的第一分频时钟DCLK<1>来锁存低电平的参考时钟RCLK，并产生逻辑低电平的第一电平信号FO<1>。
在时间点T2处，第二触发器120可以根据从逻辑低电平转变为逻辑高电平的第二分频时钟DCLK<2>来锁存高电平的参考时钟RCLK，并产生逻辑高电平的第二电平信号FO<2>。
在时间点T3处，第三触发器130可以根据从逻辑低电平转变为逻辑高电平的第三分频时钟DCLK<3>来锁存高电平的参考时钟RCLK，并产生逻辑高电平的第三电平信号FO<3>。
在时间点T4处，第四触发器140可以根据从逻辑低电平转变为逻辑高电平的第四分频时钟DCLK<4>来锁存高电平的参考时钟RCLK，并产生逻辑高电平的第四电平信号FO<4>。
即，当参考时钟RCLK在时间点T1与T2之间转变时(第一情形)，第一电平信号FO<1>可以被产生为逻辑低电平L，第二电平信号FO<2>可以被产生为逻辑高电平H，第三电平信号FO<3>可以被产生为逻辑高电平H，以及第四电平信号FO<4>可以被产生为逻辑高电平H，如图4中所示。
接下来，参考时钟RCLK在时间点T3与T4之间转变的情形(第二情形)将被描述如下。
在时间点T1处，第一触发器110可以根据从逻辑低电平转变为逻辑高电平的第一分频时钟DCLK<1>来锁存低电平的参考时钟RCLK，并产生逻辑低电平的第一电平信号FO<1>。
在时间点T2处，第二触发器120可以根据从逻辑低电平转变为逻辑高电平的第二分频时钟DCLK<2>来锁存低电平的参考时钟RCLK，并产生逻辑低电平的第二电平信号FO<2>。
在时间点T3处，第三触发器130可以根据从逻辑低电平转变为逻辑高电平的第三分频时钟DCLK<3>来锁存低电平的参考时钟RCLK，并产生逻辑低电平的第三电平信号FO<3>。
在时间点T4处，第四触发器140可以根据从逻辑低电平转变为逻辑高电平的第四分频时钟DCLK<4>来锁存高电平的参考时钟RCLK，并产生逻辑高电平的第四电平信号FO<4>。
即，当参考时钟RCLK在时间点T3与T4之间转变时(第二情形)，第一电平信号FO<1>可以被产生为逻辑低电平L，第二电平信号FO<2>可以被产生为逻辑低电平L，第三电平信号FO<3>可以被产生为逻辑低电平L，以及第四电平信号FO<4>可以被产生为逻辑高电平，如图4中所示。
参见图5，根据本实施例的监控信号发生电路16可以包括比较电路150、计数信号发生电路160和串行转换电路170。
比较电路150可以产生第一脉冲信号至第三脉冲信号PUL<1:3>，第一脉冲信号至第三脉冲信号PUL<1:3>在锁定信号LOCK被使能时的时间处被重置并且包括通过对第一电平信号至第四电平信号FO<1:4>进行比较而产生的脉冲。
计数信号发生电路160可以产生第一计数信号至第三计数信号CNT1<1:M>、CNT2<1:M>和CNT3<1:M>，第一计数信号至第三计数信号CNT1<1:M>、CNT2<1:M>和CNT3<1:M>在使能信号EN被使能时的时间处被重置，以及响应于第一脉冲信号至第三脉冲信号PUL<1:3>的脉冲来计数。计数信号发生电路160可以产生在使能信号EN被禁止时的时间处被使能的控制信号CON。
当控制信号CON被使能时，串行转换电路170可以同步于时钟CLK而将第一计数信号至第三计数信号CNT1<1:M>、CNT2<1:M>和CNT3<1:M>串行化，并输出串行化的信号作为第一监控信号至第N监控信号MS<1:N>。
更具体地，串行转换电路170可以同步于时钟CLK而输出第一计数信号CNT1<1:M>作为第一监控信号至第M监控信号MS<1:M>，输出第二计数信号CNT2<1:M>作为第(M+1)至第2M监控信号MS<M+1:2M>，以及输出第三计数信号CNT3<1:M>作为第(2M+1)至第N监控信号MS<2M+1:N>。第一监控信号至第N监控信号MS<1:N>的位N可以被设置为第一计数信号至第三计数信号CNT<1:M>、CNT2<1:M>和CNT3<1:M>的位M的总和。
参见图6，根据本实施例的比较电路150可以包括比较信号发生电路151和脉冲信号发生电路152。
比较信号发生电路151可以包括第一逻辑元件EOR11、第二逻辑元件EOR12和第三逻辑元件EOR13。在一个示例中，第一逻辑元件EOR11、第二逻辑元件EOR12和第三逻辑元件EOR13中的每个可以为“异或”电路或“异或”门。
第一逻辑元件EOR11可以通过比较第一电平信号和第二电平信号FO<1:2>的逻辑电平来产生第一比较信号CP<1>。当第一电平信号FO<1>的逻辑电平与第二电平信号FO<2>的逻辑电平不同时，第一逻辑元件EOR11可以产生逻辑高电平的第一比较信号CP<1>。第一逻辑元件EOR11可以通过对第一电平信号和第二电平信号FO<1:2>执行“异或”运算来产生第一比较信号CP<1>。
第二逻辑元件EOR12可以通过比较第二电平信号和第三电平信号FO<2:3>的逻辑电平来产生第二比较信号CP<2>。当第二电平信号FO<2>的逻辑电平与第三电平信号FO<3>的逻辑电平不同时，第二逻辑元件EOR12可以产生逻辑高电平的第二比较信号CP<2>。第二逻辑元件EOR12可以通过对第二电平信号和第三电平信号FO<2:3>执行“异或”运算来产生第二比较信号CP<2>。
第三逻辑元件EOR13可以通过比较第三电平信号和第四电平信号FO<3:4>的逻辑电平来产生第三比较信号CP<3>。当第三电平信号FO<3>的逻辑电平与第四电平信号FO<4>的逻辑电平不同时，第三逻辑元件EOR13可以产生逻辑高电平的第三比较信号CP<3>。第三逻辑元件EOR13可以通过对第三电平信号和第四电平信号FO<3:4>执行“异或”运算来产生第三比较信号CP<3>。
即，比较信号发生电路151可以通过比较第一电平信号至第四电平信号FO<1:4>的逻辑电平来产生第一比较信号至第三比较信号CP<1:3>。
脉冲信号发生电路152可以包括第一脉冲发生电路1521、第二脉冲发生电路1522和第三脉冲发生电路1523。
第一脉冲发生电路1521可以产生第一脉冲信号PUL<1>，第一脉冲信号PUL<1>响应于锁定信号LOCK来重置并且包括当以逻辑高电平输入第一比较信号CP<1>时产生的脉冲。
第二脉冲发生电路1522可以产生第二脉冲信号PUL<2>，第二脉冲信号PUL<2>响应于锁定信号LOCK来重置并且包括当以逻辑高电平输入第二比较信号CP<2>时产生的脉冲。
第三脉冲发生电路1523可以产生第三脉冲信号PUL<3>，第三脉冲信号PUL<3>响应于锁定信号LOCK来重置并且包括当以逻辑高电平输入第三比较信号CP<3>时产生的脉冲。
即，脉冲信号发生电路152可以产生第一脉冲信号至第三脉冲信号PUL<1:3>，第一脉冲信号至第三脉冲信号PUL<1:3>响应于锁定信号LOCK来重置并且包括响应于第一比较信号至第三比较信号CP<1:3>而产生的脉冲。被重置的第一脉冲信号至第三脉冲信号PUL<1:3>的逻辑电平可以根据实施例而以各种方式来设置。第一脉冲信号至第三脉冲信号PUL<1:3>中包括的脉冲的逻辑电平可以根据实施例而以各种方式来设置。
参见图7，根据本实施例的计数信号发生电路160可以包括计数器控制电路161、第一计数器162、第二计数器163和第三计数器164。
计数器控制电路161可以产生包括在使能信号EN被使能时产生的脉冲的重置信号RST，以及产生在使能信号EN被禁止时被使能的控制信号CON。
第一计数器162可以产生第一计数信号CNT1<1:M>，第一计数信号CNT1<1:M>响应于重置信号RST的脉冲来重置以及响应于第一脉冲信号PUL<1>来计数。第一计数器162可以产生响应于第一脉冲信号PUL<1>中包括的脉冲的数量来计数的第一计数信号CNT1<1:M>。
第二计数器163可以产生第二计数信号CNT2<1:M>，第二计数信号CNT2<1:M>响应于重置信号RST的脉冲来重置以及响应于第二脉冲信号PUL<2>来计数。第二计数器163可以产生响应于第二脉冲信号PUL<2>中包括的脉冲的数量来计数的第二计数信号CNT2<1:M>。
第三计数器164可以产生第三计数信号CNT3<1:M>，第三计数信号CNT3<1:M>响应于重置信号RST的脉冲来重置以及响应于第三脉冲信号PUL<3>来计数。第三计数器164可以产生响应于第三脉冲信号PUL<3>中包括的脉冲的数量来计数的第三计数信号CNT3<1:M>。
即，计数信号发生电路160可以产生第一计数信号至第三计数信号CNT1<1:M>、CNT2<1:M>和CNT3<1:M>，第一计数信号至第三计数信号CNT1<1:M>、CNT2<1:M>和CNT3<1:M>在使能信号EN被使能时的时间处被重置以及响应于第一脉冲信号至第三脉冲信号PUL<1:3>的脉冲来计数。计数信号发生电路160可以产生在使能信号EN被禁止时的时间处被使能的控制信号CON。
更具体地，参见图8，计数信号发生电路160的操作将被描述如下。
当第一脉冲信号PUL<1>的脉冲被输入A次时，第一计数器162可以产生被计数了A次的第一计数信号CNT1<1:M>。
当第二脉冲信号PUL<2>的脉冲被输入B次时，第二计数器163可以产生被计数了B次的第二计数信号CNT2<1:M>。
当第三脉冲信号PUL<3>的脉冲被输入C次时，第三计数器164可以产生被计数了C次的第三计数信号CNT3<1:M>。
根据本实施例的半导体系统的操作将被描述如下。在下面的描述中，第一计数信号至第三计数信号如图8中所示那样计数的情形将作为示例。
第一半导体器件1可以输出时钟CLK，以及接收/输出第一数据至第K数据DQ<1:K>。
多相位时钟发生电路11可以通过下面的步骤来产生第一分频时钟至第四分频时钟DCLK<1:4>，即：对从多相位时钟发生电路11的外部输入的时钟CLK的频率进行分频，控制第一分频时钟至第四分频时钟DCLK<1:4>的相位，以及产生在相位控制操作完成时的时间处被使能的锁定信号LOCK。
传输路径12可以传输时钟CLK作为内部时钟ICLK。此时，传输路径12传输时钟CLK作为内部时钟ICLK时，根据PVT变化，可能不规律地出现抖动。
逻辑电路14可以响应于使能信号EN而通过对内部时钟ICLK进行缓冲来产生参考时钟RCLK。
频率比较电路15可以将第一分频时钟至第四分频时钟DCLK<1:4>的相位与参考时钟RCLK的相位进行比较，并根据比较结果来产生第一电平信号至第四电平信号FO<1:4>。
监控信号发生电路16的比较电路150可以比较第一电平信号至第四电平信号FO<1:4>的电平，将第一脉冲信号PUL<1>的脉冲产生A次，将第二脉冲信号PUL<2>的脉冲产生B次，以及将第三脉冲信号PUL<3>的脉冲产生C次。
计数信号发生电路160可以响应于第一脉冲信号至第三脉冲信号PUL<1:3>的脉冲而对第一计数信号至第三计数信号CNT1<1:M>、CNT2<1:M>和CNT3<1:M>进行计数。在针对第一计数信号至第三计数信号CNT1<1:M>、CNT2<1:M>和CNT3<1:M>的计数操作完成之后，计数信号发生电路160可以产生在使能信号EN被禁止时的时间处被使能的控制信号CON。此时，第一计数信号CNT1<1:M>可以被计数A次，第二计数信号CNT2<1:M>可以被计数B次，以及第三计数信号CNT3<1:M>可以被计数C次。
由于控制信号CON被使能，因此串行转换电路170可以同步于时钟CLK而输出第一计数信号CNT1<1:M>作为第一监控信号至第M监控信号MS<1:M>，输出第二计数信号CNT2<1:M>作为第(M+1)监控信号至第2M监控信号MS<M+1:2M>，以及输出第三计数信号CNT3<1:M>作为第(2M+1)监控信号至第N监控信号MS<2M+1:N>。
第一半导体器件1可以接收第一监控信号至第N监控信号MS<1:N>，以及检测安装在第二半导体器件2中的传输路径12的抖动，其中，该抖动可以根据多个监控信号MS<1:N>的电平组合而出现。
更具体地，第一半导体器件1可以检测第一监控信号至第N监控信号MS<1:N>中包括的位的逻辑电平，以及确定第一计数信号CNT1<1:M>被计数了A次，第二计数信号CNT2<1:M>被计数了B次以及第三计数信号CNT3<1:M>被计数了C次。即，第一半导体器件1可以检测第一计数信号至第三计数信号CNT1<1:M>、CNT2<1:M>和CNT3<1:M>的计数次数，以及检测安装在第二半导体器件2中的传输路径12的抖动，所述第一计数信号至第三计数信号CNT1<1:M>、CNT2<1:M>和CNT3<1:M>根据内部时钟ICLK与第一分频时钟至第四分频时钟DCLK<1:4>之间的相位差来计数。
根据本实施例的半导体系统可以检测在传输时钟所经由的传输路径中出现的抖动。此外，该半导体系统可以输出监控信号。监控信号可以包括在传输时钟所经由的内部传输路径中出现的抖动信息，且该半导体系统可以检测内部传输路径的抖动。
图9是图示根据本公开的另一实施例的半导体系统的配置的框图。
如图9中所示，根据本实施例的半导体系统可以包括第一半导体器件3和第二半导体器件4。第二半导体器件4可以包括抖动检测电路30和数据输入/输出电路40。
第一半导体器件1可以输出时钟CLK，接收及输出第一数据至第K数据DQ<1:K>，以及接收第一监控信号至第N监控信号MS<1:N>。时钟CLK可以被设置为周期性切换的信号。第一数据至第K数据DQ<1:K>和第一监控信号至第N监控信号MS<1:N>可以经由用于传输地址、命令和数据中的一种或多种的线路来传输。第一数据至第K数据DQ<1:K>和第一监控信号至第N监控信号MS<1:N>可以经由一个线路来顺序地传输，或者经由分离的线路来传输。第一监控信号至第N监控信号MS<1:N>可以包括安装在下面将要描述的第二半导体器件4中的传输路径31的抖动信息。即，第一半导体器件3可以检测安装在第二半导体器件4中的传输路径31的抖动。
抖动检测电路30可以包括传输路径31和监控电路32。
传输路径31可以传输时钟CLK作为内部时钟ICLK。传输路径31可以被设置为用于在常规半导体器件中传输信号的路径。传输路径31传输信号时，根据PVT变化，可能不规律地出现抖动。
监控电路32可以产生第一监控信号至第N监控信号MS<1:N>，第一监控信号至第N监控信号MS<1:N>的电平组合根据内部时钟ICLK与通过对时钟CLK的频率进行分频而产生的第一分频时钟至第四分频时钟DCLK<1:4>之间的相位差而改变。
即，抖动检测电路30可以基于第一分频时钟至第四分频时钟DCLK<1:4>与经由传输路径31而输入的内部时钟ICLK之间的相位差来产生第一监控信号至第N监控信号MS<1:N>。
在写入操作期间，数据输入/输出电路40可以同步于内部时钟ICLK来传输从数据输入/输出电路40的外部输入的第一数据至第K数据DQ<1:K>作为第一内部数据至第K内部数据ID<1:K>。在读取操作期间，数据输入/输出电路40可以同步于内部时钟ICLK来传输第一内部数据至第K内部数据ID<1:K>作为第一数据至第K数据DQ<1:K>。第一内部数据至第K内部数据ID<1:K>可以表示储存在第二半导体器件4所包括的存储单元(未示出)中的数据。
即，第二半导体器件4可以产生第一监控信号至第N监控信号MS<1:N>，第一监控信号至第N监控信号MS<1:N>的电平组合根据内部时钟ICLK(经由用于传输时钟CLK的传输路径31而产生)与第一分频时钟至第四分频时钟DCLK<1:4>(通过对时钟CLK的频率进行分频而得到)之间的相位差而改变。第二半导体器件4可以同步于内部时钟ICLK来接收/输出第一数据至第K数据DQ<1:K>。
参见图10，根据本实施例的监控电路32可以包括多相位时钟发生电路33、逻辑电路34、频率比较电路35和监控信号发生电路36。
多相位时钟发生电路33可以通过对时钟CLK的频率进行分频以及控制第一分频时钟至第四分频时钟DCLK<1:4>的相位来产生第一分频时钟至第四分频时钟DCLK<1:4>。多相位时钟发生电路33可以产生在针对第一分频时钟至第四分频时钟DCLK<1:4>的相位控制操作完成时被使能的锁定信号LOCK。多相位时钟发生电路33可以用控制时钟CLK的相位的常规PLL电路或DLL电路来实施。
逻辑电路34可以包括与非门NAND51和反相器IV51，且响应于使能信号EN而通过对内部时钟ICLK进行缓冲来产生参考时钟RCLK。当使能信号EN被使能为逻辑高电平时，逻辑电路34可以通过对内部时钟ICLK进行缓冲来产生参考时钟RCLK。使能信号EN可以被使能来检测传输路径31的抖动。
频率比较电路35可以包括第一触发器310、第二触发器320、第三触发器330和第四触发器340。
第一触发器310可以在第一分频时钟DCLK<1>转变时的时间处锁存参考时钟RCLK，并输出锁存的参考时钟RCLK作为第一电平信号FO<1>。
第二锁存器320可以在第二分频时钟DCLK<2>转变时的时间处锁存参考时钟RCLK，并输出锁存的参考时钟RCLK作为第二电平信号FO<2>。
第三锁存器330可以在第三分频时钟DCLK<3>转变时的时间处锁存参考时钟RCLK，并输出锁存的参考时钟RCLK作为第三电平信号FO<3>。
第四触发器340可以在第四分频时钟DCLK<4>转变时的时间处锁存参考时钟RCLK，并输出锁存的参考时钟RCLK作为第四电平信号FO<4>。
第一触发器310至第四触发器340锁存参考时钟RCLK以分别产生第一电平信号至第四电平信号FO<1:4>所借助的第一分频时钟至第四分频时钟DCLK<1:4>的电平可以根据实施例而以各种方式来设置。
即，频率比较电路35可以将第一分频时钟至第四分频时钟DCLK<1:4>的相位与参考时钟RCLK的相位进行比较，并根据比较结果来产生第一电平信号至第四电平信号FO<1:4>。由于频率比较电路35以与图2的频率比较电路15基本上类似的方式来配置和操作，因此省略对其的详细描述。
监控信号发生电路36可以响应于使能信号EN和锁定信号LOCK、根据第一电平信号至第四电平信号FO<1:4>的电平组合来产生第一监控信号至第N监控信号MS<1:N>。由于监控信号发生电路36以与图5的监控信号发生电路16基本上类似的方式来配置和操作，因此省略对其的详细描述。
根据本实施例的半导体系统可以检测在传输时钟所经由的传输路径中出现的抖动。此外，根据本实施例的半导体系统可以输出监控信号。监控信号可以包括在传输时钟所经由的内部传输路径中出现的抖动信息，且该半导体系统可以检测内部传输路径的抖动。
已经参照图1至图10而描述的半导体器件和半导体系统可以应用于包括存储系统、图形系统、计算系统和移动系统的电子系统。例如，参见图11，根据一个实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
根据来自存储器控制器1002的控制信号，数据储存器1001可以储存从存储器控制器1002施加的数据，读取储存的数据，以及将读取的数据输出给存储器控制器1002。数据储存器1001可以包括图1中所示的第二半导体器件2和图9中所示的第二半导体器件4。数据储存器1001可以包括即使电源被切断仍能持续储存储存在其中的数据的非易失性存储器。非易失性存储器可以包括快闪存储器(“或非”快闪存储器、“与非”快闪存储器)、PRAM(相变随机存取存储器)、RRAM(电阻式随机存取存储器)、STTRAM(自旋转移矩随机存取存储器)和MRAM(磁性随机存取存储器)。
存储器控制器1002可以对经由输入/输出接口1004而从外部设备(主机设备)施加的命令进行解码，并根据解码结果来控制针对数据储存器1001和缓冲存储器1003的数据输入/输出。存储器控制器1002可以包括图1中所示的第一半导体器件1和图9中所示的第一半导体器件3。在图11中，存储器控制器1002用一个模块来表示。然而，存储器控制器1002可以包括用于控制非易失性存储器的控制器和用于控制缓冲存储器1003(其为易失性存储器)的控制器。
缓冲存储器1003可以暂时储存要由存储器控制器1002处理的数据，即，要输入至数据储存器1001的数据或要从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002施加的数据。缓冲存储器1003可以读取储存的数据，并将读取的数据输出给存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如DRAM(动态随机存取存储器)、移动DRAM或SRAM(静态随机存取存储器)。
输入/输出接口1004可以提供存储器控制器1002与外部设备(主机)之间的物理连接，接收用于控制存储器控制器1002将数据输入至外部设备或从外部设备输出数据的控制信号，以及与外部设备交换数据。输入/输出接口1004可以包括各种接口协议(诸如USB(通用串行总线)、MMC(多媒体卡)、PCI-E(外围组件互连快速)、SCSI(小型计算机系统接口)、SAS(串行连接SCSI)、SATA(串行高级技术附件)、PATA(并行高级技术附件)、ESDI(增强型小设备接口)和IDE(集成驱动电路))中的一种。
电子系统1000可以用作主机设备的次级存储设备或外部储存设备。电子系统1000可以包括SSD(固态驱动盘)、USB存储器、SD(安全数字)卡、mSD(迷你安全数字)卡、微型SD卡、SDHC(安全数字大容量)卡、记忆棒卡、SM(智能媒体)卡、MMC、eMMC(嵌入式MMC)、CF(紧凑式闪存)卡等。
根据本公开的实施例，抖动检测电路和半导体系统可以检测在传输时钟所经由的传输路径中出现的抖动。
此外，抖动检测电路和半导体系统可以输出监控信号，所述监控信号包括在传输时钟所经由的内部传输路径中出现的抖动信息，从而将内部传输路径的抖动检测出来。
虽然已经出于说明的目的而公开了本公开的优选实施例，但是本领域技术人员将认识到，在不脱离所附权利要求所限定的本公开的范围和精神的情况下，各种修改、添加和替代是可能的。

Claims (20)

1.一种抖动检测电路，包括：
多相位时钟发生电路，被配置为通过对从多相位时钟发生电路的外部输入的时钟的频率进行分频以及控制时钟的相位而产生多个分频时钟，以及产生在针对所述多个分频时钟的相位控制操作完成时被使能的锁定信号；
传输路径，被配置为传输时钟作为内部时钟；以及
监控电路，被配置为产生多个监控信号，所述多个监控信号的电平组合根据内部时钟与所述多个分频时钟之间的相位差而改变。
2.如权利要求1所述的抖动检测电路，其中，所述多个监控信号通过将内部时钟的相位与所述多个分频时钟的相位进行比较而产生。
3.如权利要求1所述的抖动检测电路，其中，所述多个监控信号包括传输路径的抖动信息。
4.如权利要求1所述的抖动检测电路，其中，监控电路包括：
逻辑电路，被配置为响应于使能信号而通过对内部时钟进行缓冲而产生参考时钟；
频率比较电路，被配置为将所述多个分频时钟的相位与参考时钟的相位进行比较，以及根据比较结果而产生多个电平信号；以及
监控信号发生电路，被配置为响应于使能信号和锁定信号、根据所述多个电平信号的电平组合而产生所述多个监控信号。
5.如权利要求4所述的抖动检测电路，其中，使能信号被使能来检测传输路径的抖动。
6.如权利要求4所述的抖动检测电路，其中，频率比较电路包括：
第一触发器，被配置为在第一分频时钟转变时的时间处锁存参考时钟，以及输出锁存的参考时钟作为第一电平信号；
第二触发器，被配置为在第二分频时钟转变时的时间处锁存参考时钟，以及输出锁存的参考时钟作为第二电平信号；
第三触发器，被配置为在第三分频时钟转变时的时间处锁存参考时钟，以及输出锁存的参考时钟作为第三电平信号；以及
第四触发器，被配置为在第四分频时钟转变时的时间处锁存参考时钟，以及输出锁存的参考时钟作为第四电平信号。
7.如权利要求4所述的抖动检测电路，其中，监控信号发生电路包括：
比较电路，被配置为产生第一脉冲信号至第三脉冲信号，所述第一脉冲信号至第三脉冲信号在锁定信号被使能时的时间处被重置，且包括通过比较第一电平信号至第四电平信号的电平而产生的脉冲；
计数信号发生电路，被配置为产生第一计数信号至第三计数信号，以及产生在使能信号被禁止时的时间处被使能的控制信号，所述第一计数信号至第三计数信号在使能信号被使能时的时间处被重置以及响应于第一脉冲信号至第三脉冲信号的脉冲来计数；以及
串行转换电路，被配置为响应于控制信号、同步于时钟而使第一计数信号至第三计数信号串行化，以及输出串行化的信号作为所述多个监控信号。
8.如权利要求7所述的抖动检测电路，其中，比较电路包括：
比较信号发生电路，被配置为通过比较第一电平信号至第四电平信号的电平而产生第一比较信号至第三比较信号；以及
脉冲信号发生电路，被配置为产生第一脉冲信号至第三脉冲信号，所述第一脉冲信号至第三脉冲信号响应于锁定信号来重置并且包括响应于第一比较信号至第三比较信号而产生的脉冲。
9.如权利要求8所述的抖动检测电路，其中，比较信号发生电路包括：
第一逻辑元件，被配置为通过比较第一电平信号与第二电平信号的逻辑电平而产生第一比较信号；
第二逻辑元件，被配置为通过比较第二电平信号与第三电平信号的逻辑电平而产生第二比较信号；以及
第三逻辑元件，被配置为通过比较第三电平信号与第四电平信号的逻辑电平而产生第三比较信号。
10.如权利要求8所述的抖动检测电路，其中，脉冲信号发生电路包括：
第一脉冲发生电路，被配置为产生第一脉冲信号，所述第一脉冲信号响应于锁定信号来重置并且包括响应于第一比较信号而产生的脉冲；
第二脉冲发生电路，被配置为产生第二脉冲信号，所述第二脉冲信号响应于锁定信号来重置并且包括响应于第二比较信号而产生的脉冲；以及
第三脉冲发生电路，被配置为产生第三脉冲信号，所述第三脉冲信号响应于锁定信号来重置并且包括响应于第三比较信号而产生的脉冲。
11.如权利要求7所述的抖动检测电路，其中，计数信号发生电路包括：
计数器控制电路，被配置为产生重置信号，以及产生在使能信号被禁止时被使能的控制信号，所述重置信号包括在使能信号被使能时产生的脉冲；
第一计数器，被配置为产生第一计数信号，所述第一计数信号响应于重置信号的脉冲来重置以及响应于第一脉冲信号来计数；
第二计数器，被配置为产生第二计数信号，所述第二计数信号响应于重置信号的脉冲来重置以及响应于第二脉冲信号来计数；以及
第三计数器，被配置为产生第三计数信号，所述第三计数信号响应于重置信号的脉冲来重置以及响应于第三脉冲信号来计数。
12.一种半导体系统，包括：
第一半导体器件，被配置为：输出时钟，接收及输出数据，以及根据多个监控信号的电平组合来检测传输路径的抖动；以及
第二半导体器件，被配置为产生所述多个监控信号，所述多个监控信号的电平组合根据内部时钟与多个分频时钟之间的相位差而改变，所述内部时钟通过用于传输时钟的传输路径而产生，所述多个分频时钟通过对时钟的频率进行分频而得到。
13.如权利要求12所述的半导体系统，其中，所述多个监控信号通过将内部时钟的相位与所述多个分频时钟的相位进行比较而产生。
14.如权利要求12所述的半导体系统，其中，所述多个监控信号包括传输路径的抖动信息。
15.如权利要求12所述的半导体系统，其中，第二半导体器件包括：
抖动检测电路，被配置为通过将内部时钟的相位与所述多个分频时钟的相位进行比较而产生所述多个监控信号；以及
数据输入/输出电路，被配置为同步于内部时钟而输出内部数据作为数据或者输出数据作为内部数据。
16.如权利要求15所述的半导体系统，其中，抖动检测电路包括：
多相位时钟发生电路，被配置为通过对时钟的频率进行分频以及控制分频时钟的相位而产生所述多个分频时钟，以及产生在针对所述多个分频时钟的相位控制操作完成时被使能的锁定信号；
传输路径，被配置为传输时钟作为内部时钟；以及
监控电路，被配置为产生多个监控信号，所述多个监控信号的电平组合根据内部时钟与所述多个分频时钟之间的相位差而改变。
17.如权利要求16所述的半导体系统，其中，监控电路包括：
逻辑电路，被配置为响应于使能信号而通过对内部时钟进行缓冲而产生参考时钟；
频率比较电路，被配置为将所述多个分频时钟的相位与参考时钟的相位进行比较，以及根据比较结果而产生多个电平信号；以及
监控信号发生电路，被配置为响应于使能信号和锁定信号、根据所述多个电平信号的电平组合而产生所述多个监控信号。
18.如权利要求17所述的半导体系统，其中，使能信号被使能来检测传输路径的抖动。
19.如权利要求15所述的半导体系统，其中，抖动检测电路包括：
传输路径，被配置为传输时钟作为内部时钟；以及
监控电路，被配置为产生所述多个监控信号，所述多个监控信号的电平组合根据内部时钟与所述多个分频时钟之间的相位差而改变，所述多个分频时钟通过对时钟的频率进行分频以及控制时钟的相位而产生。
20.如权利要求19所述的半导体系统，其中，监控电路包括：
多相位时钟发生电路，被配置为通过对时钟的频率进行分频以及控制时钟的相位而产生所述多个分频时钟，以及产生在针对所述多个分频时钟的相位控制操作完成时被使能的锁定信号；
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