KR20150033293A - 위상 감지 장치 및 위상 감지 방법 - Google Patents

위상 감지 장치 및 위상 감지 방법 Download PDF

Info

Publication number
KR20150033293A
KR20150033293A KR20130113109A KR20130113109A KR20150033293A KR 20150033293 A KR20150033293 A KR 20150033293A KR 20130113109 A KR20130113109 A KR 20130113109A KR 20130113109 A KR20130113109 A KR 20130113109A KR 20150033293 A KR20150033293 A KR 20150033293A
Authority
KR
South Korea
Prior art keywords
phase
data strobe
signal
clock signal
clock
Prior art date
Application number
KR20130113109A
Other languages
English (en)
Other versions
KR102087235B1 (ko
Inventor
송근수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130113109A priority Critical patent/KR102087235B1/ko
Priority to US14/231,060 priority patent/US8917113B1/en
Priority to CN201410148537.2A priority patent/CN104467833B/zh
Publication of KR20150033293A publication Critical patent/KR20150033293A/ko
Application granted granted Critical
Publication of KR102087235B1 publication Critical patent/KR102087235B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

본 발명에 따른 위상 감지 장치는, 외부로부터 제공된 클럭 신호를 분주하여 복수의 클럭 분주 신호들을 생성하는 클럭 분주기, 복수의 클럭 분주 신호들에 기초하여 클럭 신호와 동일한 주파수를 갖는 복원 클럭 신호를 생성하는 복원기, 및 데이터 스트로브 신호에 응답하여 복원 클럭 신호의 위상을 감지하는 위상 감지부를 포함한다.

Description

위상 감지 장치 및 위상 감지 방법{Phase detecting apparatus and method for detecting phase}
본 발명은 위상 감지 장치 및 위상 감지 방법에 관한 것으로, 더욱 상세하게는 분주기를 구비하는 위상 감지 장치 및 위상 감지 방법에 관한 것이다.
전자 기기에는 다양한 동작을 수행하기 위한 여러 동작 유닛들이 포함되어 있다.
전자 기기의 동작 속도가 빨라짐에 따라, 복수의 동작 유닛들에 대하여 공통으로 제공되는 동작 신호들은, 동작 유닛들이 배치된 위치에 따라 또는 동작 유닛들로 연결된 신호 연결선의 특성에 따라서 완벽하게 동일한 타이밍으로 제공될 수는 없다.
본 발명이 이루고자 하는 기술적 과제는 고속으로 상태가 변화하는 신호들의 내부적인 동작을 위해서는 분주한 이후에 동작에 이용하도록 하나, 위상 감지의 경우에는 분주된 신호의 주파수를 복원하여 위상을 감지함으로써 위상 감지의 정확성을 향상시킬 수 있는 위상 감지 장치 및 위상 감지 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 고속으로 천이하는 신호들의 위상을 정확하게 감지하는 한편으로 감지된 위상이 상승 또는 하강 엣지인지를 감지할 필요가 없도록 하는 위상 감지 장치 및 위상 감지 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 위상 감지 장치는 외부로부터 제공된 클럭 신호를 분주하여 복수의 클럭 분주 신호들을 생성하는 클럭 분주기, 상기 복수의 클럭 분주 신호들에 기초하여 상기 클럭 신호와 동일한 주파수를 갖는 복원 클럭 신호를 생성하는 복원기, 및 데이터 스트로브 신호에 응답하여 상기 복원 클럭 신호의 위상을 감지하는 위상 감지부를 포함한다.
본 발명의 일 실시예에 따른 위상 감지 시스템은 클럭 신호 및 외부 데이터 스트로브 신호를 생성하여 제공하는 컨트롤러; 및 상기 클럭 신호 및 외부 데이터 스트로브 신호를 분주하여 클럭 분주 신호들 및 데이터 스트로브 신호들을 생성하고, 상기 분주된 클럭 신호에 기초하여 상기 클럭 신호와 동일한 주파수를 갖는 복원 클럭 신호를 생성하여 상기 데이터 스트로브 신호에 기초하여 상기 복원 클럭 신호의 위상을 감지하여 위상 감지 결과를 생성하는 위상 감지 장치를 포함한다.
본 발명의 일 실시예에 따른 위상 감지 방법은 외부로부터 수신한 클럭 신호 및 외부 데이터 스트로브 신호를 분주하여 복수의 클럭 분주 신호들 및 데이터 스트로브 신호들을 생성하는 단계, 상기 복수의 클럭 분주 신호들에 기초하여 상기 클럭 신호와 동일한 주파수를 갖는 복원 클럭 신호를 생성하는 단계, 및 상기 데이터 스트로브 신호들에 응답하여 상기 복원 클럭 신호의 위상을 감지하는 단계를 포함한다.
본 발명의 실시예들에 따른 위상 감지 장치 및 위상 감지 방법은 외부의 고속 신호들을 분주하고, 이들의 위상을 감지하는 단계에서 주파수를 다시 복원하여 엣지의 방향성을 감지하지 않도록 한다. 따라서 위상의 뒤집힘을 고려하지 않아도 정확하게 위상을 감지할 수 있다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 위상 감지 시스템을 나타내는 블록도이다.
도 2는 컨트롤러로부터 동작 유닛들에 제공되는 제어 신호의 경로에 대하여 설명하기 위한 개념도이다.
도 3은 본 발명의 일 실시예에 따른 동작 유닛에 포함된 위상 감지 장치를 나타내는 도면이다.
도 4는 도 3의 복원기의 일 실시예를 나타내는 도면이다.
도 5는 도 4의 복원기의 동작에 의한 신호를 나타내는 타이밍 도이다.
도 6은 도 3의 위상 감지부의 일 실시예를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 위상 감지 장치의 동작을 설명하기 위한 타이밍 도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 위상 감지 시스템의 동작을 예시적으로 설명하기 위한 타이밍 도들이다.
도 10은 본 발명의 일 실시예에 따른 위상 감지 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 위상 감지 방법을 설명하기 위한 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 위상 감지 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 위상 감지 시스템(10)은 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다.
컨트롤러(100)는 메모리 장치(200)를 제어하기 위한 다양한 신호들을 생성하여 전송한다. 실시예에 따라, 컨트롤러(100)는 신호 생성부(110) 및 송신부(120)를 포함할 수 있다.
신호 생성부(110)는 제어 신호를 비롯한 다양한 신호들을 생성하는데, 본 발명에서는 호스트(20, 도 10 참조)와 같은 외부 장치에서부터 제공된 커맨드 신호에 응답하여 위상 감지 모드에 진입하면, 컨트롤러(100)는 클럭 신호(CLK, CLKB) 및 외부 데이터 스트로브 신호(DQS, DQSB)를 메모리 장치(200)에 제공한다. 실시예에 따라, 클럭 신호(CLK, CLKB)는 동작 모드에 관계없이 지속적으로 메모리 장치(200)에 제공되고 있을 수 있다.
실시예에 따라, 컨트롤러(100)는 클럭 및 반전 클럭으로 구성된 클럭 신호(CLK, CLKB)를 제공하고, 스트로브 및 반전 스트로브로 구성된 외부 데이터 스트로브 신호(DQS, DQSB)를 제공한다. 이들은 서로 차동적으로(Differentially) 제공되어 신호 정확성을 향상시킬 수 있다.
다만, 각 신호들은 예시적인 것으로, 클럭 신호(CLK, CLKB)는 제1 제어 신호에 상응하고, 외부 데이터 스트로브 신호(DQS, DQSB)는 제2 제어 신호에 상응할 수 있으며, 컨트롤러(100)에서 메모리 장치(200)로 제공되는 신호들 중 어느 것에도 상응할 수 있다.
컨트롤러(100)는 메모리 장치(200)로부터 제공되는 위상 감지 결과(PD)에 기초하여, 클럭 신호(CLK, CLKB) 또는 외부 데이터 스트로브 신호(DQS, DQSB)의 생성 시점, 구체적으로는 엣지가 감지되는 시점을 제어할 수 있다.
특히, 신호 생성부(110)는 각 신호들의 생성 시점을 제어하며, 실시예에 따라 인코더(encoder)를 포함하여 구현될 수도 있다. 송신부(120)는 생성된 신호를 메모리 장치(200)에 제공한다.
메모리 장치(200)는 적어도 하나의 동작 유닛(210)을 포함한다. 복수의 동작 유닛(210)들이 포함된 경우, 동작 유닛(210)들은 각각의 독립적인 단위들로 동일하거나 상이한 동작을 수행할 수 있다.
실시예에 따라, 복수의 동작 유닛들(210)은 데이터를 저장하기 위한 메모리 모듈로 구현될 수 있다. 각 메모리 모듈은 컨트롤러(100)로부터 수신된 제어 신호에 따라서 독립적으로 동작할 수 있다. 메모리 모듈은 데이터를 저장하기 위한 휘발성 및/또는 비휘발성 메모리 셀들을 포함할 수 있다.
예를 들어, 동작 유닛(210)은 메모리 장치(200)의 복수의 신호 연결선들을 통하여 컨트롤러(100)로부터 제공된 제어 신호들을 수신하거나, 신호 연결선들을 통하여 컨트롤러(100)에 대하여 신호를 송신할 수 있다.
컨트롤러(100)는 복수의 동작 유닛들(210)에 대하여 제어 신호들을 송신한다. 제어 신호들은 클럭 신호, 커맨드/어드레스 신호, 데이터 스트로브 신호를 포함할 수 있다.
제어 신호들은 동작 유닛들(210)에 공통으로 제공되거나, 개별적으로 제공될 수 있다.
예를 들어, 컨트롤러(100)와 메모리 장치(200)는 별도의 칩으로 구성되어 핀(pin)과 같은 신호 연결선을 통해 신호를 송수신할 수 있다. 제어 신호가 공통으로 제공된다는 것은, 하나의 신호 연결선을 통하여 메모리 장치(200) 내부로 제어 신호가 제공되고, 메모리 장치(200) 내부에서 별도의 신호 경로를 통하여 각 동작 유닛으로 제어 신호가 제공되는 것을 의미한다. 예를 들어 fly-by 설계라고 일컬어진다.
이와는 달리, 제어 신호가 개별적으로 제공된다는 것은, 컨트롤러(100)로부터 각각의 신호 연결선을 통하여 각 동작 유닛으로 제어 신호가 제공된다는 것을 의미한다.
제어 신호들의 제공에 대해서는 도 2를 참조하여 구체적으로 설명하도록 한다.
도 2는 컨트롤러로부터 동작 유닛들에 제공되는 제어 신호의 경로에 대하여 설명하기 위한 개념도이다.
도 2를 참조하면, 복수의 동작 유닛들(210a, 210b, 210c, 210d)에 대하여 제공되는 두 가지 유형의 신호들이 있다.
실시예에 따라, 두 가지 유형의 제어 신호들은 각 동작 유닛들(210a, 210b, 210c, 210d)에 각각 개별적으로 제공되는 제1 제어 신호(CON1), 및 각 동작 유닛들(210a, 210b, 210c, 210d)에 대하여 하나의 경로를 통하여 순차적으로 제공되는 제2 제어 신호(CON2)를 포함할 수 있다.
실시예에 따라, 제1 제어 신호(CON1)는 각 동작 유닛들(210a, 210b, 210c, 210d)에 대하여 컨트롤러(100)로부터 단자(terminal)나 핀과 같은 신호 연결선을 통하여 개별적으로 제공될 수 있다. 제2 제어 신호(CON2)는 하나의 단자나 핀과 같은 신호 연결선을 통하여 메모리 장치(200)에 수신되며, 수신된 이후에 메모리 장치(200) 내부적으로 신호 경로가 갈라져 각 동작 유닛들(210a, 210b, 210c, 210d)에 도달할 수 있다.
이상적으로는 제1 제어 신호(CON1)와 제2 제어 신호(CON2)가 각각의 동작 유닛들(210a, 210b, 210c, 210d)에 도달하는 시간이 동일하다. 따라서 각 동작 유닛들(210a, 210b, 210c, 210d) 내부적으로 제1 제어 신호(CON1)와 제2 제어 신호(CON2)의 위상 차이가 없거나, 위상 차이가 있다고 하더라도 동일한 위상 차이를 가질 것이다.
그러나, 제2 제어 신호(CON2)가 제공되는 경로가 상이하기 때문에 제1 동작 유닛(210a) 보다는 제4 동작 유닛(210d)에 제공되는 제2 제어 신호(CON2)의 지연량이 더 클 것으로 예측된다. 반면에 제1 제어 신호(CON1)가 각 동작 유닛들(210a, 210b, 210c, 210d)에 수신된 시점은 거의 동일할 것이다.
동작 유닛들(210a, 210b, 210c, 210d)은 제1 제어 신호(CON1)와 제2 제어 신호(CON2)가 동일한 위상을 가지면서 동작을 하여야만 신뢰성을 향상시킬 수 있으므로 제1 제어 신호(CON1)와 제2 제어 신호(CON2) 사이의 위상 동기가 요구된다.
다만, 설명한 바와 같이 각 동작 유닛들(210a, 210b, 210c, 210d)에 있어서 제1 제어 신호(CON1)와 제2 제어 신호(CON2)의 위상을 차이가 상이할 것이므로, 각각의 동작 유닛들(210a, 210b, 210c, 210d)에 대해서 모두 위상 감지 동작이 수행될 필요가 있다.
제1 제어 신호(CON1)와 제2 제어 신호(CON2)의 위상 차이는 상술한 신호 경로뿐만 아니라 다양한 요인에 의하여 발생할 수 있다. 예를 들어, 신호 무결성(Signal integrity)이나 동작 유닛(210a, 210b, 210c, 210d) 내에서 제1 제어 신호(CON1) 및 제2 제어 신호(CON2)가 수신되는 수신 버퍼의 특성에 의해서도 위상 차이가 발생하거나, 위상을 감지하는 시점이 달라질 수 있다.
신호 무결성을 결정하는 요인은 노이즈, 신호 전달 시점 및 EMI(ElectroMagnetic Interface) 등일 수 있다. 제2 제어 신호(CON2)가 제공되는 신호 선의 경로 형태, 주변 회로들에 따라서 신호 무결성 특성이 상이해진다. 또한, 수신 버퍼의 특성에 따라서 특정한 레벨의 제2 제어 신호(CON2)를 감지하는 능력이 달라질 수 있다.
실시예에 따라, 제1 제어 신호(CON1)는 클럭 신호(CLK, CLKB)에 상응하며, 제2 제어 신호(CON2)는 외부 데이터 스트로브 신호(DQS, DQSB)에 상응할 수 있다. 데이터 스트로브 신호(DQS)는 특정 시점에 펄스가 발생되는 신호일 수 있으며, 클럭 신호(CLK, CLKB)는 일정한 주기를 가지면서 발진하는 신호일 수 있다. 다만 실시예에 따라서 제1 제어 신호(CON1) 및 제2 제어 신호(CON2)는 상이해질 수 있으며 이에 한정되지는 않는다.
도 3은 본 발명의 일 실시예에 따른 동작 유닛에 포함된 위상 감지 장치를 나타내는 도면이다.
도 3을 참조하면, 위상 감지 장치(250)는 제1 분주기(255), 제2 분주기(257), 복원기(258) 및 위상 감지부(259)를 포함할 수 있다.
도 1을 참조하여 설명한 바와 같이, 컨트롤러(100)로부터 차동적으로 제공된 클럭(CLK) 및 반전 클럭(CLKB)은 내부 클럭(ICLK) 및 내부 반전 클럭(ICLKB)으로서 제1 분주기(255)에 제공된다. 클럭(CLK) 및 반전 클럭(CLKB)은 클럭 신호(CLK, CLKB)에 포함될 수 있다.
제1 분주기(255)는 내부 클럭(ICLK) 및 내부 반전 클럭(ICLKB)을 2분주 하여 4 개의 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK270)을 생성한다. 다만 이는 예시적인 것이고 특정한 분주율에 의하여 다양한 수의 분주 클럭들을 생성할 수도 있다.
위상 감지 장치(250)에 제공된 클럭(CLK) 및 반전 클럭(CLKB)이 상당히 빠른 속도로 천이하기 때문에 분주 이후에는 위상 감지 장치(250) 내부적으로 동작이 용이할 수 있다. 즉, 분주된 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK270)은 메모리 장치(200) 내에서 위상 감지 장치(250) 이외의 다른 구성요소들의 동작에 이용될 수 있다.
실시예에 따라, 데이터 스트로브에 응답하여 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK270)의 위상을 감지할 수 있다. 이 경우, 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK270) 각각이 논리 상태 ‘하이’에 상응하는 경우에는 상승 엣지와 인접하였는지 하강 엣지와 인접하였는 지를 알 수 없으며, 또한 각 클럭 분주 신호들마다 위상이 상이하기 때문에 위상 감지에 소요되는 시간도 길어질 수밖에 없아.
복원기(258)는 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK270)을 클럭(CLK) 및 반전 클럭(CLKB)과 동일한 주파수를 갖는 복원 클럭 신호(RCLK)로 생성한다. 이에 따라서 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK270) 중 어느 것에 대해서도 동일한 위상을 감지할 수 있도록 한다.
복원기(258)는 복수의 논리 연산자들을 포함하여 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK270)에 대하여 논리 연산을 수행하여 복원 클럭 신호(RCLK)를 생성할 수 있다.
제2 분주기(257)는 외부 데이터 스트로브 신호에 포함된 외부 데이터 스트로브(DQS) 및 외부 반전 데이터 스트로브(DQSB)를 데이터 스트로브 신호(IDQS)로 제공받고, 이를 분주하여 복수의 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270)을 생성하여 위상 감지부(259)에 제공한다.
클럭 신호와 마찬가지로, 외부 데이터 스트로브 신호는 외부 데이터 스트로브(DQS) 및 외부 반전 데이터 스트로브(DQSB)로서 차동적으로 제공될 수 있다.
제2 분주기(257)는 데이터 스트로브 신호(IDQS) 및 반전 데이터 스트로브 신호(IDQSB)를 2분주하여 4개의 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270)을 생성하여 위상 감지부(259)에 제공할 수 있다.
제1 분주기(255)와 유사하게, 제2 분주기(257)는 다양한 분주율로 데이터 스트로브 신호(IDQS)를 분주할 수 있으며 이에 따라서 다양한 수의 데이터 스트로브 분주 신호를 생성할 수 있다.
위상 감지부(259)는 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270) 중 적어도 일부에 응답하여 복원 클럭 신호(RCLK)의 위상을 감지한다. 위상 감지부(259)는 감지된 위상에 기초하여 위상 감지 결과(PD)를 생성한다. 위상 감지 결과(PD)는 컨트롤러(100) 내부의 신호 생성부(110)에 제공될 수 있으며, 신호 생성부(110)는 위상 감지 결과(PD)에 기초하여 클럭 신호(CLK, CLKB) 및 외부 데이터 스트로브 신호(DQS, DQSB) 중 적어도 하나의 생성 시점을 제어하여 생성할 수 있다.
실시예에 따라, 위상 감지 장치(250)는 클럭(CLK) 및 반전 클럭(CLKB)을 수신하는 제1 버퍼(251) 및 외부 데이터 스트로브(DQS) 외부 반전 데이터 스트로브(DQSB)를 수신하는 제2 버퍼(253)를 더 포함할 수 있다.
제1 버퍼(251)와 제2 버퍼(253) 각각은 차동 신호들을 수신하기 위하여 각각 두 개씩의 수신 버퍼들을 포함할 수 있다.
도 4는 도 3의 복원기의 일 실시예를 나타내는 도면이다.
도 4를 참조하면, 복원기(258)는 복수의 논리 연산자들을 포함하여 논리 연산을 수행함으로써 구현될 수 있다.
제1 분주 클럭 신호(ICLK0) 및 제1 인버터(I1)를 통하여 반전된 제2 분주 클럭 신호(ICLK90)는 제1 논리 연산자(L1)에 제공된다.
제1 논리 연산자(L1)는 부정 논리곱 연산과 같은 논리 연산을 수행하여 제1 중간 복원 신호(ICLK0_CHP)를 제공한다.
제3 분주 클럭 신호(ICLK180) 및 제2 인버터(I2)를 통하여 반전된 제4 분주 클럭 신호(ICLK270)는 제2 논리 연산자(L2)에 제공된다.
제2 논리 연산자(L2)는 부정 논리곱 연산과 같은 논리 연산을 수행하여 제2 중간 복원 신호(ICLK90_CHP)를 제공한다.
제1 중간 복원 신호(ICLK0_CHP) 및 제2 중간 복원 신호(ICLK90_CHP)는 제3 논리 연산자(L3)에 제공되고, 제3 논리 연산자(L3)는 부정 논리곱 연산과 같은 논리 연산을 수행하여 복원 클럭 신호(RCLK)를 생성한다.
도 5는 도 4의 복원기의 동작에 의한 신호를 나타내는 타이밍 도이다.
도 5를 참조하면, 복수의 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK270)에 대하여 논리 연산을 수행함으로써 제1 분주기(255)에 의하여 분주되기 이전과 동일한 주파수를 갖는 복원 클럭 신호(RCLK)가 생성된다.
도 6은 도 3의 위상 감지부의 일 실시예를 나타내는 도면이다.
도 6을 참조하면, 위상 감지부(259)는 엣지 동기 위상 감지기(2590) 및 감지 결과 출력기(2595)를 포함한다.
엣지 동기 위상 감지기(2590)는 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270) 중 반전되는 관계를 가진 하나의 쌍을 선택하여 이들에 응답하여 복원 클럭 신호(RCLK)의 위상을 감지한다. 예를 들어, 제1 데이터 스트로브 분주 신호(IDQS0)와 제3 데이터 스트로브 분주 신호(IDQS90), 제2 데이터 스트로브 신호(IDQS90)와 제4 데이터 스트로브 분주 신호(IDQS270)가 위상 감지를 위한 엣지 데이터 스트로브(QDQS)와 반전 엣지 데이터 스트로브(QDQSB)로서 제공될 수 있다.
다만, 이는 예시적인 것이고 제2 분주기(257)에 의하여 분주된 복수의 데이터 스트로브 분주 신호들 중에서 하나를 선택하고 이의 반전 신호가 엣지 동기 위상 감지기(2590)에 제공될 수 있다.
실시예에 따라, 엣지 동기 위상 감지기(2590)는 제1 엣지 트리거 플립 플롭(flip flop)(2591), 제2 엣지 트리거 플립 플롭(2593)을 포함할 수 있다.
엣지 트리거 플립 플롭들(2591, 2593)은 각각 엣지 데이터 스트로브(QDQS), 반전 엣지 데이터 스트로브(QDQSB)의 상승 엣지에 응답하여 복원 클럭 신호(RCLK)의 위상을 출력한다.
예를 들어, 엣지 트리거 플립 플롭들은 복원 클럭 신호(RCLK)의 입력을 그대로 저장하고 있다가, 엣지 데이터 스트로브(QDQS) 또는 반전 엣지 데이터 스트로브(QDQSB)가 상승함에 따라서 저장되어 있던 값을 출력하는 D 플립 플롭으로 구현될 수 있다.
제1 엣지 트리거 플립 플롭(2591)은 엣지 데이터 스트로브(QDQS)의 상승 엣지에서의 복원 클럭 신호(RCLK)의 위상을 제1 감지 위상(LAT0)으로 제공한다. 실시예에 따라, 제1 엣지 트리거 플립 플롭(2591)은 제1 반전 감시 위상(LATT0)도 함께 감지 결과 출력기(2595)에 제공할 수 있다.
제2 엣지 트리거 플립 플롭(2593)은 반전 엣지 데이터 스트로브(QDQSB)의 상승 엣지에서의 복원 클럭 신호(RCLK)의 위상을 제2 감지 위상(LAT1)으로 제공한다. 실시예에 따라, 제2 엣지 트리거 플립 플롭(2593)은 제2 반전 감시 위상(LATT1)도 함께 감지 결과 출력기(2595)에 제공할 수 있다.
감지 결과 출력기(2595)는 제1 감지 위상(LAT0) 및 제2 감지 위상(LAT1)을 각각 선택적으로 위상 감지 결과(PD)로서 제공한다.
감지 결과 출력기(2595)는 상보적인 PMOS 트랜지스터(MP1, MP2)와 NMOS 트랜지스터(MN1, MN2)가 직렬로 연결된 구동부와 래치 회로(I3, I4)를 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 위상 감지 장치의 동작을 설명하기 위한 타이밍 도이다.
도 3 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 위상 감지 장치의 동작을 설명하도록 한다.
컨트롤러(100)로부터 클럭 신호(CLK, CLKB) 및 외부 데이터 스트로브 신호(DQS, DQSB)가 메모리 장치(200)에 제공된다. 메모리 장치(200)에 구비된 동작 유닛(210)에 각각 구비된 위상 감지 장치(250)는 클럭 신호(CLK, CLKB)가 분주된 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK270)에 기초하여 복원 클럭 신호(RCLK)를 생성한다.
도 7을 참조하면, 클럭 신호(CLK, CLKB)와 복원 클럭 신호(RCLK)는 주파수는 동일하지만, 위상은 차이가 있음을 알 수 있다.
외부 데이터 스트로브 신호(DQS, DQSB)를 분주한 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270) 중 선택된 엣지 데이터 스트로브(QDQS) 및 반전 엣지 데이터 스트로브(QDQSB) 또한 외부 데이터 스트로브 신호(DQS, DQSB)와 위상이 동일하지 않다. 위상의 차이는 상술한 바와 같이 컨트롤러(100)로부터 메모리 장치(200)에 제공되는 신호 연결 및 각 동작 유닛(210)의 버퍼 특성 등에 기인한 것이다.
t1 시점에서, 엣지 데이터 스트로브(QDQS)의 상승 엣지에 응답하여 엣지 동기 위상 감지기(2590)가 복원 클럭 신호(RCLK)의 위상에 상응하는 논리 상태 ‘로우’의 제1 감지 위상(LAT0)을 제1 PMOS 트랜지스터(MP1)에 제공한다. 제1 반전 감지 위상(LATT0)은 논리 상태 ‘하이’에 상응할 것이므로, 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)가 턴-온되어 래치 노드(LN)에 논리 상태 ‘하이’에 상응하는 위상 감지 결과(PD)가 출력된다.
또한, 제3 인버터(I3) 및 제4 인버터(I4)로 구성된 래치 회로 내에도 동일한 값이 저장될 수 있다.
t2 시점에서 반전 엣지 데이터 스트로브(QDQSB)의 상승 엣지에 응답하여 제2 엣지 트리거 플립 플롭(2593)이 복원 클럭 신호(RCLK)의 위상을 감지한다. 여전히 복원 클럭 신호(RCLK)는 논리 상태 ‘로우’에 상응하므로, 논리 상태 ‘로우’에 상응하는 제2 감지 위상(LAT1)과 논리 상태 ‘하이’에 상응하는 제2 반전 감지 위상(LATT1)이 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)의 게이트 단자에 각각 제공된다.
마찬가지로, 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)가 턴-온되고, 래치 노드(LN)는 논리 상태 ‘하이’에 상응하게 되어 위상 감지 결과(PD)는 변하지 않는다.
t3 시점에서는 엣지 동기 위상 감지기(2590)가 엣지 데이터 스트로브(QDQS)에 응답하여 복원 클럭 신호(RCLK)의 위상이 감지되고, t4 시점에서는 반전 엣지 데이터 스트로브(QDQSB)에 응답하여 복원 클럭 신호(RCLK)의 위상이 감지된다.
t3 시점과 t4 시점에서는 복원 클럭 신호(RCLK)가 모두 논리 상태 ‘로우’에 상응하는 바, 위상 감지 결과(PD)는 논리 상태 ‘하이’로 계속 유지된다. 결국 이러한 과정을 통하여 엣지 데이터 스트로브(QDQS)의 상승 엣지와 하강 엣지에서 모두 위상이 감지되는 것과 동일한 효과를 얻을 수 있다. 또한 복원 클럭 신호(RCLK)는 클럭 신호(CLK, CLKB)와 동일한 주파수를 가지기 때문에 컨트롤러(100)가 위상 감지 결과에 따라 위상을 보정하기 용이하다.
t5 시점에서는 제1 엣지 트리거 플립 플롭(2591)이 엣지 데이터 스트로브(QDQS)에 응답하여 복원 클럭 신호(RCLK)의 위상을 감지한 결과, 논리 상태 ‘하이’에 상응하는 것으로 판단한다.
제1 감지 위상(LAT0)은 논리 상태 ‘하이’에 상응하고, 제1 반전 감지 위상(LATT0)은 논리 상태 ‘로우’에 상응하므로, 제1 PMOS 트랜지스터(MP1)와 제2 NMOS 트랜지스터(MN1)가 턴-오프된다.
이에 따라서 위상 감지 결과(PD)는 논리 상태 ‘로우’로 천이한다. t5 시점에서 위상 감지 결과(PD)가 바뀌었으므로, 컨트롤러(100)는 t5 시점을 전후하여 위상 동기가 일어날 수 있음을 판단할 수 있다.
컨트롤러(100)가 제공하는 클럭 신호(CLK, CLKB)는 분주되기 이전의 신호이기 때문에 복원 클럭 신호(RCLK)가 아니라 클럭 분주 신호들 중 하나를 사용하여 위상을 감지하면, 클럭 분주 신호의 논리 상태 ‘하이’라고 하더라도 상승 엣지 또는 하강 엣지와의 거리를 알아야만 하는 단점이 있다.
본 발명의 일 실시예에 따른 위상 감지 장치(250)는 분주된 클럭들을 본래의 클럭 신호(CLK, CLKB)와 동일한 주파수를 갖는 복원 클럭 신호(RCLK)로 생성함으로써 추가적인 위상 감지 없이 간단하게 위상을 감지하고, 클럭 신호(CLK, CLKB)와 외부 데이터 스트로브 신호(DQS, DQSB)의 위상을 동기시킬 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 위상 감지 시스템의 동작을 예시적으로 설명하기 위한 타이밍 도들이다.
상술한 바와 같이, 메모리 장치(200)는 컨트롤러(100)로부터 수신된 클럭 신호(CLK, CLKB) 및 외부 데이터 스트로브 신호(DQS, DQSB)를 분주하여 사용하는 데, 이는 각각의 신호들의 천이 속도가 빠르기 때문이다.
고속으로 천이하는 신호들은 신호 무결성 등의 요인으로 신호가 왜곡되어 엣지 감지가 용이하지 않을 수 있다. 특히 외부 데이터 스트로브 신호(DQS, DQSB)에 응답하여 복원 클럭 신호(RCLK)의 위상을 감지하는 경우에는, 외부 데이터 스트로브 신호(DQS, DQSB)의 엣지 감지가 위상 감지의 정확도에 가장 큰 영향을 미칠 수 있다.
컨트롤러(100)와 메모리 장치(200)는 신호 연결선을 통하여 연결되는데, 외부 데이터 스트로브 신호(DQS, DQSB)가 기설정된 시간 동안 논리 상태 ‘로우’를 유지하다가 펄스, 즉, 상승 엣지를 가지게 되면 신호의 왜곡이 가장 심하게 일어난다. 그 이후에 기설정된 시간 미만으로 상승 엣지를 다시 발생하는 경우에는 신호 왜곡을 어느 정도 무시할 수 있다.
따라서, 외부 데이터 스트로브 신호(DQS, DQSB)의 왜곡된 신호를 배제하고 그 이후의 상승 엣지에 대하여 복원 클럭 신호(RCLK)에 대한 위상 감지를 수행한다.
본 명세서에서는 외부 데이터 스트로브 신호(DQS, DQSB)가 펄스 또는 상승 엣지를 갖는 것으로 설명하였다. 일반적으로 펄스는 유지 시간이 거의 없으나, 본 명세서에서 외부 데이터 스트로브 신호(DQS, DQSB)를 비롯하여 외부 데이터 스트로브 신호(DQS, DQSB)에 기초하여 생성된 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270), 엣지 데이터 스트로브(QDQS), 및 반전 엣지 데이터 스트로브(QDQSB)는 일정한 하이(High) 구간 및 로우(Low) 구간을 가지는 것으로 설명한다. 하이 구간은 논리 상태 ‘하이’가 유지되는 구간, 즉, 펄스 지속 구간에 상응하며, 로우 구간은 논리 상태 ‘로우’가 유지되는 구간, 즉 펄스가 생성되지 않는 구간에 상응한다.
위상 감지 장치(250)에 포함된 위상 감지부(259)는 커맨드 신호에 응답하여 위상 감지 모드에 진입한 이후, 외부 데이터 스트로브 신호(DQS, DQSB) 중 첫 번째 펄스를 무시하고, 두 번째 펄스의 상승 엣지(rising edge)부터 위상을 검출하도록 한다. 여기서 첫 번째 상승 엣지는 외부 데이터 스트로브(DQS)의 첫 번째 펄스에 상응할 수 있다.
예를 들어 외부 데이터 스트로브(DQS)의 첫 번째 펄스는 제2 버퍼(253)에서부터 제거되어 제2 분주기(257) 자체에 제공되지 않거나, 제2 분주기(257) 내에서 첫 번째 펄스를 무시하고 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270)을 생성할 수도 있다.
외부 데이터 스트로브(DQS)의 첫 번째 펄스를 무시하는 동작은 위상 감지 장치(250) 내의 별도의 제어부(도시되지 않음)에 의하여 이루어지거나 컨트롤러(100)에서부터 위상 감지 장치(250)에 대하여 첫 번째 펄스에 대한 위상 감지를 수행하지 않도록 제어 신호를 제공할 수도 있다.
따라서 컨트롤러(100)도 위상 감지 모드에 진입한 이후, 처음으로 제공되는 외부 데이터 스트로브(DQS)는 기설정된 시간 이내에 두 번의 상승 엣지(즉, 펄스)를 가지도록 한다. 실시예에 따라, 두 번의 상승 엣지들 사이의 간격은 클럭 신호(CLK, CLKB)의 한 주기와 실질적으로 동일할 수 있다.
여기서 첫 번째 상승 엣지라고 하는 것은 위상 감지 모드에 진입한 이후의 첫 번째 펄스이거나, 위상 감지 모드에 진입한 이후, 외부 데이터 스트로브(DQS)가 기설정된 시간 이상 로우 구간이 유지된 이후에 발생된 펄스의 상승 엣지를 의미할 수도 있다.
따라서 기설정된 시간 동안 논리 상태 ‘로우’로 유지되다가 상승하는 경우에는 그 상승 엣지를 무시하고 이어지는 상승 엣지부터 위상을 감지한다. 따라서 신호 특성이 어느 정도 안정된 이후에 위상을 감지함으로써 위상 감지의 정확도를 향상시킬 수 있다.
위상 감지부(259)는 외부 데이터 스트로브(DQS)의 상승 엣지와 직전 상승 엣지와의 시간 간격을 감지하여 상승 엣지들 사이의 시간 간격이 기설정된 시간 간격 이상인 경우에는 현재의 상승 엣지에 대하여 위상 감지를 하지 않도록 한다. 구체적으로 위상 감지부(259)에서는 외부 데이터 스트로브(DQS)에 기초하여 생성된 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270) 중 하나에 대하여 위상을 감지하지 않을 수 있다.
실시예에 따라, 외부 데이터 스트로브(DQS)의 첫 번째 상승 엣지에 대하여 제2 버퍼(253)가 데이터 스트로브 신호(IDQS)를 생성하지 않거나, 제2 분주기(257)가 외부 데이터 스트로브(DQS)의 첫 번째 상승 엣지에 대해서는 동작하지 않고 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270)을 생성할 수 있다.
외부 데이터 스트로브(DQS)의 하이 구간과 로우 구간은 외부에서 설정될 수 있다. 예를 들어, 컨트롤러(100)에서 외부 데이터 스트로브(DQS)의 생성을 위하여 하이 구간과 로우 구간 정보를 포함할 수 있으며, 위상 감지부(259)는 컨트롤러(100)로부터 외부 데이터 스트로브(DQS)의 하이 구간 및 로우 구간의 정보를 수신할 수 있다. 특히 로우 구간의 지속 시간에 따라서 특정한 상승 엣지를 무시하는 방법이 상이해질 수 있다.
도 8은 외부 데이터 스트로브(DQS)의 로우 구간(tDQSL)이 최대값으로 지정된 경우이고, 도 9는 외부 데이터 스트로브(DQS)의 로우 구간(tDQSL)이 최소값으로 지정된 경우이다.
도 8을 참조하면, 클럭 신호(CLK, CLKB)는 실시예에 따라, 그의 상보(Complementary) 신호와 함께 차동적으로(differentially) 제공될 수 있다. 차동 동작을 수행함으로써 클럭 신호(CLK, CLKB)의 위상 감지 정확성을 향상시킬 수 있다. 예를 들어, 도 3의 위상 감지부(259)는 클럭 신호(CLK, CLKB)의 차동 신호들과 외부 데이터 스트로브 신호(DQS, DQSB)의 차동 신호들에 기초하여 각각 위상 감지를 수행할 수 있다.
칩 선택 신호(CS)에 따라서 메모리 장치(200) 내의 동작 유닛(210)이 선택될 수 있다.
그리고 커맨드 신호(CMD)가 인가되면서, 클럭 신호(CLK, CLKB)와 외부 데이터 스트로브(DQS)의 위상 감지를 수행하는 위상 감지 모드로 진입한다. 실시예에 따라 위상 감지 모드는 라이트 레벨링(Write leveling)을 포함할 수 있다. 본 발명에서의 라이트 레벨링은 복원 클럭 신호(RCLK)와 외부 데이터 스트로브(DQS)에 기초한 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270) 중 적어도 하나 사이의 위상을 감지한 이후, 외부 데이터 스트로브 신호(DQS, DQSB)의 생성 시점을 제어하여 클럭 신호(CLK, CLKB)와 외부 데이터 스트로브 신호(DQS, DQSB) 사이의 위상을 맞춰주는 동작이다. 예를 들어, 라이트 레벨링은 트레이닝(training) 동작 이전에 수행될 수 있다.
커맨드 신호(CMD)가 인가된 이후, 기설정된 시간이 경과한 t1 시점에서, 외부 데이터 스트로브(DQS)가 논리 상태 ‘로우’에서 논리 상태 ‘하이’로 천이한다. 즉 첫 번째 펄스가 제공된다. 상술한 바와 같이, t1 시점에서의 외부 데이터 스트로브(DQS)의 펄스에 대해서는, 그 상승 엣지가 정확히 감지되기 어려울 수 있다.
도 3의 위상 감지부(259)는, t1 시점의 외부 데이터 스트로브(DQS)의 첫 번째 상승 엣지를 무시하고, t2 시점에서 외부 데이터 스트로브(DQS)의 상승 엣지에 응답하여 클럭 신호(CLK, CLKB)의 위상을 감지한다.
외부 데이터 스트로브(DQS)에 대하여 하이 구간(tDQSH) 및 로우 구간(tDQSL)이 정의될 수 있다. 그리고 본 발명에서는 위상 감지 동작을 활성화하는 데에 있어서 로우 구간(tDQSL)이 기설정된 시간 간격 이상인 경우를 기준으로 한다. 이에 따라서 상승 엣지 사이의 시간 간격이 기설정된 시간 간격 이하라는 것은, 기설정된 시간 간격의 기준이 되는 로우 구간(tDQSL)에 대하여 하이 구간(tDQSH)을 더한 값에 상응할 수 있다.
예를 들어, 로우 구간(tDQSL)이 제1 시간인 경우를 기준으로 하여 위상 감지 동작의 활성화 여부를 결정한다고 할 때, 외부 데이터 스트로브(DQS)의 상승 엣지들 사이의 간격은 제1 시간과 설정된 하이 구간(tDQSH)을 더한 값에 상응할 수 있다. 이에 따라 산출된 외부 데이터 스트로브(DQS)의 상승 엣지 사이의 시간 간격을 제2 시간이라고 일컫는다.
결국, 위상 감지부(259)는 커맨드 신호(CMD)에 의하여 위상 감지 모드로 진입한 이후, 컨트롤러(100)로부터 상승 엣지들 사이의 간격에 대하여 수신된 정보에 기초하여 위상 감지 동작을 수행한다.
이에 따라, 커맨드 신호(CMD)에 의하여 위상 감지 모드로 진입한 이후, t1 시점에서의 외부 데이터 스트로브(DQS)의 첫 번째 상승 엣지는 무시된다. 그리고 t2 시점에서는 그 이전 상승 엣지 사이와의 간격이 제2 시간 간격 이하이기 때문에, 위상 감지부(259)는 복원 클럭 신호(RCLK)에 대한 위상 감지를 수행함에 있어서, 외부 데이터 스트로브(DQS)를 활용할 수 있다.
실시예에 따라, 외부 데이터 스트로브(DQS)의 첫 번째 상승 엣지와 두 번째 상승 엣지 사이의 간격(도 8에서는 t1 시점과 t2 시점 사이의 구간)은 클럭(CLK)의 주기(period)와 동일할 수 있다.
t3 시점에서 외부 데이터 스트로브(DQS)가 논리 상태 ‘하이’에서 논리 상태 ‘로우’로 천이한다. 즉, t3 시점은 하강 엣지에 상응할 수 있는데, t2 시점에서 t3 시점 사이의 구간을 하이 구간(tDQSH)이라고 일컫는다. 하이 구간은 외부 데이터 스트로브(DQS)가 논리 상태 ‘하이’인 구간 그리고 펄스 지속 구간에 상응할 수 있다.
위상 감지부(259)는 t2 시점에서 클럭 신호(CLK, CLKB)의 위상을 감지하여, t4 시점에서 위상 감지 결과(PD)를 컨트롤러(100)에 제공할 수 있다. 정확하게는 내부 클럭(ICLK)이 제1 분주기(255)에 의하여 분주된 이후에 복원된 복원 클럭 신호(RCLK)의 위상을 감지하여 위상 감지 결과(PD)를 생성할 수 있다. 실시예에 따라, 위상 감지 결과(PD)는 데이터 입출력 핀(DQ)을 통하여 컨트롤러(100)에 제공될 수 있다.
외부 데이터 스트로브(DQS)에 대하여 정의된 로우 구간은 t3 시점에서부터 t5 시점 사이의 구간일 수 있다. 하이 구간과 마찬가지로, 로우 구간은 외부 데이터 스트로브(DQS)가 논리 상태 ‘로우’를 유지하는 시간 구간을 의미한다.
외부 데이터 스트로브(DQS)의 로우 구간이 기설정된 시간, 예를 들어 제1 시간 이상이면, 그 이후에 메모리 장치(200)에 제공되는 외부 데이터 스트로브(DQS)에 기초한 신호들은, t1 시점에서 제공된 외부 데이터 스트로브(DQS)와 마찬가지로, 위상 감지가 어려울 수 있다.
위상 감지부(259)는 t5 시점에서의 외부 데이터 스트로브(DQS)의 상승 엣지를 또한 무시하고, 그에 이어지는 t6 시점에서의 제2 제어 신호(CON2)의 상승 엣지에 응답하여 제1 제어 신호(CON1)의 위상 감지를 수행한다.
실시예에 따라, 외부 데이터 스트로브(DQS)의 특정 펄스 또는 상승 엣지를 무시하는 구성은 버퍼(253), 제2 분주기(257), 또는 위상 감지부(259)에서 수행될 수 있다.
즉, 버퍼(253) 자체에서 별도의 제어 구성을 통하여 외부 데이터 스트로브(DQS)의 특정 펄스 또는 상승 엣지를 데이터 스트로브 신호(IDQS) 로서 제공하지 않을 수 있다. 또한, 다른 실시예에서 제2 분주기(257)가 데이터 스트로브 신호(IDQS) 중 특정 펄스 또는 상승 엣지에 대해서는 분주 동작을 수행하지 않을 수 있다.
이에 따라, 위상 감지의 정확성을 향상시킬 수 있다. t6 시점에서는 복원 클럭 신호(RCLK)의 위상을 감지하여, 기설정된 시간(tWLO)이 경과한 t7 시점에서, 위상 감지 결과(PD)가 논리 상태 ‘하이’로 천이한다.
상술한 바와 마찬가지로, t5 시점에서부터 t6 시점 사이의 구간은 클럭 신호(CLK, CLKB) 또는 복원 클럭 신호(RCLK)의 주기와 동일할 수 있다.
컨트롤러(100)는 위상 감지 결과(PD)에 기초하여 외부 데이터 스트로브 신호(DQS, DQSB)의 펄스의 생성 시점을 앞당기거나, 지연시킬 수 있다.
본 발명의 일 실시예에 따른 위상 감지 방법은, 신호 무결성 및 제2 버퍼(253)의 특성 등으로 인하여 최초로 제공된 외부 데이터 스트로브 신호(DQS, DQSB)의 위상이 정확히 감지되기 어려운 점을 개선하기 위하여, 컨트롤러(100)가 기설정된 시간 간격 이하, 예를 들어 제2 시간 이내에 두 번의 상승 엣지를 갖는 외부 데이터 스트로브 신호(DQS, DQSB)를 제공하도록 한다.
이에 따라서 외부 데이터 스트로브 신호(DQS, DQSB)의 두 번째 상승 엣지는 위상이 정확하게 판별될 수 있다. 다만, 여기서 두 번째 상승 엣지라 하는 것은 커맨드 신호(CMD)가 인가된 이후의 두 번째 이거나, 외부 데이터 스트로브 신호(DQS, DQSB)의 로우 구간이 기설정된 시간, 예를 들어 제1 시간 이상으로 설정된 경우에는 로우 구간이 지난 이후의 두 번째 상승 엣지도 포함될 수 있다.
도 9는 외부 데이터 스트로브 신호(DQS, DQSB)의 로우 구간이 기설정된 시간 이상이 아닌 경우를 설명하기 위한 타이밍 도이다.
도 9를 참조하면, 커맨드 신호(CMD)가 인가되고 외부 데이터 스트로브(DQS)의 두 번째 상승 엣지가 제공되는 t3 시점까지는 도 8와 과정이 동일하므로 이에 대한 설명은 생략하도록 한다.
도 9에서는 t3 시점에서 제공된 외부 데이터 스트로브(DQS)의 두 번째 상승 엣지 이후의 로우 구간이 기설정된 시간, 예를 들어 제1 시간 이하이다. 구체적으로 도 9에서 외부 데이터 스트로브(DQS)의 로우 구간은 t5 시점에서부터 t6 시점까지의 구간으로 설정된다.
이에 따라, 위상 감지부(259)는 외부 데이터 스트로브(DQS)에 기초하여 형성된 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270) 중 적어도 일부에 응답하여 복원 클럭 신호(RCLK)의 위상을 지속적으로 감지한다. t2 시점에서의 두 번째 상승 엣지에 따른 위상 감지 결과는, 기설정된 시간이 경과한 이후의 t4 시점에서 위상 감지 결과(PD)로서 출력된다.
유사하게, t7 시점에서의 외부 데이터 스트로브(DQS)의 상승 엣지에 따라서 복원 클럭 신호(RCLK)와 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270) 중 적어도 일부의 위상 차이가 t9 시점에서 출력되며, t8 시점에서 외부 데이터 스트로브(DQS)의 상승 엣지에 따른 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270) 중 적어도 일부에 의하여 감지된 복원 클럭 신호(RCLK)의 위상은 위상 감지 결과(PD)로서 t10 시점에서 제공된다.
t4 시점에서부터 t10 시점까지 감지된 복원 클럭 신호(RCLK)의 위상 감지 결과와, t8 시점에서 감지된 복원 클럭 신호(RCLK)의 위상 감지 결과가 상이하기 때문에 t10 시점에서 위상 감지 결과(PD)가 논리 상태 ‘로우’에서 논리 상태 ‘하이’로 천이한다.
도 9에서와 같이, 외부 데이터 스트로브 신호(DQS, DQSB)의 상승 엣지의 로우 구간이 기설정된 시간 이하, 예를 들어 제1 시간 이하로 설정되는 경우에는, 외부 데이터 스트로브(DQS)의 상승 엣지에 기초한 모든 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270) 중 적어도 일부에 응답하여 위상 감지가 연속적으로 수행될 수 있다. 이에 따라서 외부 데이터 스트로브 신호(DQS, DQSB)가 신호 무결성이나 수신 버퍼의 특성에 따라서 위상이 왜곡될 염려가 없기 때문에 커맨드 신호(CMD)에 응답하여 외부 데이터 스트로브(DQS)의 첫 번째 상승 엣지에 기초하여 생성된 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270)을 제외하고는 모든 상승 엣지들이 위상 감지에 사용된다.
다시 말하면, 본 발명의 일 실시예에 따른 위상 감지 방법 및 위상 감지 장치에서는, 위상 감지 모드에 진입한 이후에 외부 데이터 스트로브(DQS)의 이전 상승 엣지와의 시간 간격이 기설정된 시간, 예를 들어 제2 시간 이하인 경우에만 위상 감지를 수행하도록 한다. 예를 들어, 커맨드 신호(CMD)의 인가 이후에 첫 번째 외부 데이터 스트로브(DQS)의 상승 엣지이거나, 외부 데이터 스트로브(DQS)의 로우 구간이 기설정된 시간, 예를 들어 제1 시간 이상으로 설정되어 직전의 상승 엣지와의 시간 간격이 기설정된 시간, 예를 들어 제2 시간 이상이 되는 경우에는 위상 감지를 수행하지 않을 수 있다.
도 10은 본 발명의 일 실시예에 따른 위상 감지 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 10을 참조하면, 전자 장치(1)는 호스트(20)와 위상 감지 시스템(10)을 포함할 수 있다.
위상 감지 시스템(10)은 도 1 내지 도 9를 참조하여 설명한 것과 동일한 구성 및 동작 특징을 가질 수 있으므로 이에 대한 구체적인 설명은 생략하도록 한다.
본 발명에 따른 전자 장치(1)는 호스트(20)로부터 동작 모드와 관련된 신호를 수신하여 컨트롤러(100)가 커맨드 신호(CMD)를 생성하여 메모리 장치(200)에 제공할 수 있다. 메모리 장치(200) 내에 구비된 동작 유닛(210)은 커맨드 신호(CMD)에 기초하여 동작할 수 있다.
실시예에 따라, 동작 유닛(210)은 위상 감지 장치(250)에 의하여 수행되는 위상 감지 동작 이외에, 데이터의 기입/독출 등의 동작을 수행할 수 있다. 데이터의 기입/독출 동작은 각 동작 유닛(210)에 데이터를 저장하기 위한 메모리가 별도로 구비된 경우에 수행될 수 있으며, 메모리는 휘발성 메모리 및 비휘발성 메모리 중 적어도 하나를 포함할 수 있다.
데이터의 기입/독출은 호스트(20)의 동작 모드 명령에 따라 수행되거나, 컨트롤러(100) 내부적으로 수행되도록 제어될 수 있다.
본 발명의 일 실시예에 따른 위상 감지 시스템(10)은 컨트롤러(100)에서 고속으로 천이하는 클럭 신호(CLK, CLKB)와 외부 데이터 스트로브 신호(DQS, DQSB)를 메모리 장치(200)에 제공하여 각각을 분주시킨 이후, 분주된 클럭을 복원하여 복원 클럭 신호(RCLK)로 생성한 이후에 위상 감지 동작을 수행할 수 있다. 또한, 위상 감지를 위하여 외부 데이터 스트로브 신호(DQS, DQSB) 중 신호 특성이 좋은 펄스를 선택적으로 사용한다. 따라서 위상 감지 특성이 향상될 수 있고, 이에 따라서 전자 장치(1)의 전체적인 동작의 위상 오차가 줄어들 수 있다.
전자 장치(1)의 위상 오차가 줄어들면, 전체적인 동작의 신뢰성이 향상될 수 있으며, 특히 전자 장치(1)의 동작 속도가 증가하는 경우에 위상 감지의 정확도가 향상됨에 따른 효과는 더욱 배가될 것이다.
도 11은 본 발명의 일 실시예에 따른 위상 감지 방법을 설명하기 위한 흐름도이다.
도 11을 참조하면, 외부로부터 클럭 신호(CLK, CLKB) 및 외부 데이터 스트로브 신호(DQS, DQSB)를 수신한다 (단계 S1130). 실시예에 따라, 메모리 장치(200) 내의 위상 감지 장치(250)는 컨트롤러(100)로부터 클럭 신호(CLK, CLKB) 및 외부 데이터 스트로브 신호(DQS, DQSB)를 차동적으로 수신할 수 있다. 다만, 차동 신호를 수신하지 않고, 클럭(CLK) 및 외부 데이터 스트로브(DQS) 만을 수신할 수도 있다.
수신된 클럭 신호(CLK, CLKB)는 제1 버퍼(251)를 통하여 제1 분주기(255)에 제공되며, 제2 분주기(255)는 클럭 신호(CLK, CLKB)를 분주하여 복수의 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK27)로 생성한다 (단계 S1140).
복원기(258)는 복수의 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK27)에 기초하여 클럭 신호(CLK, CLKB)와 동일한 주파수를 갖는 복원 클럭 신호(RCLK)를 생성한다 (단계 S1150). 복원기(258)는 복수의 클럭 분주 신호들(ICLK0, ICLK90, ICLK180, ICLK27)에 대하여 부정 논리곱 연산 등을 수행하여 복원 클럭 신호(RCLK)를 생성할 수 있다.
위상 감지부(259)는 외부 데이터 스트로브 신호(DQS, DQSB)에 기초하여 생성된 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS27) 중 적어도 하나에 응답하여 복원 클럭 신호(RCLK)의 위상을 감지한다 (단계 S1170). 실시예에 따라, 위상 감지부(259)는 감지된 복원 클럭 신호(RCLK)의 위상에 기초하여 위상 감지 결과(PD)를 생성하여 컨트롤러(100)로 제공할 수 있다. 예를 들어, 위상 감지 결과(PD)는 위상 감지 장치(250)가 포함된 메모리 장치(200)의 DQ 패드를 통하여 컨트롤러(100)로 전송될 수 있다.
컨트롤러(100)는 위상 감지 결과(PD)에 기초하여 외부 데이터 스트로브 신호(DQS, DQSB)의 펄스, 또는 상승 엣지의 생성 시점을 제어할 수 있다 (단계 S1180). 이러한 과정을 반복함으로써 위상 감지 장치(250)에 수신되는 외부 데이터 스트로브 신호(DQS, DQSB)와 클럭 신호(CLK, CLKB)의 위상이 동기될 수 있다.
실시예에 따라, 제2 분주기(257)는 외부 데이터 스트로브 신호(DQS, DQSB)를 분주하여 데이터 스트로브 분주 신호들(IDQS0, IDQS90, IDQS180, IDQS270)을 생성할 수 있다 (단계 S1160).
또한, 도 8 및 도 9를 참조하여 설명한 바와 같이, 클럭 신호(CLK, CLKB)와 외부 데이터 스트로브 신호(DQS, DQSB)가 고속으로 천이하는 경우에는 위상 감지 장치(250) 내부에서 각 신호들의 위상을 정확히 감지할 수 없을 수 있다. 특히, 외부 데이터 스트로브 신호(DQS, DQSB)가 복원 클럭 신호(RCLK)의 위상 감지의 타이밍을 결정한다는 점에서 외부 데이터 스트로브 신호(DQS, DQSB)의 시점을 정확히 감지하는 것이 필요하다.
따라서, 본 발명의 일 실시예에 따른 위상 감지 방법에 있어서, 외부 데이터 스트로브(DQS)를 기준으로 하여, 외부 데이터 스트로브(DQS)가 기설정된 시간 이상 로우 구간을 유지하다가 하이 구간으로 천이하는 펄스, 다른 말로 하면 상승 엣지를 정확히 감지할 수 없다는 전제 하에, 외부 데이터 스트로브(DQS)의 일부 펄스를 무시하고 위상 감지를 수행한다.
실시예에 따라, 호스트(20)로부터의 커맨드 신호(CMD)에 응답하여 위상 감지 시스템(10)이 위상 감지 모드로 진입한다 (단계 S1110).
위상 감지 모드에 진입한 이후, 컨트롤러(100)는 위상 감지 모드에 진입한 이후, 외부 데이터 스트로브(DQS)의 첫 번째 펄스가 신호 왜곡이 심하다는 것에 기인하여 기설정된 시간 이내에 이어지는 두 번의 상승 엣지를 갖는 외부 데이터 스트로브(DQS)를 제공한다 (단계 S1120).
연속하는 두 번의 상승 엣지를 갖는 외부 데이터 스트로브(DQS)를 수신한 경우, 상술한 바와 같이, 제2 버퍼(253)에서 첫 번째 상승 엣지를 무시하고 두 번째 상승 엣지부터 데이터 스트로브(IDQS)로서 제2 분주기(257)에 제공할 수 있다.
다른 실시예에 있어서, 연속하는 두 번의 상승 엣지를 갖는 외부 데이터 스트로브(DQS)를 모두 데이터 스트로브(IDQS)로서 제2 분주기(257)에 제공하더라도, 제2 분주기(257)가 데이터 스트로브(IDQS)의 첫 번째 상승 엣지를 무시하고 분주 동작을 수행할 수도 있다.
또 다른 실시예에 있어서, 위상 감지부(259) 자체적으로 외부 데이터 스트로브(DQS)의 첫 번째 상승 엣지에 기초한 신호들을 모두 무시하고 위상 감지 동작을 수행할 수도 있다.
설명한 바와 같이 본 발명의 일 실시예에 따른 위상 감지 장치 및 위상 감지 방법은 일정 시간 동안 로우 상태를 유지하다가 제공되는 펄스의 신호 특성이 좋지 않은 것을 개선하기 위하여, 위상 감지 모드에 진입한 이후 연속하는 두 번의 펄스를 갖는 제어 신호를 제공하고, 이 중에서 첫 번째 펄스 이후의 펄스에 응답하여 위상을 감지한다.
설명한 바와 같이 본 발명의 일 실시예에 따른 위상 감지 방법 및 위상 감지 시스템은 일정 시간 동안 로우 상태를 유지하다가 제공되는 펄스의 신호 특성이 좋지 않은 것을 개선하기 위하여, 위상 감지 모드에 진입한 이후 연속하는 두 번의 펄스를 갖는 제어 신호를 제공하고, 이 중에서 첫 번째 펄스 이후의 펄스에 응답하여 위상을 감지한다.
본 발명의 일 실시예에 따른 위상 감지 방법 및 위상 감지 시스템은 위상 감지의 정확성을 향상시킬 수 있으므로, 위상이 어긋남에 따라 발생할 수 있는 오류를 최소화하고 동작 신뢰성을 향상시킬 수 있다.
나아가, 본 발명의 실시예들에 따른 위상 감지 시스템은 간단한 구성을 통하여 위상 감지의 정확성을 향상시킬 수 있어 고속 동작을 수행하는 소형 전자 장치에 유용하게 사용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100 : 컨트롤러
200 : 메모리 장치
10 : 위상 감지 시스템
1 : 전자 장치

Claims (20)

  1. 외부로부터 제공된 클럭 신호를 분주하여 복수의 클럭 분주 신호들을 생성하는 클럭 분주기;
    상기 복수의 클럭 분주 신호들에 기초하여 상기 클럭 신호와 동일한 주파수를 갖는 복원 클럭 신호를 생성하는 복원기; 및
    데이터 스트로브 신호에 응답하여 상기 복원 클럭 신호의 위상을 감지하는 위상 감지부를 포함하는 것을 특징으로 하는 위상 감지 장치.
  2. 청구항 1에 있어서,
    외부로부터 제공된 외부 데이터 스트로브 신호를 분주하여 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 분주기를 더 포함하는 것을 특징으로 하는 위상 감지 장치.
  3. 청구항 1에 있어서,
    상기 클럭 신호는 차동적으로 제공되는 클럭 및 반전 클럭을 포함하는 것을 특징으로 하는 위상 감지 장치.
  4. 청구항 1에 있어서,
    상기 복원기는, 상기 복수의 클럭 분주 신호들에 대하여 논리곱 연산을 수행하여 상기 복원 클럭 신호를 생성하는 것을 특징으로 하는 위상 감지 장치.
  5. 클럭 신호 및 외부 데이터 스트로브 신호를 생성하여 제공하는 컨트롤러; 및
    상기 클럭 신호 및 외부 데이터 스트로브 신호를 분주하여 클럭 분주 신호들 및 데이터 스트로브 신호들을 생성하고, 상기 분주된 클럭 신호에 기초하여 상기 클럭 신호와 동일한 주파수를 갖는 복원 클럭 신호를 생성하여 상기 데이터 스트로브 신호에 기초하여 상기 복원 클럭 신호의 위상을 감지하여 위상 감지 결과를 생성하는 위상 감지 장치를 포함하는 것을 특징으로 하는 위상 감지 시스템.
  6. 청구항 5에 있어서,
    상기 컨트롤러는 상기 위상 감지 결과에 기초하여 상기 외부 데이터 스트로브 신호의 생성 시점을 제어하는 것을 특징으로 하는 위상 감지 시스템.
  7. 청구항 5에 있어서,
    상기 위상 감지 장치는,
    상기 컨트롤러로부터 수신된 클럭 신호를 분주하여 복수의 클럭 분주 신호들을 생성하는 클럭 분주기;
    상기 복수의 클럭 분주 신호들에 기초하여 상기 복원 클럭 신호를 생성하는 복원기;
    상기 외부 데이터 스트로브 신호를 분주하여 상기 복수의 데이터 스트로브 신호들을 생성하는 데이터 스트로브 분주기; 및
    상기 데이터 스트로브 신호에 응답하여 상기 복원 클럭 신호의 위상을 감지하는 위상 감지부를 포함하는 것을 특징으로 하는 위상 감지 시스템.
  8. 청구항 5에 있어서,
    컨트롤러는 상기 클럭 신호 및 외부 데이터 스트로브 신호 각각을 상보 신호들로 구성된 차동 신호들로서 제공하는 것을 특징으로 하는 위상 감지 시스템.
  9. 청구항 5에 있어서,
    상기 위상 감지 장치는,
    상기 클럭 신호 및 외부 데이터 스트로브 신호를 2분주하는 것을 특징으로 하는 위상 감지 시스템.
  10. 청구항 9에 있어서,
    상기 2분주된 클럭 분주 신호들은 논리곱 연산에 기초하여 상기 복원 클럭 신호로 생성되는 것을 특징으로 하는 위상 감지 시스템.
  11. 청구항 5에 있어서,
    외부로부터의 커맨드 신호에 기초하여 위상 감지 모드에 진입한 이후,
    상기 위상 감지부는 상기 데이터 스트로브 신호 중 첫 번째 엣지를 무시하고 그 이후부터 상기 복원 클럭 신호의 위상을 감지하는 것을 특징으로 하는 위상 감지 시스템.
  12. 청구항 11에 있어서,
    상기 커맨드 신호는 라이트 레벨링 모드 신호에 상응하는 것을 특징으로 하는 위상 감지 시스템.
  13. 청구항 5에 있어서,
    상기 위상 감지 장치 복수 개가 메모리 장치 내에 구비되며,
    상기 메모리 장치는 신호 연결선을 통하여 상기 컨트롤러와 연결됨에 있어서, 상기 클럭 신호는 제1 신호 연결선을 통하여 상기 메모리 장치 내에 제공되어 상기 복수 개의 위상 감지 장치들로 제공되며, 상기 데이터 스트로브 신호는 복수 개의 제2 신호 연결선을 통하여 상기 메모리 장치의 상기 위상 감지 장치들로 각각 제공되는 것을 특징으로 하는 위상 감지 시스템.
  14. 외부로부터 수신한 클럭 신호 및 외부 데이터 스트로브 신호를 수신하는 단계;
    상기 클럭 신호를 분주하여 복수의 클럭 분주 신호들을 생성하는 단계;
    상기 복수의 클럭 분주 신호들에 기초하여 상기 클럭 신호와 동일한 주파수를 갖는 복원 클럭 신호를 생성하는 단계; 및
    상기 외부 데이터 스트로브 신호들에 기초하여 상기 복원 클럭 신호의 위상을 감지하는 단계를 포함하는 것을 특징으로 하는 위상 감지 방법.
  15. 청구항 14에 있어서,
    상기 감지된 복원 클럭 신호의 위상에 기초하여 상기 외부 데이터 스트로브 신호의 생성 시점을 변경하는 단계를 더 포함하는 것을 특징으로 하는 위상 감지 방법.
  16. 청구항 14에 있어서,
    상기 외부 데이터 스트로브 신호를 분주하여 데이터 스트로브 분주 신호를 생성하는 단계를 더 포함하고,
    상기 위상을 감지하는 단계는 상기 데이터 스트로브 분주 신호에 응답하여 상기 복원 클럭 신호의 위상을 감지하는 단계인 것을 특징으로 하는 위상 감지 방법.
  17. 청구항 14에 있어서,
    상기 클럭 신호 및 외부 데이터 스트로브 신호를 수신하기 이전에 커맨드 신호에 응답하여 위상 감지 모드로 진입하는 단계를 더 포함하며,
    상기 위상 감지 모드로 진입한 이후, 상기 데이터 스트로브 신호의 첫 번째 엣지를 무시하고 상기 복원 클럭 신호의 위상을 감지하는 것을 특징으로 하는 위상 감지 방법.
  18. 청구항 14에 있어서,
    상기 클럭 신호 및 외부 데이터 스트로브 신호를 수신하기 이전에,
    커맨드 신호에 응답하여 위상 감지 모드로 진입하는 단계; 및
    상기 위상 감지 모드에 진입한 이후, 기설정된 시간 이내에 연속하는 두 번의 엣지를 갖는 외부 데이터 스트로브 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 위상 감지 방법.
  19. 청구항 14에 있어서,
    상기 클럭 신호 및 외부 데이터 스트로브 신호를 수신하기 이전에 커맨드 신호에 응답하여 위상 감지 모드로 진입하는 단계; 및
    상기 복원 클럭 신호의 위상을 감지하여 상기 복원 클럭 신호와 상기 데이터 스트로브 신호의 위상이 일치하면 상기 위상 감지 모드가 종료되는 단계를 더 포함하는 것을 특징으로 하는 위상 감지 방법.
  20. 청구항 14에 있어서,
    상기 클럭 신호 및 외부 데이터 스트로브 신호를 분주하는 단계는,
    상기 클럭 신호 및 외부 데이터 스트로브 신호에 대하여 차동 신호들을 각각 수신하고 수신된 차동 클럭 신호 및 차동 외부 데이터 스트로브 신호를 2분주하는 단계를 포함하는 것을 특징으로 하는 위상 감지 방법.
KR1020130113109A 2013-09-24 2013-09-24 위상 감지 장치 및 위상 감지 방법 KR102087235B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130113109A KR102087235B1 (ko) 2013-09-24 2013-09-24 위상 감지 장치 및 위상 감지 방법
US14/231,060 US8917113B1 (en) 2013-09-24 2014-03-31 Phase detection device and phase detection method
CN201410148537.2A CN104467833B (zh) 2013-09-24 2014-04-14 相位检测设备和相位检测方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130113109A KR102087235B1 (ko) 2013-09-24 2013-09-24 위상 감지 장치 및 위상 감지 방법

Publications (2)

Publication Number Publication Date
KR20150033293A true KR20150033293A (ko) 2015-04-01
KR102087235B1 KR102087235B1 (ko) 2020-03-11

Family

ID=52101839

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130113109A KR102087235B1 (ko) 2013-09-24 2013-09-24 위상 감지 장치 및 위상 감지 방법

Country Status (3)

Country Link
US (1) US8917113B1 (ko)
KR (1) KR102087235B1 (ko)
CN (1) CN104467833B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180002467A (ko) * 2016-06-29 2018-01-08 삼성전자주식회사 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치
US10388359B2 (en) 2017-10-19 2019-08-20 SK Hynix Inc. Semiconductor device and semiconductor system using the same
US10622036B2 (en) 2018-03-09 2020-04-14 SK Hynix Inc. Semiconductor system

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102163431B1 (ko) * 2014-03-05 2020-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
KR102256556B1 (ko) * 2014-03-05 2021-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
KR102472123B1 (ko) * 2016-03-16 2022-11-30 에스케이하이닉스 주식회사 반도체 시스템 및 그의 동작 방법
US10186309B2 (en) * 2016-06-29 2019-01-22 Samsung Electronics Co., Ltd. Methods of operating semiconductor memory devices and semiconductor memory devices
US10339997B1 (en) * 2017-12-18 2019-07-02 Micron Technology, Inc. Multi-phase clock division
US10607671B2 (en) * 2018-02-17 2020-03-31 Micron Technology, Inc. Timing circuit for command path in a memory device
CN113764024B (zh) 2020-06-02 2023-07-07 长鑫存储技术有限公司 差分信号偏移校准电路及半导体存储器
CN116524972A (zh) * 2023-03-10 2023-08-01 东芯半导体股份有限公司 写入均衡检测器、写入均衡检测电路及存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009219021A (ja) * 2008-03-12 2009-09-24 Ricoh Co Ltd データリカバリ回路
KR20100137071A (ko) * 2009-06-22 2010-12-30 주식회사 엑시콘 클럭 생성 회로 및 클럭 생성 회로를 포함하는 테스트 시스템
KR20120059124A (ko) * 2010-11-30 2012-06-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063779B2 (ja) * 2004-02-27 2008-03-19 三洋電機株式会社 Ｐｌｌ回路
TWI302320B (en) * 2006-09-07 2008-10-21 Nanya Technology Corp Phase detection method, memory control method, and related device
US8824223B2 (en) * 2008-02-05 2014-09-02 SK Hynix Inc. Semiconductor memory apparatus with clock and data strobe phase detection
KR101092996B1 (ko) * 2009-12-29 2011-12-12 주식회사 하이닉스반도체 지연 고정 루프
KR20120110877A (ko) * 2011-03-30 2012-10-10 삼성전자주식회사 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법 및 그에 따른 측정 가속 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009219021A (ja) * 2008-03-12 2009-09-24 Ricoh Co Ltd データリカバリ回路
KR20100137071A (ko) * 2009-06-22 2010-12-30 주식회사 엑시콘 클럭 생성 회로 및 클럭 생성 회로를 포함하는 테스트 시스템
KR20120059124A (ko) * 2010-11-30 2012-06-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180002467A (ko) * 2016-06-29 2018-01-08 삼성전자주식회사 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치
US10388359B2 (en) 2017-10-19 2019-08-20 SK Hynix Inc. Semiconductor device and semiconductor system using the same
US10622036B2 (en) 2018-03-09 2020-04-14 SK Hynix Inc. Semiconductor system

Also Published As

Publication number Publication date
KR102087235B1 (ko) 2020-03-11
CN104467833B (zh) 2019-01-22
CN104467833A (zh) 2015-03-25
US8917113B1 (en) 2014-12-23

Similar Documents

Publication Publication Date Title
KR102087235B1 (ko) 위상 감지 장치 및 위상 감지 방법
US10482936B2 (en) Signal training for prevention of metastability due to clocking indeterminacy
US8174297B2 (en) Multi-phase clock generation
KR101374417B1 (ko) 동기 메모리 판독 데이터 캡쳐
CN100431267C (zh) 用于安排粗细延迟间隔的同步镜像延迟(smd)电路及方法
US9780769B2 (en) Duty cycle detector
US6259288B1 (en) Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit
US9602112B2 (en) Clock delay detecting circuit and semiconductor apparatus using the same
KR102163431B1 (ko) 반도체 장치 및 그를 포함하는 반도체 시스템
CN112908378B (zh) 多相位时钟分割
US8687457B2 (en) Semiconductor memory device and operating method thereof
US7154311B2 (en) Delay locked loop in semiconductor memory device and locking method thereof
CN111756368A (zh) 使用频率检测的锁相电路系统的频率检测器、设备和方法
KR100624261B1 (ko) 디디알 에스디램의 데이터 입력 장치 및 방법
US8471617B2 (en) Duty cycle correction in a delay-locked loop
US10388359B2 (en) Semiconductor device and semiconductor system using the same
US9374096B2 (en) Semiconductor apparatus and semiconductor system including the same, and method of operating the same
US10998905B2 (en) Semiconductor apparatus related to receiving clock signals having variable frequencies, and system including the semiconductor apparatus
US7633832B2 (en) Circuit for outputting data of semiconductor memory apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant