JP4063779B2

JP4063779B2 - Ｐｌｌ回路

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Publication number: JP4063779B2
Application number: JP2004055280A
Authority: JP
Inventors: 修治木村; 崇橋爪
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-02-27
Filing date: 2004-02-27
Publication date: 2008-03-19
Anticipated expiration: 2024-02-27
Also published as: WO2005083887A1; KR20060131855A; CN100563109C; JP2005244876A; US20080278248A1; US8031015B2; CN1922787A; KR101110689B1

Description

本発明は、スペクトル拡散技術を採用したＰＬＬ回路に関する。

近年、信号処理の高速化や高密度実装化が進む電子機器では、ＥＭＩ（Electro Magnetic Interference）ノイズを低減させることが重要な課題となっている。なお、ＥＭＩとは、電子機器が発生する放射性ノイズによって周辺機器が誤動作を引き起こす電磁波障害のことをいう。

ＥＭＩノイズの主たる要因としては、ＰＬＬ（Phase Locked Loop）回路の電圧制御発振回路（ＶＣＯ）において生成されたシステムクロック信号が知られている。すなわち、一般的に高周波なシステムクロック信号に基づいて電子機器内でのスイッチング動作が高速に行われることによって、そのスイッチング・ノイズであるＥＭＩノイズが発生するのである。

このため、システムクロック信号に対して周波数変調を施し、システムクロック信号の周波数に対応づけられたパワースペクトルのピークレベルを減衰ならびに拡散させるといった、所謂スペクトル拡散の技術が注目されている。なお、パワースペクトルとは、時間軸上で信号の各周波数成分が現れる度合い（パワー）を、周波数軸対パワー軸で表現したものである。

図６は、従来のスペクトル拡散技術を採用したＰＬＬ回路の構成を示す図である（例えば、特許文献１参照）。

従来のＰＬＬ回路は、基準分周器６１０、電圧制御発振器（以下、ＶＣＯ）６２０、比較分周器６３０、６３１、セレクタ６３２、位相比較器６４０、チャージポンプ６５０、低域通過フィルタ（以下、ＬＰＦ）６６０と、を有する。

基準分周器６１０は、所定の発振回路において生成された発振クロック信号を分周して、位相比較器６４０に基準信号ｆｒを供給するための分周器である。ＶＣＯ６２０は、印加電圧に応じて発振周波数が制御されるものである。ＶＣＯ６２０の発振出力ｆｏは、通常、ＰＬＬ回路が組み込まれた電子機器のシステムクロック信号として用いられる。

比較分周器６３０は、ノーマル動作時に用いられる分周器であり、ＶＣＯ６２０の発振出力ｆｏを所定分周数（１／Ｎ１）に応じて分周してセレクタ６３２に供給する。なお、比較分周器６３０の分周数（１／Ｎ１）は、ＶＣＯ６２０の発振出力ｆｏとして要求される周波数（以下、基準周波数ｆ１）に応じて設定される。

比較分周器６３１は、ＶＣＯ６２０の発振出力ｆｏの周波数変調を実施する場合に用いられる分周器であり、ＶＣＯ６２０の発振出力ｆｏを所定分周数（１／Ｎ２）に応じて分周してセレクタ６３２に供給する。なお、比較分周器６３１の分周数（１／Ｎ２）は、ＶＣＯ６２０の発振出力ｆｏの発振周波数変調後の周波数（以下、拡散周波数ｆ２）に応じて設定される。

セレクタ６３２は、切替信号ＳＥＬに基づいて、比較分周器６３０の出力もしくは比較分周器６３１の出力のいずれか一方を選択し、位相比較器６４０に比較信号ｆｖを供給するものである。位相比較器６４０は、セレクタ６３２から供給された比較信号ｆｖと基準信号ｆｒとの位相を比較する。
ここで、セレクタ６３２において比較分周器６３０の出力が選択された場合とする。

位相比較器６４０は、基準信号ｆｒの位相が比較信号ｆｖの位相より進んでいるとき、その位相差に応じた位相差信号Φｒをチャージポンプ６５０に供給する。反対に、基準信号ｆｒの位相が比較信号ｆｖの位相より遅れているとき、その位相差に応じた位相差信号Φｖをチャージポンプ６５０に供給する。

チャージポンプ６５０は、位相差信号Φｒ及びΦｖに応じたレベルを有する電圧信号ＣＰを、ＬＰＦ６６０に供給する。ＬＰＦ６６０は、電圧信号ＣＰから高調波成分を除去するとともに電圧信号ＣＰを直流化した直流電圧Ｖｒを、ＶＣＯ６２０に供給する。

この結果、ＶＣＯ６２０は、位相差信号Φｒに応じた直流電圧Ｖｒが供給された場合には、発振周波数を高めて比較信号ｆｖの位相を進めるように作用する。反対に、位相差信号Φｖに応じた直流電圧Ｖｒが供給された場合には、発振周波数を低くして比較信号ｆｖの位相を遅らせるように作用する。そして、最終的には、基準信号ｆｒと比較信号ｆｖとの間の位相差が生じなくなり、ＶＣＯ６２０の発振出力ｆｏの発振周波数は、基準周波数ｆ１にロックされた状態（ロック状態）になる。

ところで、ＶＣＯ６２０の出力ｆｏの発振周波数に対応づけられたパワースペクトルは、通常、位相ロック状態での基準周波数ｆ１においてピークを生じることとなる。そこで、ＰＬＬ回路は、基準周波数ｆ１におけるパワースペクトルを拡散させるべく、ＶＣＯ６２０の発振出力ｆｏの発振周波数変調を実施する。

周波数変調が実施される場合には、セレクタ６３２において比較分周器６３１の出力が選択されて、位相ロック状態が一時的に解除される。そして、ＰＬＬ回路は、基準信号ｆｒと比較分周器６３１の出力の位相がロック状態となるように同様なＰＬＬ制御を行う。この結果、ＶＣＯ６２０の発振出力ｆｏの発振周波数は、基準周波数ｆ１から離れて一時的に不安定な状態（アンロック状態）となるものの、最終的には、拡散周波数ｆ２にロックされた状態となる。

以上の動作が繰り返し行われた結果、ＶＣＯ６２０の発振出力ｆｏのパワースペクトルは、基準周波数ｆ１に集中した状態ではなく、基準周波数ｆ１と拡散周波数ｆ２との間の帯域幅（スペクトル幅）に拡散された状態となるので、基準周波数ｆ１におけるパワースペクトルのピークレベルが減衰される。よって、ＶＣＯ６２０の発振出力ｆｏに基づくＥＭＩノイズが低減されるのである。
特開２００１−７７００号公報

ところで、比較分周器の分周比の切り替えタイミングが不適切である場合、基準周波数と拡散周波数との間の帯域幅が不安定となり、所望のパワースペクトルの拡散効果を得ることができない。例えば、図７に示すように、分周比切り替えタイミングが最適なタイミングよりも遅れる場合、パワースペクトルの波形は、基準周波数ｆ１と拡散周波数ｆ２において２つのピークを生じることとなる。このため、最適な分周比切り替えタイミングに設定するためには、ＰＬＬ回路のループ時定数を最適化するなどといった複雑な調整が必要であり、また、分周比切り替えタイミング設定用として、ＰＬＬ回路に複雑な仕組みを設ける必要があった。

前述した課題を解決するための主たる本発明は、供給電圧に基づく発振周波数を有した発振信号を生成する発振回路と、前記生成された発振信号を所定分周数に基づいて分周した比較信号を生成する分周器と、前記生成された比較信号と基準信号との位相差信号を生成する位相比較器と、前記生成された位相差信号を直流化した電圧信号を生成して前記発振回路へと供給する低域通過フィルタと、前記位相比較器から前記低域通過フィルタに対して供給される前記位相差信号の有効／無効を所定タイミングで切り替える制御部と、前記位相比較器から前記低域通過フィルタに対して前記位相差信号を供給するための信号線と所定電位との間に設けた抵抗素子と、を有し、前記位相差信号を有効とさせる場合には、前記位相差信号に応じた前記電圧信号に基づいて前記発振回路を発振動作させ、
前記位相差信号を無効とさせる場合には、前記所定電位が前記抵抗素子を介して前記低域通過フィルタに対して供給され、前記供給された所定電位に応じて生成された前記電圧信号に基づいて前記発振回路を発振動作させること、とする。

本発明によれば、ＥＭＩノイズを簡素な仕組みで低減させたＰＬＬ回路を提供することができる。

＜情報処理装置＞
図１は、本発明の実施形態に係るＰＬＬ回路を搭載した情報処理装置のシステム構成図である。なお、当該情報処理装置は、例えば、テレビ受信機、ＦＭ受信機、移動体通信機器など、本発明に係るＰＬＬ回路を搭載した電子機器のことである。

情報処理装置では、システム全般の制御を司るＣＰＵ３００や、所定のディジタル信号処理を実施するためのＤＳＰ（Digital Signal Processor）４００が搭載されている。ここで、ＰＬＬ回路１００は、ＣＰＵ３００とＤＳＰ４００を同期させるために設けられたものであり、ＣＰＵ３００およびＤＳＰ４００に対して電圧制御発振回路（以下、ＶＣＯ）２０の発振出力であるシステムクロック信号ＳＣＬＫを供給するものである。

情報処理装置は、ＶＣＯ２０から出力されるシステムクロック信号ＳＣＬＫに基づいた回路素子のスイッチング・ノイズなど、ＰＬＬ回路１００において生成されるＥＭＩノイズの低減を図るべく、ＰＬＬ回路１００に対してスペクトル拡散技術を採用することとする。このスペクトル拡散技術を実現するための仕組みとして、ロック検出部２００、カウンタ２１０が設けられている。

ロック検出部２００は、位相比較器４０における位相比較の結果を示す位相差信号（Φｒ、Φｖ）に基づいて、ＰＬＬ回路１００が位相ロック状態であるか否かを検出する。そして、位相ロック状態が検出された場合、ロック検出信号をカウンタ２１０に供給する。

カウンタ２１０は、ロック検出部２００からロック検出信号が供給されたとき、カウント値をリセットするとともに、所定のクロック信号に基づいてカウンタ動作を開始する。また、このとき、カウンタ２１０は、位相差信号を無効とするためのリセット信号ＣＸを位相比較器４０に対して供給する。

なお、カウンタ２１０において予め設定された規定数分カウントされるまでリセット信号ＣＸは有効であり、規定数分カウントされたときにリセット信号ＣＸは解除される。ここで、位相ロック状態において位相比較器４０に対してリセット信号ＣＸが供給されてからリセット信号ＣＸが解除されるまでの時間のことを「リセット時間」と称する。

ＰＬＬ回路１００は、位相比較器４０に対してリセット信号ＣＸが供給されたとき、本発明に係る後述の周波数変調が実施されて、ＶＣＯ２０の発振周波数が変動する。そして、リセット信号ＣＸが解除された後、再び、位相ロック状態となり、ロック検出部２００は、カウンタ２１０におけるカウント値のリセットならびにカウント動作を再開させるべく、ロック検出信号をカウンタ２１０に対して供給するのである。

＜ＰＬＬ回路＞
本発明の一実施形態に係るスペクトル拡散技術を採用したＰＬＬ回路１００の構成ならびに動作について、図２の回路図ならびに図３のタイミングチャートをもとに説明する。

ＰＬＬ回路１００は、基準分周器１０、電圧制御発振器（以下、ＶＣＯ）２０、比較分周器３０、位相比較器４０、チャージポンプ５０、低域通過フィルタ（以下、ＬＰＦ）６０と、プルアップ抵抗７０と、を有する。なお、ＰＬＬ回路１００は、通常、ＬＰＦ６０を除いて集積化されており、ＬＰＦ６０は外付けされる。

まず、カウンタ２１０から位相比較器４０に対してリセット信号ＣＸが供給されない場合（通常動作時）について説明する。

基準分周器１０は、発振クロック信号（以下、発振ＣＬＫ）を所定分周数に応じて分周して、位相比較器４０に基準信号ｆｒを供給するための分周器である。なお、発振ＣＬＫは、水晶発振器などの発振回路において自励発振によって供給されてもよいし、外部からの他励発振によって供給されてもよい。

ＶＣＯ２０は、印加電圧のレベルならびに印加時間に応じて発振周波数が制御されるものである。通常、バイアス電圧に応じて静電容量が変化する可変容量ダイオードが採用される。なお、ＶＣＯ２０の発振出力ｆｏは、情報処理装置のシステムクロック信号ＳＣＬＫとして用いられる。

比較分周器３０は、ＶＣＯ２０の発振出力ｆｏを所定分周数（１／Ｎ１）に応じて分周して、位相比較器４０に比較信号ｆｖを供給するための分周器である。なお、比較分周器３０の分周数（１／Ｎ１）は、ＶＣＯ２０の発振出力ｆｏとして要求される発振周波数（以下、基準周波数ｆ１）に応じて設定される。また、比較分周器３０は、分周数を固定とする固定分周器としてもよいし、任意に分周数を設定可能なプログラマブル分周器としてもよい。

位相比較器４０は、通常動作の場合、基準信号ｆｒと比較信号ｆｖの位相を比較する。位相比較器４０は、基準信号ｆｒの位相が比較信号ｆｖの位相より進んでいるとき（図３（ａ）、（ｂ）の期間Ｔａを参照）、その位相差に応じた位相差信号Φｒ（図３（ｃ）の期間Ｔａを参照）をチャージポンプ５０に供給する。反対に、基準信号ｆｒの位相が比較信号ｆｖの位相より遅れているとき（図３（ａ）、（ｂ）の期間Ｔｂを参照）、その位相差に応じた位相差信号Φｖ（図３（ｄ）の期間Ｔｂを参照）をチャージポンプ５０に供給する。つまり、通常動作時では、位相差信号Φｒ、Φｖは有効である。

チャージポンプ５０は、例えば、電源電圧ＶＣＣと接地ＧＮＤとの間に、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを直列接続して構成される。なお、ＰＭＯＳＦＥＴのゲート電極には位相差信号Φｒの反転信号が供給され、ＮＭＯＳＦＥＴのゲート電極には位相差信号Φｖが供給される。また、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの接続点に発生する電圧信号ＣＰが、ＬＰＦ６０に供給される。

チャージポンプ５０は、位相差信号Φｒ及び位相差信号ΦｖがともにＬレベルの場合、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴはともにＯＦＦとなり、出力（ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの接続点）はハイ・インピーダンスを示す。

なお、位相差信号ΦｒがＨレベル及び位相差信号ΦｖがＬレベルの場合、ＰＭＯＳＦＥＴがＯＮおよびＮＭＯＳＦＥＴがＯＦＦとなり、電源電圧ＶＣＣに応じた電圧信号ＣＰを出力する（図３（ｅ）の期間Ｔａを参照）。一方、位相差信号ΦｒがＬレベルおよび位相差信号ΦｖがＨレベルの場合、ＰＭＯＳＦＥＴがＯＦＦおよびＮＭＯＳＦＥＴがＯＮとなり、接地ＧＮＤに応じた電圧信号ＣＰを出力する（図３（ｅ）の期間Ｔｂを参照）。

ＬＰＦ６０は、位相差信号Φｒ、Φｖが有効な場合、チャージポンプ５０から位相差信号Φｒ、Φｖに基づく電圧信号ＣＰが供給される。そして、ＬＰＦ６０は、供給された電圧信号ＣＰから高調波成分を除去するとともに、電圧信号ＣＰを直流化した直流電圧ＶｃをＶＣＯ２０に対して供給する。

ＶＣＯ２０は、位相差信号Φｒに応じた直流電圧Ｖｃｐが供給された場合には、比較信号ｆｖの位相を進めるべく発振周波数を高めるよう作用する。反対に、位相差信号Φｖに応じた直流電圧Ｖｃｐが供給された場合には、比較信号ｆｖの位相を遅らせるべく発振周波数が低くなるよう作用する。この結果、最終的には、基準信号ｆｒと比較信号ｆｖとの間の位相差が生じなくなり、ＶＣＯ２０の発振周波数は、基準周波数ｆ１にロックされた状態（位相ロック状態）となる。

つぎに、ロック検出部２００において位相ロック状態が検出されて、カウンタ２１０から位相比較器４０に対してリセット信号ＣＸが供給された場合（周波数変調動作時）について説明する。

位相比較器４０は、リセット処理部４１（『制御部』）を有する。リセット処理部４１は、通常動作の場合には位相差信号Φｒ、Φｖを有効とし、位相比較器４０にリセット信号ＣＸが供給された場合には位相差信号Φｒ、Φｖを無効とさせるものである。なお、位相差信号Φｒ、Φｖの無効とは、位相差信号Φｒ、Φｖのレベルを、チャージポンプ５０の出力をハイ・インピーダンスとさせるためのレベル（Ｌレベル）へと強制的に変換することとする。また、リセット処理部４１は、位相比較器４０の外部に設けてもよい。

チャージポンプ５０の出力がハイ・インピーダンスとなる場合、チャージポンプ５０からＬＰＦ６０に対して電圧信号ＣＰを供給する信号線とプルアップ電圧ＶＣＣとの間に設けたプルアップ抵抗７０によって、プルアップ電圧ＶＣＣ（プルアップ抵抗７０の電圧降下を無視した場合）がＬＰＦ６０に対して供給される。このとき、ＬＰＦ６０は、同様に、プルアップ電圧ＶＣＣから高調波成分を除去するとともに、プルアップ電圧ＶＣＣを直流化した直流電圧ＶｐｕをＶＣＯ２０に対して供給する。

ＶＣＯ２０は、プルアップ電圧ＶＣＣに応じた直流電圧Ｖｐｕが供給された場合、カウンタ２１０に基づきリセット信号ＣＸが解除されるまで、直流電圧Ｖｐｕが供給される時間、すなわちリセット時間の経過に応じて発振周波数を高めるよう作用する。その後、リセット信号ＣＸが解除されたとき、リセット処理部４１によって位相差信号Φｒ、Φｖが再び有効な状態となり、ＶＣＯ２０には位相差信号Φｒもしくは位相差信号Φｖに応じた直流電圧Ｖｃｐが供給される。そして、ＶＣＯ２０の発振周波数を基準周波数ｆ１にロックさせるべく、前述した通常のＰＬＬ動作が行われる。

このように、リセット信号ＣＸに基づいて通常動作と周波数変調動作が繰り返し行われることで、ＶＣＯ２０の発振出力ｆｏのパワースペクトルは、基準周波数ｆ１に集中した状態ではなく、基準周波数ｆ１から高周波方向へと拡散された状態となるので、基準周波数ｆ１におけるパワースペクトルのピークレベルが減衰される。よって、ＶＣＯ２０の発振出力に基づくＥＭＩノイズが低減されるのである。

また、従来の場合と異なり、ＶＣＯ２０の出力ｆｏの発振周波数は、リセット時間の経過に応じて発振周波数が上がり続ける。このため、従来の場合のように、周波数変調後にパワースペクトルがある特定周波数（拡散周波数）に集中することがなくなる。よって、
位相差信号Φｒ、Φｖを無効にする仕組み（リセット処理部４１）とプルアップ抵抗７０といった簡素な仕組みを追加するだけで、ＥＭＩノイズのさらなる低減効果を向上させることができるのである。

＜抵抗値に応じたスペクトル拡散の効果＞
図４は、リセット時間を一定とした場合のプルアップ抵抗７０の抵抗値に応じたパワースペクトル波形の変化について説明する図である。なお、パワースペクトルとは、時間軸上で信号の各周波数成分が現れる度合い（パワー）を、周波数軸対パワー軸で表現したものである。また、パワースペクトルのレベルは、一般に、時間軸上での信号レベルのサンプリングデータをもとにフーリエ級数展開し、そのときのフーリエ係数（Ｓｉｎ、Ｃｏｓの係数）の大きさとして求められる。

図４において実線で示すパワースペクトル波形は、ＰＬＬ回路１００が通常のＰＬＬ動作を行う場合である。ＰＬＬ動作によって、ＶＣＯ２０の発振周波数は基準周波数ｆ１に集中するため、パワースペクトルは基準周波数ｆ１においてピークレベルを有することとなる。

図４において破線、一点鎖線、二点鎖線で示すパワースペクトル波形は、リセット信号ＣＸに基づいてＶＣＯ２０の位相ロック時の発振周波数（基準周波数ｆ１）を周波数変調する場合である。なお、破線、一点鎖線、二点鎖線の順に、リセット時間が一定という条件下で、プルアップ抵抗７０の抵抗値が減少した場合である。

図４に示すように、周波数変調時のパワースペクトルのピークレベルは、プルアップ抵抗７０の抵抗値によらず、ＰＬＬ通常動作時のパワースペクトルのピークレベルよりも減衰する。なお、リセット時間が一定であるため、プルアップ抵抗７０の抵抗値の変化によって、パワースペクトルのピークレベルの減衰量には変化がない。

一方、プルアップ抵抗７０の抵抗値が小さい場合は、プルアップ抵抗７０の抵抗値が大きい場合と比べて、プルアップ抵抗７０での電圧降下が減少し、ひいては、ＶＣＯ２０に供給される直流電圧Ｖｐｕのレベルが大きくなる。よって、ＶＣＯ２０の発振周波数がより高周波の方向へと変化することでスペクトル幅が拡大し、パワースペクトルがより拡散される。

このように、プルアップ抵抗７０の抵抗値は、パワースペクトルを拡散させる度合いに応じて設定することで、パワースペクトルの拡散効果をより向上させることができる。

＜リセット時間に応じたスペクトル拡散の効果＞
図５は、プルアップ抵抗７０の抵抗値を一定とした場合のリセット時間の長さに応じたパワースペクトル波形の変化について説明する図である。

図５において実線で示すパワースペクトル波形は、ＰＬＬ回路１００が通常のＰＬＬ動作を行う場合である。ＰＬＬ動作によって、ＶＣＯ２０の発振周波数は基準周波数ｆ１に集中するため、パワースペクトルは基準周波数ｆ１においてピークレベルを有することとなる。

図５において破線、一点鎖線、二点鎖線で示すパワースペクトル波形は、リセット信号ＣＸに基づいてＶＣＯ２０の位相ロック時の発振周波数（基準周波数ｆ１）を周波数変調する場合である。なお、破線、一点鎖線、二点鎖線の順に、プルアップ抵抗７０の抵抗値が一定という条件下で、リセット時間を長くした場合である。

図５に示すように、周波数変調時のパワースペクトルのピークレベルは、ＰＬＬ通常動作時のパワースペクトルのピークレベルよりも減衰する。また、リセット時間が長くなるにつれて、基準周波数ｆ１から離れる時間も長くなるため、パワースペクトルのピークレベルの減衰量がより大きくなる。さらに、リセット時間が長くなるにつれて、ＶＣＯ２０の発振周波数はより高周波へと変化するため、スペクトル幅が拡大してパワースペクトルがより拡散される。

このように、リセット時間の長さが、パワースペクトルのピークレベルを減衰させる度合いや、パワースペクトルを拡散させる度合いに応じて設定されることで、パワースペクトルの拡散効果をより向上させることができる。また、リセット時間の長さの設定と組み合わせて、前述したプルアップ抵抗７０の抵抗値を適宜な値に設定することで、パワースペクトルの拡散効果をより一層向上させることはいうまでもない。

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。

例えば、前述した実施形態において、ＰＬＬ回路の構成上チャージポンプ５０を設けない場合がある。この場合、例えば、位相比較器４０の出力段は、チャージポンプ５０と同様な直列接続したＰＭＯＳＦＥＴとＮＭＯＳＦＥＴが設けられ、前述した電圧信号ＣＰに相当する位相差信号を出力することとする。また、リセット処理部４１は、リセット信号ＣＸが供給されたとき、位相比較器４０の出力段のＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴをともにＯＦＦとさせて、位相比較器４０の出力レベルをハイ・インピーダンスとさせるべく制御を行うこととする。

また、前述した実施形態において、プルアップ抵抗７０ではなく、チャージポンプ５０とＬＰＦ６０との間の信号線と接地ＧＮＤとの間に設けるプルダウン抵抗を採用しても勿論よい。プルダウン抵抗を採用する場合、リセット信号ＣＸに基づいてＶＣＯ２０の位相ロック時の発振周波数（基準周波数ｆ１）を周波数変調したとき、ＶＣＯ２０に供給される直流電圧ＶｐｕのレベルはＬレベルとなる。よって、ＶＣＯ２０の発振周波数は低周波の方向へ変化し、プルアップ抵抗７０の場合と同様なパワースペクトルの拡散効果が得られることとなる。

本発明の一実施形態に係るＰＬＬ回路を搭載したシステムの概略構成図である。本発明の一実施形態に係るＰＬＬ回路の構成図である。本発明の一実施形態に係るＰＬＬ回路の動作を説明するタイミングチャートである。本発明の一実施形態に係る抵抗値に応じたパワースペクトル波形を示す図である。本発明の一実施形態に係るリセット期間に応じたパワースペクトル波形を示す図である。従来のＰＬＬ回路の構成図である。従来のパワースペクトル波形を示す図である。

符号の説明

１０、６１０基準分周器
２０、６２０電圧制御発振器
３０、６３０、６３１比較分周器
４０、６４０位相比較器
５０、６５０チャージポンプ
６０、６６０低域通過フィルタ
６３２セレクタ
１００ＰＬＬ回路
２００ロック検出部
２１０カウンタ
３００ＣＰＵ
４００ＤＳＰ

Claims

供給電圧に基づく発振周波数を有した発振信号を生成する発振回路と、
前記生成された発振信号を所定分周数に基づいて分周した比較信号を生成する分周器と、
前記生成された比較信号と基準信号との位相差信号を生成する位相比較器と、
前記生成された位相差信号を直流化した電圧信号を生成して前記発振回路へと供給する低域通過フィルタと、
前記位相比較器から前記低域通過フィルタに対して供給される前記位相差信号の有効／無効を所定タイミングで切り替える制御部と、
前記位相比較器から前記低域通過フィルタに対して前記位相差信号を供給するための信号線と所定電位との間に設けた抵抗素子と、を有し、
前記位相差信号を有効とさせる場合には、前記位相差信号に応じた前記電圧信号に基づいて前記発振回路を発振動作させ、
前記位相差信号を無効とさせる場合には、前記所定電位が前記抵抗素子を介して前記低域通過フィルタに対して供給され、前記供給された所定電位に応じて生成された前記電圧信号に基づいて前記発振回路を発振動作させること、
を特徴とするＰＬＬ回路。
前記位相比較器と前記低域通過フィルタとの間には、前記位相差信号のレベルを変換するチャージポンプが設けられており、
前記制御部は、
前記位相差信号を無効とさせる制御信号が供給されたとき、前記チャージポンプの出力レベルをハイ・インピーダンスとさせるべく制御を行うこと、
を特徴とする請求項１に記載のＰＬＬ回路。
前記抵抗素子の抵抗値は、
前記発振信号の発振周波数に対応づけられたパワースペクトルを拡散させる度合いに応じて設定されること、を特徴とする請求項１又は２に記載のＰＬＬ回路。
前記位相差信号を無効とさせる期間は、
前記発振信号の発振周波数に対応づけられたパワースペクトルのピークレベルを減衰させる度合いに応じて設定されること、を特徴とする請求項１乃至３のいずれかに記載のＰＬＬ回路。
前記位相差信号を無効とさせる期間は、
前記発振信号の発振周波数に対応づけられたパワースペクトルを拡散させる度合いに応じて設定されること、を特徴とする請求項１乃至３のいずれかに記載のＰＬＬ回路。