JP3434734B2

JP3434734B2 - Ｐｌｌ回路

Info

Publication number: JP3434734B2
Application number: JP17556899A
Authority: JP
Inventors: 弘記下川
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 1999-06-22
Filing date: 1999-06-22
Publication date: 2003-08-11
Anticipated expiration: 2019-06-22
Also published as: JP2001007700A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特に電磁干渉（ＥＭＩ）雑音を低減したクロック信号を
発生するためのＰＬＬ回路に関する。

【０００２】

【従来の技術】近年電子機器のディジタル化が急激に進
み、これに伴って、ディジタル回路の動作に起因するＥ
ＭＩ雑音の量も拡大の一途をたどり、その低減が大きな
問題となってきている。この種のＥＭＩ雑音の発生源と
して、最も大きい比重を占めるものとしてクロックノイ
ズがある。クロックノイズは、ディジタル回路の動作の
基準になっているクロック信号に起因するノイズであ
る。公知のように、クロックノイズは、クロック周波数
の奇数倍周波数の成分から成るスペクトルを有する。こ
のスペクトルは、クロック信号の周波数精度が向上する
ほど、スペクトル幅が狭くなり、スペクトルレベルは逆
に高くなる。

【０００３】クロックノイズ低減の方法として、近年、
クロック信号を周波数変調することにより、クロック周
波数対応のノイズスペクトル幅を拡げてノイズを拡散
し、スペクトルレベルを低下させる、クロックディザリ
ング技術が注目されている。

【０００４】例えば、実開平４−７５４６９号公報（文
献１）記載の不要輻射雑音を抑圧した電子装置は、電圧
制御発振器から出力するクロック信号にわずかな周波数
変調をかけることにより、クロック信号の不要輻射（ノ
イズ）成分のスペクトルの鋭さを低減し、また、分散化
させることにより、周波数軸上の集中度を低減させると
いうものである。

【０００５】特開平８−１２５５６４号公報（文献２）
記載の放射低減装置は、所定周波数のクロックを発振す
るＱが高いクロック発振回路と、所定周波数の変調信号
を発振する変調信号発振回路と、クロックを変調信号で
周波数変調する変調回路とを備え、Ｑが高いクロック発
振出力を周波数変調するよう構成したことにより変調の
浅い所望のクロックディザリングを行うというものであ
る。

【０００６】一定周波数の基準信号から、所定の周波数
のシステムクロックを生成する一般的な方法は、位相同
期ループ（ＰＬＬ）回路を用いるものである。

【０００７】ＰＬＬ回路は、基本的に、３つの基本部
分、すなわち、位相検出部、ループフィルタ部、及び電
圧制御発振部（ＶＣＯ）から成る。位相検出部は、基準
クロック信号を受け取る第１入力と、ＶＣＯ出力信号又
はその分周信号（ここでは説明の便宜上両方一括して帰
還信号という）を受け取る第２入力とを有する。また、
帰還信号はＰＬＬ回路の入力でもある。位相検出部は、
ループフィルタ部に接続された出力を有し、ループフィ
ルタ部は、ＶＣＯに接続された出力を有する。

【０００８】動作中、位相検出部は、基準クロック信号
と帰還信号の両入力信号間の位相差に比例する位相検出
信号を出力する。位相検出信号の供給に応答して、ルー
プフィルタ部は、この位相検出信号の関数であるフィル
タ出力信号を出力する。ＶＣＯは、フィルタ出力信号の
電圧（又は電流）に比例する周波数の発振信号、すなわ
ちＶＣＯ出力信号を出力する。上記のように、ＶＣＯ出
力信号は、そのまま又は所定の分周比で分周し位相検出
部の第２入力に帰還信号として帰還される。この帰還信
号は、ＶＣＯ出力信号が基準クロック信号と位相同期す
るために必要である。

【０００９】この一般的なＰＬＬ（以下通常ＰＬＬ）の
動作を時間対発振周波数のグラフで示す図５（Ａ）を参
照すると、ここでは説明の便宜上、ＶＣＯの出力信号
（発振信号）ＰＯの中心周波数を１００ＭＨｚ、基準ク
ロック信号の周波数を１ＭＨｚ、発振信号ＰＯを分周し
て生成する帰還信号の分周比を１００とする。図に示す
ように、通常ＰＬＬでは、発振信号ＰＯの周波数にロッ
クするので、発振信号ＰＯの周波数は１００ＭＨｚ一定
である。この場合の発振信号ＰＯ対応のシステムクロッ
クのノイズ成分スペクトルは、図５（Ｂ）に模式的に示
すように、１００ＭＨｚの奇数倍高調波（以下単に高調
波）成分に集中する。なお、この図では説明の便宜上、
ノイズスペクトルの各周波数（３００ＭＨｚ，５００Ｍ
Ｈｚ，・・・）成分のレベルを一括して基本波の周波数
で表示している。

【００１０】クロックディザリング技術により、発振信
号ＰＯの周波数の１％すなわち、±１ＭＨｚの周波数変
調をかけた場合の時間対発振周波数をグラフで示す図５
（Ｃ）を参照すると、発振信号ＰＯの周波数は時間経過
に従い１００ＭＨｚを中心に、９９ＭＨｚから１０１Ｍ
Ｈｚまでの周波数範囲を一定の変化率で変化する。この
場合の発振信号ＰＯ対応のシステムクロックのノイズ成
分スペクトルは、図５（Ｂ）と同様に図５（Ｄ）に模式
的に示すように、通常ＰＬＬの発振信号に比較するとノ
イズスペクトルの周波数帯域が９９ＭＨｚから１０１Ｍ
Ｈｚまでの周波数をカバーし、スペクトルレベルは相当
低減している。なお、クロックディザリング幅として
は、上述した発振信号ＰＯの周波数の１％程度が一般的
に用いられている。

【００１１】ＰＬＬ回路を用い、クロックディザリング
によるＥＭＩ雑音低減を図った例として、特開平９−２
８９５２７号公報（文献３）記載のディジタルシステム
における電磁妨害雑音の放射を抑制するための方法及び
装置は、基底信号から所望の平均周波数を有する第１の
信号を導き出し、該第１の信号を周波数変調して変調基
準信号を得る。ＰＬＬ回路を含むクロック発生回路は変
調基準信号に基づきクロックを発生する。変調基準信号
の電磁妨害雑音の放射が、第１の周波数帯域にわたって
拡散され、かつ、クロック信号の電磁妨害雑音の放射
が、第２の周波数帯域にわたって拡散されるというもの
である。

【００１２】また、特開平９−９８１５２号公報（文献
４）記載の拡散スペクトルクロック生成装置は、基準周
波数クロック信号を生成する発振器と、この発振器と協
調して基本周波数と基本周波数の調波での低減された振
幅ＥＭＩスペクトル成分とを有する拡散スペクトルクロ
ック信号を生成する拡散スペクトルクロック生成装置と
を含み、この拡散スペクトルクロック生成装置の好まし
い例は、ＶＣＯを含むＰＬＬ回路を含み一連のクロック
パルスを生成するクロックパルス生成装置と、クロック
パルス生成装置を周波数変調して、ＥＭＩスペクトル成
分のスペクトル幅を広げてその振幅を平坦化する拡散ス
ペクトル変調器を含む。この拡散スペクトル変調器は、
ディジタル値を記憶するテーブルと、カウンタ自体のそ
れぞれ異なるカウントで上記テーブルにアドレスする第
１のカウンタと、制御入力を有する上記ＰＬＬ回路と、
上記基準周波数クロック信号を入力し、上記ＰＬＬ回路
に制御入力を提供する第２のカウンタと、上記ＰＬＬ回
路からの信号と上記記憶されたディジタル値を上記ＶＣ
Ｏの制御用の信号に変換した変換信号とを組み合わせ、
この組み合わせ信号を制御信号として上記ＶＣＯに供給
する手段を備えるというものである。

【００１３】文献４等に記載のＰＬＬ回路を本発明と対
比するためその要点部分のみを取り出した従来のＰＬＬ
回路をブロックで示す図６を参照すると、この従来のＰ
ＬＬ回路は、基準周波数信号Ｒの供給を受け後述する変
調回路が動作しない場合中心周波数がこの基準周波数信
号Ｒに位相同期するように動作して発振信号ＰＯを出力
する通常のＰＬＬ回路であるＰＬＬ部１と、基準信号Ｒ
の供給を受けこの基準信号Ｒの周波数に基づき発振信号
ＰＯに所定の周波数変調をかける変調回路３とを備え
る。

【００１４】ＰＬＬ部１は、基準信号Ｒと発振信号ＰＯ
を所定分周比で分周した分周信号Ｄとを位相比較し比較
結果に対応してアップ信号ＵＰ又はダウン信号ＤＮ（以
下アップ信号ＵＰ／ダウン信号ＤＮ）をそれぞれ出力す
る位相比較回路（以下ＰＦＤ）１１と、供給を受けたア
ップ信号ＵＰ／ダウン信号ＤＮの値に対応して直流電圧
信号であるチャージポンプ信号ＰＣを発生するチャージ
ポンプ回路（以下ＣＰ）１２と、チャージポンプ信号Ｐ
Ｃを平滑化し不要な高周波成分を除去するとともに所定
のループ時定数を与えた発振制御信号ＣＯを出力する低
域通過フィルタ（以下ＬＰＦ）１３と、発振制御信号Ｃ
Ｏの値により周波数が制御され発振信号ＰＯを出力する
電圧制御発振器（以下ＶＣＯ）１４と、発振信号ＰＯを
所定分周比で分周し分周信号Ｄを出力する分周比が可変
の可変分周器（以下ＤＩＶ）１５とを備える。

【００１５】変調回路３は、基準信号Ｒの供給を受けこ
の基準信号Ｒをカウントしカウント値が所定数に達した
時ＤＩＶ１５の分周比を所定の範囲及び所定のパターン
で切り替える分周比切り替え信号ＣＸをＤＩＶ１５に供
給する変調カウンタ３１を備える。

【００１６】次に、図６及び各部波形をタイムチャート
で示す図７を参照して、従来のＰＬＬ回路の動作につい
て説明すると、ＰＬＬ部１のＰＦＤ１１は、外部から供
給を受ける基準信号ＲとＤＩＶ１５から帰還される分周
信号Ｄとの位相比較を行い、比較結果に対応して分周信
号Ｄが基準信号Ｒより遅れている場合はアップ信号ＵＰ
を逆に分周信号Ｄが基準信号Ｒより進んでいる場合はダ
ウン信号ＤＮをそれぞれ出力し、ＣＰ１２に供給する。
ここで、アップ信号ＵＰ／ダウン信号ＤＮの値は、位相
差に対応する所定サンプリング期間におけるパルス数
（以下パルス数）として表す。すなわち、位相差が大き
い場合はこのパルス数が大きくなり、位相差が小さくな
るとパルス数が減少する。位相差が無い場合、すなわち
位相差が０のときは、上記パルス数は０となる。ＣＰ１
２はアップ信号ＵＰ／ダウン信号ＤＮの値、すなわち、
上記パルス数に応じたチャージポンプ信号ＰＣを発生
し、ＬＰＦ１３に供給する。ＬＰＦ１３はチャージポン
プ信号ＰＣを平滑化し不要な高周波成分を除去するとと
もに所定のループ時定数を与えて発振制御信号ＣＯを出
力する。ＶＣＯ１４は、発振制御信号ＣＯの値により周
波数が制御され発振信号ＰＯを発生し、外部に出力する
とともに、ＤＩＶ１５に供給する。ＤＩＶ１５は発振信
号ＰＯが所定中心周波数のとき所定の基準信号周波数と
同一の分周信号を発生する分周比である基本分周比で発
振信号ＰＯを分周し分周信号Ｄを出力してＰＦＤ１に帰
還する。

【００１７】変調回路３の変調カウンタ３１は、供給を
受けた基準信号Ｒをカウントし、カウント値が予め設定
した一定数に達した時、分周比切り替え信号ＣＸを発生
する。すなわち、この基準信号のカウントは分周比切り
替えのための一定の期間を設定するものである。

【００１８】説明の便宜上、再度上述した数値例、すな
わち、発振信号ＰＯの中心周波数を１００ＭＨｚ、基準
信号Ｒの周波数を１ＭＨｚ、ＤＩＶ１５の分周比を１０
０、周波数変調（ディザリング周波数）幅を±１ＭＨｚ
を用いて、説明する。

【００１９】再度図７を参照すると、まず、初期状態と
して変調カウンタが動作しておらず、従って、発振信号
ＰＯの周波数は中心周波数１００ＭＨｚにロックし、Ｄ
ＩＶ１５の分周比は１００に設定されているものとす
る。従って、分周信号Ｄの周波数は１ＭＨｚであり、こ
れは基準信号Ｒの周波数と同一である。ＰＦＤ１１は基
準信号Ｒと分周信号Ｄとの間に位相差がないので、アッ
プ信号ＵＰ／ダウン信号ＤＮのいずれも出力しない。す
なわち、アップ信号ＵＰ／ダウン信号ＤＮのパルス数は
０である。

【００２０】次に、ある時点Ｔ１で分周比切り替え信号
ＣＸが発生し、分周比を１０１に切り替えると、この切
り替え時点ではＰＬＬのループ時定数により、発振信号
ＰＯの周波数は中心周波数１００ＭＨｚのロック状態を
保持している。一方、分周信号Ｄは初期状態の１ＭＨｚ
から１００／１０１＝０．９９００９９０ＭＨｚ（以下
説明の便宜上０．９９ＭＨｚとする）に低下する。従っ
て、ＰＦＤ１１は、分周信号Ｄが基準信号Ｒより位相が
遅れ、アップ信号ＵＰとして、例えば４パルスを発生
し、ＣＰ１２に供給する。このとき、ダウン信号ＤＮの
値、すなわちパルス数は０である。これにより、ＣＰ１
２は対応する正チャージポンプ信号ＰＣを出力し、ＬＰ
Ｆ１３は正チャージポンプ信号ＰＣの供給に応答して発
振制御信号ＣＯを上昇させ、ＶＣＯ１４に供給する。Ｖ
ＣＯ１４は発振制御信号ＣＯの電圧値の上昇に応答して
発振周波数を上記ループ時定数に従い上昇させる。発振
信号ＰＯの周波数が１０１ＭＨｚに近づくと、分周信号
Ｄの周波数も１ＭＨｚに漸近し、基準信号Ｒとの位相差
が小さくなる。その結果、アップ信号ＵＰの値、すなわ
ちパルス数は小さくなり、チャージポンプ信号ＰＣ及び
発振制御信号ＣＯの上昇は低減しついには発振信号ＰＯ
の周波数が１０１ＭＨｚに対応する一定電圧に落ち着く
（Ｔ２）。

【００２１】この時点で、分周比切り替え信号ＣＸを再
度発生し、分周比を９９に切り替えると、この切り替え
時点ではＰＬＬのループ時定数により、発振信号ＰＯの
周波数は中心周波数１０１ＭＨｚのロック状態を保持し
ている。一方、分周信号Ｄは０．９９ＭＨｚから１００
／９９＝１．０１０１０１ＭＨｚ（以下説明の便宜上
１．０１ＭＨｚとする）に上昇する。従って、ＰＦＤ１
１は、分周信号Ｄが基準信号Ｒより位相が進み、ダウン
信号ＤＮとして、例えば４パルスを発生し、ＣＰ１２に
供給する。このとき、アップ信号ＵＰの値、すなわちパ
ルス数は０である。これにより、ＣＰ１２は対応する負
チャージポンプ信号ＰＣを出力し、ＬＰＦ１３は負チャ
ージポンプ信号ＰＣの供給に応答して発振制御信号ＣＯ
を降下させ、ＶＣＯ１４に供給する。ＶＣＯ１４は発振
制御信号ＣＯの電圧値の降下に応答して発振周波数を上
記ループ時定数に従い降下させる。発振信号ＰＯの周波
数が９９ＭＨｚに近づくと、分周信号Ｄの周波数も１Ｍ
Ｈｚに漸近し、基準信号Ｒとの位相差が小さくなる。そ
の結果、ダウン信号ＤＮの値、すなわちパルス数は小さ
くなり、チャージポンプ信号ＰＣ及び発振制御信号ＣＯ
の降下は低減しついには発振信号ＰＯの周波数が９９Ｍ
Ｈｚに対応する一定電圧に落ち着く（Ｔ３）。

【００２２】以上の動作を繰り返すことにより、所望の
周波数変調、すなわち、ディザリングを達成できるが、
このとき、図５に示したような最良のクロックノイズレ
ベル低減効果を発揮させるには、分周比切り替えタイミ
ング、すなわちディザリング周期ＴＤを最適に設定する
必要がある。

【００２３】不適切な分周比切り替えタイミングによる
クロックノイズのスペクトルレベルへの影響の一例を示
す図８を参照すると、図８（Ａ）に示すように、上記切
り替えタイミングが最適タイミングより早すぎる場合
は、図８（Ｂ）に示すように、所望のディザリング周波
数幅に達せず、従って、所望のノイズレベル低減が得ら
れない。逆に、図８（Ｃ）に示すように、上記切り替え
タイミングが最適タイミングより遅すぎる場合は、図８
（Ｄ）に示すように、ディザリング周波数幅の両端、こ
の例では９９ＭＨｚと１０１ＭＨｚのノイズスペクトル
にピークを生じ、従って、所望のノイズレベル低減が得
られない。

【００２４】従って、最適な分周比切り替えタイミング
を設定するため、ＰＬＬ部１内部のＣＰ１２やＬＰＦ１
３等のアナログ回路の調整による適切なループ時定数の
設定及び動作シミュレーションを含む複雑な調整を必要
とする。

【００２５】

【発明が解決しようとする課題】上述した従来のＰＬＬ
回路は、分周比切り替えタイミング設定用の変調回路の
カウンタやそれに付随する制御回路等の付加回路の規模
が大きいという欠点があった。

【００２６】また、ノイズレベル低減効果は分周比切り
替えタイミングの適否に非常に敏感に影響されるので、
最適な分周比切り替えタイミングの設定は、適切なルー
プ時定数の設定や動作シミュレーションを含む複雑な調
整を要するという欠点があった。

【００２７】本発明の目的は、上記欠点を除去し、比較
的小さい回路規模で、かつ複雑な調整を必要とすること
なく所望のノイズ低減効果を達成できるＰＬＬ回路を提
供することにある。

【００２８】

【課題を解決するための手段】本発明のＰＬＬ回路は、
一定周波数の基準信号から所定のクロック信号周波数の
発振信号を生成するとともにこの発振信号に所定の周波
数幅の周波数変調であるディザリングを実施することに
より前記クロック信号のノイズスペクトル幅を拡げてノ
イズを拡散し、スペクトルレベルを低下させる位相同期
ループ（以下ＰＬＬ）回路において、前記発振信号が前
記周波数変調幅の下限周波数のときこの発振信号を第１
の分周比で分周した第１の分周信号の周波数が前記基準
信号の周波数と等しく、前記発振信号が前記周波数変調
幅の上限周波数のときこの発振信号を第２の分周比で分
周した第２の分周信号の周波数が前記基準信号の周波数
と等しくなるように可変分周する可変分周回路と、前記
基準信号と前記第１又は第２の分周信号との位相比較を
行いこれら第１又は第２の分周信号の前記基準信号に対
する位相の遅れ進みにそれぞれ対応したパルス信号であ
るアップ信号又はダウン信号を出力する位相検出回路
と、前記アップ信号又はダウン信号の供給を受け前記ア
ップ信号の供給に応答して前記可変分周回路を前記第１
の分周比に設定し、前記ダウン信号の供給に応答して前
記可変分周回路を前記第２の分周比に設定するよう制御
する分周比切り替え制御信号を出力することにより前記
ディザリングを制御するディザリング制御部とを備えて
構成されている。

【００２９】

【発明の実施の形態】次に、本発明の実施の形態を図６
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態のＰＬＬ回路は、１部の接続が異なるほかは
従来のＰＬＬ回路と共通の基準周波数信号Ｒの供給を受
け後述する変調制御部が動作しない場合中心周波数がこ
の基準周波数信号Ｒに位相同期するように動作して発振
信号ＰＯを出力する通常のＰＬＬ回路であるＰＬＬ部１
と、従来の変調回路３に代わりに後述するＰＦＤ１１の
出力であり各々パルス信号であるアップ信号ＵＰ又はダ
ウン信号ＤＮ（以下アップ信号ＵＰ／ダウン信号ＤＮ）
の供給を受けＤＩＶ１５の分周比を切り替える切り替え
制御信号ＣＣを出力することにより所定の周波数帯域幅
の周波数変調であるディザリングを制御するディザリン
グ制御部２とを備える。

【００３０】ＰＬＬ部１は、基準信号Ｒと発振信号ＰＯ
を所定分周比で分周した分周信号Ｄとを位相比較し比較
結果に対応するパルス数のパルス信号であるアップ信号
ＵＰ又はダウン信号ＤＮ（以下アップ信号ＵＰ／ダウン
信号ＤＮ）をそれぞれ出力しチャージポンプ回路（以下
ＣＰ）１２とディザリング制御部２とに供給する位相比
較回路（以下ＰＦＤ）１１と、供給を受けたアップ信号
ＵＰ／ダウン信号ＤＮのパルス数に対応して直流電圧信
号であるチャージポンプ信号ＰＣを発生するＣＰ１２
と、チャージポンプ信号ＰＣディザリング制御部２から
の付加チャージポンプ信号ＰＳの供給を受けこれらチャ
ージポンプ信号ＰＣ及び付加チャージポンプ信号ＰＳを
平滑化し不要な高周波成分を除去するとともに所定のル
ープ時定数を与えた発振制御信号ＣＯを出力する低域通
過フィルタ（以下ＬＰＦ）１３と、発振制御信号ＣＯの
値により周波数が制御され発振信号ＰＯを出力する電圧
制御発振器（以下ＶＣＯ）１４と、発振信号ＰＯをディ
ザリング制御部２からの分周比切り替え信号ＣＣの供給
に応答して発振信号ＰＯが所定中心周波数のとき所定の
基準信号周波数と同一の分周信号を発生する分周比であ
る基本分周比を中心として分周比を制御されて分周信号
Ｄを出力する分周比が可変の可変分周回路（以下ＤＩ
Ｖ）１５とを備える。

【００３１】ディザリング制御部２は、アップ信号ＵＰ
／ダウン信号ＤＮの各第１パルスをラッチし一時保持し
て分周比切り替え制御信号ＣＣを出力するラッチ回路２
１と、分周比切り替え制御信号ＣＣの値に対応して直流
電圧信号である付加チャージポンプ信号ＰＳを出力する
チャージポンプ回路（ＣＰ）２２とを備える。

【００３２】ラッチ回路２１は、第１入力端にアップ信
号ＵＰの供給を受け第２入力端を後述のＮＯＲゲートＧ
２の出力端に接続しこの出力端から分周比切り替え制御
信号ＣＣを出力するＮＯＲゲートＧ１と、第２入力端に
ダウン信号ＤＮの供給を受け第１入力端をＮＯＲゲート
Ｇ１の出力端に接続したＮＯＲゲートＧ２とを備える。

【００３３】ＣＰ２２は、ソースを電源に接続しゲート
に分周比切り替え制御信号ＣＣの供給を受けドレインか
ら付加チャージポンプ信号ＰＳを出力するＰチャネル型
ＭＯＳトランジスタＰ２１と、ソースを接地にドレイン
をトランジスタＰ２１のドレインにゲートをトランジス
タＰ２１のゲートにそれぞれ接続したＮチャネル型ＭＯ
ＳトランジスタＮ２１とを備える。なお、このＣＰ２２
の駆動能力、すなわち、チャージの場合の電流供給能力
及びディスチャージの場合の電流シンク能力は、ＰＬＬ
部１のＣＰ１２の駆動能力より小さく設定している。

【００３４】次に、図１及び各部波形をタイムチャート
で示す図２を参照して本実施の形態の動作について説明
すると、まず、ＰＬＬ部１のＰＦＤ１１は、外部から供
給を受ける基準信号ＲとＤＩＶ１５から帰還される分周
信号Ｄとの位相比較を行い、比較結果に対応して分周信
号Ｄが基準信号Ｒより遅れている場合はアップ信号ＵＰ
を逆に分周信号Ｄが基準信号Ｒより進んでいる場合はダ
ウン信号ＤＮをそれぞれ出力し、ＣＰ１２及びディザリ
ング制御部２に供給する。ここで、アップ信号ＵＰ／ダ
ウン信号ＤＮの値は、所定の単位サンプリング期間にお
ける位相差に対応するパルス数（以下単にパルス数と呼
ぶ）として表す。すなわち、位相差が大きい場合はこの
パルス数が大きくなり、位相差が小さくなるとパルス数
が減少する。位相差が無い場合、すなわち位相差が０の
ときは、アップ信号ＵＰ／ダウン信号ＤＮのいずれも上
記パルス数は０となる。この状態はいわゆるＰＬＬ部１
の位相ロック状態（以下単にロック状態という）であ
る。

【００３５】ＣＰ１２は、アップ信号ＵＰが供給された
場合は、このアップ信号ＵＰの値、すなわち、パルス数
に対応して所定基準値（ここでは説明の便宜上１／２Ｖ
ＤＤ（電源電圧）とする）に対し正極性の直流電圧信号
である正チャージポンプ信号を発生する。換言すると、
この動作は、電源ＶＤＤからチャージポンプ信号ライン
への充電、すなわちチャージ動作である。逆に、ダウン
信号ＤＮが供給された場合はこのダウン信号ＤＮの値、
すなわち、パルス数に応じて基準値０Ｖに対し負極性の
直流電圧信号である負チャージポンプ信号を発生する
（以下正／負各チャージポンプ信号を単にチャージポン
プ信号ＰＣと呼ぶ）。換言すると、この動作は、チャー
ジポンプ信号ラインから接地への放電、すなわちディス
チャージ動作である。ここまでは、従来のＰＬＬ部の動
作と同様である。

【００３６】一方、ディザリング制御部２のラッチ回路
２１は、供給を受けたアップ信号ＵＰ／ダウン信号ＤＮ
の複数のパルスのうちの先頭のパルス、すなわち、第１
パルスの前縁をラッチする。例えば、アップ信号ＵＰが
供給されると、その第１パルスをラッチしＮＯＲゲート
Ｇ２１の出力端はＬレベルとなる。従って、分周比切り
替え制御信号ＣＣはＬレベルとなる。逆に、ダウン信号
ＤＮがが供給されると、その第１パルスをラッチしＮＯ
ＲゲートＧ２２の出力端はＬレベル、従って、ＮＯＲゲ
ートＧ２１の出力端はＨレベルとなる。従って、分周比
切り替え制御信号ＣＣはＨレベルとなる。

【００３７】ディザリング制御部２のＣＰ２２は、分周
比切り替え制御信号ＣＣのレベルに応じた値の付加チャ
ージポンプ信号ＰＳを出力する。例えば、分周比切り替
え制御信号ＣＣの値がアップ信号ＵＰに対応してＬレベ
ルの場合は、ＣＰ２２のトランジスタＰ２１が導通し、
トランジスタＮ２１が遮断状態であるので、付加チャー
ジポンプ信号ＰＳの値は電源ＶＤＤのレベルに近いＨレ
ベルとなる。逆に、分周比切り替え制御信号ＣＣの値が
ダウン信号ＤＮに対応してＨレベルの場合は、ＣＰ２２
のトランジスタＰ２１が遮断し、トランジスタＮ２１が
導通するので、付加チャージポンプ信号ＰＳの値は接地
レベルに近いＬレベルとなる。

【００３８】ＬＰＦ１３の入力側で、チャージポンプ信
号ＰＣ及び付加チャージポンプ信号ＰＳが合成されチャ
ージポンプ信号ＰＣＳとなり、ＬＰＦ１３に入力する。
ＬＰＦ１３は、供給を受けたチャージポンプ信号ＰＣＳ
を平滑化し不要な高周波成分を除去するとともに所定の
ループ時定数を与えた発振制御信号ＣＯを出力し、ＶＣ
Ｏ１４に供給する。

【００３９】ＶＣＯ１４は、供給を受けた発振制御信号
ＣＯの電圧値により周波数が制御された発振信号ＰＯを
発生し外部に出力するとともに、この発振信号ＰＯをＤ
ＩＶ１５に供給する。

【００４０】ＤＩＶ１５は、発振信号ＰＯを予め設定し
た基本分周比を中心に所定の比率分加算（＋）及び減算
（−）する分周比切り替え信号ＣＣで切り替えた分周比
で分周し分周信号Ｄを出力する。すなわち、分周比切り
替え信号ＣＣがＬレベルのときは基本分周比より所定比
率分加算し、分周比切り替え信号ＣＣがＨレベルのとき
は基本分周比より所定比率分減算する。

【００４１】説明の便宜上、再度従来例で用いた数値
例、すなわち、発振信号ＰＯの中心周波数を１００ＭＨ
ｚ、基準信号Ｒの周波数を１ＭＨｚ、ＤＩＶ１５の基本
分周比を１００、周波数変調（ディザリング周波数）幅
を±１ＭＨｚを用いて、動作を説明する。

【００４２】再度図２を参照すると、まず、初期状態と
してディザリング制御部２が動作しておらず、従って、
発振信号ＰＯの周波数は中心周波数１００ＭＨｚにロッ
クし、ＤＩＶ１５の分周比は基本分周比である１００に
設定されているものとする。従って、分周信号Ｄの周波
数は１ＭＨｚであり、これは基準信号Ｒの周波数と同一
である。ＰＦＤ１１は基準信号Ｒと分周信号Ｄとの間に
位相差がないので、アップ信号ＵＰ／ダウン信号ＤＮの
いずれも出力しない。すなわち、アップ信号ＵＰ／ダウ
ン信号ＤＮのパルス数は０である。

【００４３】次に、ある時点Ｔ１のとき発振信号ＰＯが
中心周波数より低下し、例えば９９ＭＨｚとなったとす
る。この場合、ＤＩＶ１５は基本分周比１００に対応す
る分周信号０．９９ＭＨｚがＰＦＤ１１に供給されるの
で、ＰＦＤ１１は分周信号Ｄが基準信号Ｒより位相が遅
れ、アップ信号ＵＰとして、例えば４パルスを発生し、
ＣＰ１２及びディザリング制御部２に供給する。このと
きダウン信号ＤＮは発生しない。ＣＰ１２は、アップ信
号ＵＰの供給に応答して正チャージポンプ信号ＰＣを出
力する。

【００４４】ディザリング制御部２のラッチ回路２１
は、アップ信号ＵＰの最初のパルス、すなわち、第１パ
ルスの前縁をラッチし、これにより分周比切り替え制御
信号ＣＣをＬレベルとする。

【００４５】分周比切り替え制御信号ＣＣのＬレベルに
応答してＤＩＶ１５は基本分周比１００に１加算して分
周比を１０１とする。これにより、分周信号Ｄは約９９
／１０１＝０．９８ＭＨｚ、すなわち、基準信号Ｒの周
波数よりさらに低下する。従って、ＰＦＤ１１はアップ
信号ＵＰの出力を継続し、ＣＰ１２及びディザリング制
御部２に供給し続ける。また、ディザリング制御部２の
ラッチ回路２１は、Ｌレベルの分周比切り替え制御信号
ＣＣの出力を継続する。

【００４６】ディザリング制御部２のＣＰ２２は、Ｌレ
ベルの分周比切り替え制御信号ＣＣの供給に応答して、
対応する正の付加チャージポンプ信号ＰＳを出力し、Ｌ
ＰＦ１３に供給し、その入力側でＣＰ１２からのチャー
ジポンプ信号ＰＣと合成され、合成チャージポンプ信号
ＰＣＳとしてＬＰＦ１３に入力する。ＬＰＦ１３は、供
給を受けたチャージポンプ信号ＰＣＳ対応の発振制御信
号ＣＯを出力し、ＶＣＯ１４に供給する。チャージポン
プ信号ＰＣ及び付加チャージポンプ信号ＰＳのいずれも
正極性であるので、合成チャージポンプ信号ＰＣＳも正
極性であり、また、上述したように、チャージポンプ信
号ＰＣの方が駆動能力が高いので、主としてチャージポ
ンプ信号ＰＣに従い発振制御信号ＣＯ（の電圧）を上昇
させる。ＶＣＯ１４は発振制御信号ＣＯの上昇に従い、
発振信号ＰＯの周波数を上昇させる。

【００４７】このようにして、発振信号ＰＯの周波数が
上昇し、中心周波数１００ＭＨｚを超えて１０１ＭＨｚ
近傍のＰＦＤ１１の不感域に達するまで上記動作を継続
する。発振信号ＰＯの周波数が１０１ＭＨｚの上記不感
域に到達すると、ＰＦＤ１１はアップ信号ＵＰの供給を
停止するが、ラッチ回路２１はアップ信号ＵＰの保持状
態を継続し、分周比切り替え制御信号ＣＣをＬレベルに
保持し続ける。従って、ＣＰ２２はこれまでと同様に正
の付加チャージポンプ信号ＰＳを出力し続ける。これに
より、ＬＰＦ１３は、正の付加チャージポンプ信号ＰＳ
に従いさらに発振制御信号ＣＯを上昇させ、この発振制
御信号ＣＯの上昇に従って、ＶＣＯ１４は発振信号ＰＯ
の周波数を上昇させる。

【００４８】この結果、発振信号ＰＯの周波数が１０１
ＭＨｚの上記不感域の上限を超えると、ＰＦＤ１１はダ
ウン信号ＤＮを出力し始め、ＣＰ１２及びディザリング
制御部２のラッチ回路２１に供給する（Ｔ３）。ＣＰ１
２は、ダウン信号ＤＮの供給に応答して負チャージポン
プ信号ＰＣを出力する。

【００４９】ラッチ回路２１は、ダウン信号ＤＮの最初
のパルス、すなわち、第１パルスの前縁をラッチし、こ
れにより分周比切り替え制御信号ＣＣをＨレベルとす
る。

【００５０】分周比切り替え制御信号ＣＣのＨレベルに
応答してＤＩＶ１５は基本分周比１００から１減算して
分周比を９９とする。これにより、分周信号Ｄは約１０
１／９９＝１．０２ＭＨｚ、すなわち、基準信号Ｒの周
波数よりさらに上昇する。従って、ＰＦＤ１１はダウン
信号ＤＮの出力を継続し、ＣＰ１２及びラッチ回路２１
に供給し続ける。また、ラッチ回路２１は、Ｈレベルの
分周比切り替え制御信号ＣＣの出力を継続する。

【００５１】ディザリング制御部２のＣＰ２２は、Ｈレ
ベルの分周比切り替え制御信号ＣＣの供給に応答して、
対応する負の付加チャージポンプ信号ＰＳを出力し、Ｌ
ＰＦ１３に供給し、その入力側でＣＰ１２からの負チャ
ージポンプ信号ＰＣと合成され、負の合成チャージポン
プ信号ＰＣＳとしてＬＰＦ１３に入力する。ＬＰＦ１３
は、供給を受けた負チャージポンプ信号ＰＣＳに対応し
て下降した発振制御信号ＣＯを出力し、ＶＣＯ１４に供
給する。ＶＣＯ１４は発振制御信号ＣＯの下降に従い、
発振信号ＰＯの周波数を下降させる。

【００５２】このようにして、発振信号ＰＯの周波数が
下降し、中心周波数１００ＭＨｚを超えて９９ＭＨｚ近
傍のＰＦＤ１１の不感域に達するまで上記動作を継続す
る。発振信号ＰＯの周波数が９９ＭＨｚの上記不感域に
到達すると、ＰＦＤ１１はダウン信号ＤＮの供給を停止
するが、ラッチ回路２１はダウン信号ＤＮの保持状態を
継続し、分周比切り替え制御信号ＣＣをＨレベルに保持
し続ける。従って、ＣＰ２２はこれまでと同様に負の付
加チャージポンプ信号ＰＳを出力し続ける。これによ
り、ＬＰＦ１３は、負の付加チャージポンプ信号ＰＳに
従いさらに発振制御信号ＣＯを下降させ、この発振制御
信号ＣＯの下降に従って、ＶＣＯ１４は発振信号ＰＯの
周波数を下降させる。

【００５３】この結果、発振信号ＰＯの周波数が９９Ｍ
Ｈｚの上記不感域の下限以下となると、再度ＰＦＤ１１
はアップ信号ＵＰを出力し始め、ＣＰ１２及びディザリ
ング制御部２のラッチ回路２１に供給する（Ｔ４）。Ｃ
Ｐ１２は、アップ信号ＵＰの供給に応答して正チャージ
ポンプ信号ＰＣを出力し、ＶＣＯ１４からの発振信号Ｐ
Ｏの周波数を再度上昇させる。

【００５４】以上の動作を反復し、発振信号ＰＯは所望
の周波数幅９９〜１０１ＭＨｚでディザリングされる。
この結果、従来の技術で説明したように、１００ＭＨｚ
に集中していたクロックノイズのエネルギーを９９〜１
０１ＭＨｚに拡散し、クロックノイズのスペクトルレベ
ルを低減できる。

【００５５】本実施の形態の動作を時間対発振周波数の
グラフ及びスペクトル図で示す図３を参照すると、本実
施の形態の動作特性は、ＣＰ１２及びディザリング制御
部２のＣＰ２２の駆動能力により変動し、図３（Ａ），
（Ｂ）は駆動能力が高い場合の時間対発振周波数のグラ
フ及びスペクトル図、図３（Ｃ），（Ｄ）は駆動能力が
低い場合の時間対発振周波数のグラフ及びスペクトル図
をそれぞれ示す。ＣＰ１２，ＣＰ２２の駆動能力が高い
場合、ディザリング周期が短くなり、逆に駆動能力が低
い場合は、すなわちディザリング周期が長くなる。一
方、いずれの場合もスペクトル特性は殆ど同一であり、
従って、ノイズ低減効果も殆ど同一であり、切り替えタ
イミングが適切であるといえる。このことから、これら
ＣＰ１２，ＣＰ２２の駆動能力の変化による適切な切り
替えタイミングからの逸脱、すなわち、ノイズ低減効果
への影響は殆どないといえる。

【００５６】なお、ここでは説明の便宜上、ノイズスペ
クトルの各周波数（３００ＭＨｚ，５００ＭＨｚ，・・
・）成分のレベルを一括して基本波の周波数で表示して
いる。

【００５７】以上説明したように、本実施の形態では、
ディザリング制御部が、ＰＦＤの出力するアップ信号／
ダウン信号の第１パルスをラッチし、この第１パルスの
ラッチタイミングを分周比切り替えタイミングとしてい
るので、従来のＰＬＬ回路で必要としたＬＰＦ等のアナ
ログ回路や、シミュレーションによる分周比切り替えタ
イミングの複雑なの調整が不要となり、また、タイミン
グ設定用のカウンタ等の回路も不要となり、回路規模を
縮小できる。

【００５８】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＰＬ
Ｌ部１の代わりに、ＣＰ１２を削除したＰＬＬ部１Ａを
備えることである。

【００５９】従って、ＬＰＦ１３への入力信号は付加チ
ャージポンプ信号ＰＳのみとなる。第１の実施の形態の
説明からも明らかなように、ＣＰ２２の駆動能力がＬＰ
Ｆ１３を十分駆動できれば付加チャージポンプ信号ＰＳ
のみで十分動作が可能である。

【００６０】本実施の形態では、ＣＰ１２が不要となる
ため、第１の実施の形態に比べて回路規模を削減でき、
集積回路化したときの所要面積を削減できることであ
る。

【００６１】

【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、発振信号が周波数変調幅の下限及び上限各周波数
のときこの発振信号を第１及び第２の分周比でそれぞれ
分周した第１及び第２の分周信号の各々の周波数が基準
信号の周波数と等しくなるように可変分周する可変分周
回路と、基準信号と分周信号との位相比較を行いそれぞ
れ対応したパルス信号であるアップ信号又はダウン信号
を出力する位相検出回路（ＰＦＤ）と、アップ信号の供
給に応答して第１の分周比に設定し、ダウン信号の供給
に応答して第２の分周比に設定するよう制御する分周比
切り替え制御信号を出力することによりディザリングを
制御するディザリング制御部とを備えるので、ＰＦＤの
出力するアップ信号／ダウン信号の第１パルスをラッチ
し、この第１パルスのラッチタイミングを分周比切り替
えタイミングとしているので、確実に最適な切り替えタ
イミングが得られという効果がある。

【００６２】また、従来のＰＬＬ回路で必要としたＬＰ
Ｆ等のアナログ回路や、シミュレーションによる分周比
切り替えタイミングの複雑なの調整が不要となり、ま
た、タイミング設定用のカウンタ等の回路も不要とな
り、回路規模を縮小できるという効果がある。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路の第１の実施の形態を示す
ブロック図である。

【図２】本実施の形態のＰＬＬ回路における動作の一例
を示すタイムチャートである。

【図３】本実施の形態のＰＬＬ回路における動作の一例
を示す時間対発振周波数のグラフ及びスペクトル図であ
る。

【図４】本発明のＰＬＬ回路の第１の実施の形態を示す
ブロック図である。

【図５】通常ＰＬＬ回路における動作の一例を示す時間
対発振周波数のグラフ及びスペクトル図である。

【図６】従来のＰＬＬ回路の一例を示すブロック図であ
る。

【図７】従来のＰＬＬ回路における動作の一例を示すタ
イムチャートである。

【図８】従来のＰＬＬ回路における動作の一例を示す時
間対発振周波数のグラフ及びスペクトル図である。

【符号の説明】

１，１ＡＰＬＬ部２ディザリング制御部３変調回路１１ＰＦＤ１２，２２ＣＰ１３ＬＰＦ１４ＶＣＯ１５ＤＩＶ２１ラッチ回路３１変調カウンタＧ２１，Ｇ２２ＮＯＲゲートＰ２１，Ｎ２１トランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】一定周波数の基準信号から所定のクロッ
ク信号周波数の発振信号を生成するとともにこの発振信
号に所定の周波数幅の周波数変調であるディザリングを
実施することにより前記クロック信号のノイズスペクト
ル幅を拡げてノイズを拡散し、スペクトルレベルを低下
させる位相同期ループ（以下ＰＬＬ）回路において、前記発振信号が前記周波数変調幅の下限周波数のときこ
の発振信号を第１の分周比で分周した第１の分周信号の
周波数が前記基準信号の周波数と等しく、前記発振信号
が前記周波数変調幅の上限周波数のときこの発振信号を
第２の分周比で分周した第２の分周信号の周波数が前記
基準信号の周波数と等しくなるように可変分周する可変
分周回路と、前記基準信号と前記第１又は第２の分周信号との位相比
較を行いこれら第１又は第２の分周信号の前記基準信号
に対する位相の遅れ進みにそれぞれ対応したパルス信号
であるアップ信号又はダウン信号を出力する位相検出回
路と、前記アップ信号又はダウン信号の供給を受け前記アップ
信号の供給に応答して前記可変分周回路を前記第１の分
周比に設定し、前記ダウン信号の供給に応答して前記可
変分周回路を前記第２の分周比に設定するよう制御する
分周比切り替え制御信号を出力することにより前記ディ
ザリングを制御するディザリング制御部とを備えること
を特徴とするＰＬＬ回路。
【請求項２】前記基準信号と前記第１又は第２の分周
信号の供給に応答して前記位相比較を行い位相比較結果
に対応する前記アップ信号又はダウン信号を出力する前
記位相検出回路と、前記アップ信号又はダウン信号の値に対応した直流電圧
のチャージ／ディスチャージを行う直流信号である主チ
ャージポンプ信号を出力する主チャージポンプ回路と、前記主チャージポンプ信号の不要高周波成分を除去する
とともに所定のループ時定数を与えて発振制御信号を出
力する低域通過フィルタと、前記発振制御信号の電圧／電流値に応じた周波数の発振
信号を出力する電圧制御発振回路と、前記発振信号の供給を受けこの発振信号を前記ディザリ
ング制御部から供給を受ける分周比切り替え制御信号に
より前記第１又は第２の分周比で分周し前記第１又は第
２の分周信号を出力する前記可変分周回路を有するＰＬ
Ｌ部を備えることを特徴とする請求項１記載のＰＬＬ回
路。
【請求項３】前記ディザリング制御部が、複数のパル
スから成る前記アップ信号又はダウン信号の各々の第１
パルスを取り込み保持（ラッチ）し前記分周比切り替え
制御信号を出力するラッチ回路を備えることを特徴とす
る請求項１記載のＰＬＬ回路。
【請求項４】前記ディザリング制御部が、前記分周比
切り替え制御信号のレベルに対応して直流電圧のチャー
ジ／ディスチャージを行う直流信号である付加チャージ
ポンプ信号を出力する付加チャージポンプ回路を備える
ことを特徴とする請求項１記載のＰＬＬ回路。
【請求項５】前記ディザリング制御部が、前記分周
比切り替え制御信号のレベルに対応して直流電圧のチャ
ージ／ディスチャージを行う直流信号であるチャージポ
ンプ信号を出力するチャージポンプ回路をそなえ、前記基準信号と前記第１又は第２の分周信号の供給に応
答して前記位相比較を行い位相比較結果に対応する前記
アップ信号又はダウン信号を出力する前記位相検出回路
と、供給を受けた前記チャージポンプ信号の不要高周波成分
を除去するとともに所定のループ時定数を与えて発振制
御信号を出力する低域通過フィルタと、前記発振制御信号の電圧／電流値に応じた周波数の発振
信号を出力する電圧制御発振回路と、前記発振信号の供給を受けこの発振信号を前記ディザリ
ング制御部から供給を受ける分周比切り替え制御信号に
より前記第１又は第２の分周比で分周し前記第１又は第
２の分周信号を出力する前記可変分周回路を有するＰＬ
Ｌ部を備えることを特徴とする請求項１記載のＰＬＬ回
路。
【請求項６】前記ラッチ回路が、第１入力端に前記ア
ップ信号の供給を受け第２入力端を後述の第２のＮＯＲ
ゲートの出力端に接続しこの出力端から前記分周比切り
替え制御信号を出力する第１のＮＯＲゲートと、第２入力端に前記ダウン信号の供給を受け第１入力端を
前記第１のＮＯＲゲートの出力端に接続した第２のＮＯ
Ｒゲートとを備えることを特徴とする請求項３記載のＰ
ＬＬ回路。
【請求項７】付加チャージポンプ回路が、ソースを電
源に接続しゲートに前記分周比切り替え制御信号の供給
を受けドレインから付加チャージポンプ信号を出力する
Ｐチャネル型の第１のＭＯＳトランジスタと、ソースを接地にドレインを第１のＭＯＳトランジスタの
ドレインにゲートを第１のＭＯＳトランジスタのゲート
にそれぞれ接続したＮチャネル型の第２のＭＯＳトラン
ジスタとを備えることを特徴とする請求項４記載のＰＬ
Ｌ回路。