WO2005083887A1 - Ｐｌｌ回路 - Google Patents

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WO2005083887A1
WO2005083887A1 PCT/JP2005/002156 JP2005002156W WO2005083887A1 WO 2005083887 A1 WO2005083887 A1 WO 2005083887A1 JP 2005002156 W JP2005002156 W JP 2005002156W WO 2005083887 A1 WO2005083887 A1 WO 2005083887A1
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phase difference
oscillation
frequency
difference signal
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PCT/JP2005/002156
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Inventor
Syuji Kimura
Takashi Hashizume
Original Assignee
Sanyo Electric Co., Ltd.
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a PLL circuit using a spread spectrum technique.
  • EMI refers to electromagnetic interference that causes peripheral equipment to malfunction due to radiated noise generated by electronic equipment.
  • EMI noise As a main cause of EMI noise, a system clock signal generated in a voltage controlled oscillator (VCO) of a PLL (Phase Locked Loop) circuit is known.
  • VCO voltage controlled oscillator
  • PLL Phase Locked Loop
  • FIG. 6 is a diagram showing a configuration of a PLL circuit employing a conventional spread spectrum technique (for example, see Patent Document 1). ⁇
  • the conventional PLL circuit includes a reference frequency divider 610, a voltage controlled oscillator (hereinafter, VCO) 620, a comparison frequency divider 630, 631, a selector 632, a phase comparator 640, a charge pump 650, a low-pass filter ( Hereinafter, LPF) 660.
  • VCO voltage controlled oscillator
  • LPF low-pass filter
  • the reference frequency divider 610 is a frequency divider that divides the frequency of the oscillation clock signal generated in the predetermined oscillation circuit and supplies the phase comparator 640 with the reference signal fr.
  • the VCO 620 controls the oscillation frequency according to the applied voltage.
  • the oscillation output fo of VCO620 is Usually, it is used as a system clock signal of an electronic device incorporating a PLL circuit.
  • the comparison frequency divider 630 is a frequency divider used during a normal operation, and divides the oscillation output ⁇ of the VCO 620 according to a predetermined frequency division number (1ZN1) and supplies it to the selector 632.
  • the frequency division number (1 / N1) of the comparative frequency divider 630 is set according to the frequency required as the oscillation output fo of the VCO 620 (hereinafter, reference frequency fl).
  • the comparison frequency divider 631 is a frequency divider used when performing frequency modulation of the oscillation output fo of the VCO 620, and divides the oscillation output fo of the VCO 620 according to a predetermined frequency division number (1 / N2).
  • the signal is supplied to the selector 632 around the circuit.
  • the frequency division number (1ZN2) of the comparison frequency divider 631 is set according to the frequency after oscillation frequency modulation of the oscillation output fo of the VC0620 (hereinafter, spread frequency f2).
  • the selector 632 selects either the output of the comparison frequency divider 630 or the output of the comparison frequency divider 631 based on the switching signal SEL, and supplies the comparison signal fv to the phase comparator 640. It is.
  • the phase comparator 640 compares the phase of the comparison signal fv supplied from the selector 632 with the phase of the reference signal fr.
  • selector 632 selects the output of the comparison frequency divider 630.
  • phase comparator 640 supplies phase difference signal ⁇ : corresponding to the phase difference to charge pump 650. Conversely, when the phase of the reference signal fr lags behind the phase of the comparison signal fv, a phase difference signal ⁇ V corresponding to the phase difference is supplied to the charge pump 650.
  • the charge pump 650 supplies the LPF 660 with a voltage signal CP having a level corresponding to the phase difference signals ⁇ : and ⁇ .
  • the LPF 660 removes the harmonic component from the voltage signal CP and supplies a DC voltage Vr obtained by converting the voltage signal CP into a DC to the VCO 620.
  • the VCO 620 acts to increase the oscillation frequency and advance the phase of the comparison signal fv.
  • the DC voltage Vr corresponding to the phase difference signal ⁇ acts to lower the oscillation frequency and delay the phase of the comparison signal fv.
  • the oscillation frequency of the oscillation output fo of the VCO 620 is locked (locked) to the reference frequency fl.
  • the power spectrum associated with the oscillation frequency of the output fo of the VCO 620 usually has a peak at the reference frequency fl in the phase locked state. Therefore, the PLL circuit modulates the oscillation frequency of the oscillation output fo of the VCO 620 to spread the power spectrum at the reference frequency fl.
  • the output of the comparison frequency divider 631 is selected by the selector 632, and the phase lock state is temporarily released. Then, the PLL circuit performs similar PLL control so that the phase of the reference signal fr and the phase of the output of the comparison frequency divider 631 are locked. As a result, the oscillation frequency of the oscillation output fo of the VCO 620 is temporarily shifted from the reference frequency fl to an unstable state (unlocked state), but is eventually locked to the spread frequency f2. State.
  • the power spectrum of the oscillation output fo of the VCO 620 becomes the bandwidth (spectrum width) between the reference frequency fl and the spread frequency f2 that is not concentrated on the reference frequency fl. Since the state is spread, the peak level of the power vector at the reference frequency fl is attenuated. Therefore, EMI noise based on the oscillation output fo of VCO620 is reduced.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-7700
  • a main aspect of the present invention for solving the above-mentioned problem is to provide an oscillation circuit for generating an oscillation signal having an oscillation frequency based on a supply voltage, and for generating the oscillation signal based on a predetermined frequency division number.
  • a frequency divider for generating a comparison signal obtained by dividing the frequency of the reference signal, a phase comparator for generating a phase difference signal between the generated comparison signal and the reference signal, and a voltage signal obtained by converting the generated phase difference signal into a direct current.
  • a control for switching at a predetermined timing the validity Z invalidity of the phase difference signal supplied to the low-pass filter from the phase comparator card and supplied to the low-pass filter.
  • the predetermined potential is supplied to the low-pass filter via the resistance element, and the voltage signal generated in accordance with the supplied predetermined potential is applied to the voltage signal. Then, the oscillation circuit is caused to oscillate.
  • FIG. 1 is a schematic configuration diagram of a system equipped with a PLL circuit according to an embodiment of the present invention.
  • FIG. 2 is a configuration diagram of a PLL circuit according to an embodiment of the present invention.
  • FIG. 3 is a timing chart illustrating an operation of a PLL circuit according to one embodiment of the present invention.
  • FIG. 4 is a diagram showing a power spectrum waveform according to a resistance value according to one embodiment of the present invention.
  • FIG. 5 is a diagram showing a power spectrum waveform according to a reset period according to an embodiment of the present invention.
  • FIG. 6 is a configuration diagram of a conventional PLL circuit.
  • FIG. 7 is a diagram showing a conventional power spectrum waveform.
  • FIG. 1 is a system configuration diagram of an information processing apparatus equipped with a PLL circuit according to an embodiment of the present invention.
  • the information processing device is an electronic device equipped with the PLL circuit according to the present invention, such as a television receiver, an FM receiver, and a mobile communication device.
  • the information processing apparatus is equipped with a CPU 300 for controlling the entire system and a DSP (Digital Signal Processor) 400 for performing predetermined digital signal processing.
  • the PLL circuit 100 is provided for synchronizing the CPU 300 and the DSP 400, and supplies a system clock signal SCLK, which is an oscillation output of a voltage controlled oscillator (hereinafter, VCO) 20, to the CPU 300 and the DSP 400. Supply.
  • SCLK is an oscillation output of a voltage controlled oscillator (hereinafter, VCO) 20, to the CPU 300 and the DSP 400. Supply.
  • the information processing apparatus is designed to reduce the EMI noise generated in the PLL circuit 100, such as the switching noise of circuit elements based on the system clock signal SCLK output from the VCO 20.
  • EMI noise generated in the PLL circuit 100 such as the switching noise of circuit elements based on the system clock signal SCLK output from the VCO 20.
  • a lock detection unit 200 and a counter 210 are provided.
  • the lock detector 200 generates a phase difference signal (a phase difference signal) indicating the result of the phase comparison in the phase comparator 40. Based on ⁇ , ⁇ ), it is detected whether or not the PLL circuit 100 is in a phase locked state. When a phase lock state is detected, a lock detection signal is supplied to the counter 210.
  • the counter 210 When a lock detection signal is supplied from the lock detection unit 200, the counter 210 resets the count value and starts a counter operation based on a predetermined clock signal. At this time, the counter 210 supplies a reset signal CX for invalidating the phase difference signal to the phase comparator 40.
  • the reset signal CX is valid until the counter 210 counts a predetermined number, and the reset signal CX is released when the counter 210 counts.
  • the time from when the reset signal CX is supplied to the phase comparator 40 until the reset signal CX is released is referred to as “reset time”.
  • the PLL circuit 100 When the reset signal CX is supplied to the phase comparator 40, the PLL circuit 100 performs the frequency modulation described below according to the present invention, and the oscillation frequency of the VCO 20 fluctuates. Then, after the reset signal CX is released, the phase lock state is established again, and the lock detection unit 200 supplies the counter 210 with a lock detection signal for resetting the count value in the counter 210 and restarting the count operation. You do it.
  • the PLL circuit 100 includes a reference frequency divider 10, a voltage controlled oscillator (hereinafter, VCO) 20, a comparison frequency divider 30, a phase comparator 40, a charge pump 50, a low-pass filter (hereinafter, LPF) 60, , A pull-up resistor 70. Note that the PLL circuit 100 is usually integrated except for the LPF 60, and the LPF 60 is externally attached.
  • VCO voltage controlled oscillator
  • LPF low-pass filter
  • the reference frequency divider 10 is a frequency divider for dividing an oscillation clock signal (hereinafter, oscillation CLK) according to a predetermined frequency division number and supplying a reference signal fr to the phase comparator 40.
  • the oscillation CLK may be supplied by self-excited oscillation in an oscillation circuit such as a crystal oscillator, or may be supplied externally. It may be supplied by another excitation from the unit! ⁇ .
  • the VCO 20 controls the oscillation frequency in accordance with the level of the applied voltage and the application time. Usually, a variable capacitance diode whose capacitance changes according to a bias voltage is employed.
  • the oscillation output fo of the VCO 20 is used as the system clock signal SCLK of the information processing device.
  • the comparison frequency divider 30 is a frequency divider for dividing the oscillation output fo of the VCO 20 according to a predetermined frequency division number (1ZN1) and supplying the phase comparator 40 with a comparison signal fv.
  • the frequency division number (1ZN1) of the comparison frequency divider 30 is set according to the oscillation frequency (hereinafter, reference frequency f1) required as the oscillation output fo of the VCO 20.
  • reference frequency f1 the oscillation frequency required as the oscillation output fo of the VCO 20.
  • comparison frequency divider 30 may be a fixed frequency divider that fixes the frequency division number, or may be a programmable frequency divider that can arbitrarily set the frequency division number.
  • phase comparator 40 compares the phase of the reference signal fr with the phase of the comparison signal fv.
  • phase comparator 40 When the phase of the reference signal fr leads the phase of the comparison signal fv (see the period Ta in FIGS. 3A and 3B), the phase comparator 40 outputs a phase difference signal ⁇ according to the phase difference. : (See period Ta in FIG. 3 (c)) to the charge pump 50. Conversely, when the phase of the reference signal fr lags behind the phase of the comparison signal fv (see the period Tb in FIGS. 3A and 3B), the phase difference signal ⁇ (FIG. d) (see period Tb) to the charge pump 50. That is, during normal operation, the phase difference signals ⁇ :, ⁇ are effective.
  • the charge pump 50 is configured by, for example, connecting a PMOSFET and an NMOSFET in series between a power supply voltage VCC and a ground GND.
  • the inverted signal of the phase difference signal ⁇ is supplied to the gate electrode of the PMOSFET, and the phase difference signal ⁇ is supplied to the gate electrode of the NMOSFET.
  • the voltage signal CP generated at the connection point between the PMOSFET and the NMOSFET is supplied to the LPF 60.
  • the charge pump 50 turns off both the PMOSFET and the NMOSFET, and the output (the connection point between the PMOSFET and the NMOS SFET) shows high impedance.
  • phase difference signal ⁇ When the phase difference signal ⁇ is at the H level and the phase difference signal ⁇ is at the L level, the PMOSF ON is turned on and the NMOSFET is turned off, and the voltage signal CP corresponding to the power supply voltage VCC is output. Output (see period Ta in Fig. 3 (e)).
  • the phase difference signal ⁇ : is at L level and the phase difference signal ⁇ is at ⁇ level, the PMOSFET is turned off and the NMOSFET is turned on, and the voltage signal CP corresponding to the ground GND is output (period Tb in FIG. 3 (e)). See).
  • the LPF 60 When the phase difference signals ⁇ and ⁇ are valid, the LPF 60 is supplied with a voltage signal CP based on the phase difference signals ⁇ and ⁇ from the charge pump 50. Then, the LPF 60 removes harmonic components from the supplied voltage signal CP, and supplies a DC voltage Vc obtained by converting the voltage signal CP into a DC to the VCO 20.
  • the VCO 20 acts to increase the oscillation frequency to advance the phase of the comparison signal fv. Conversely, when the DC voltage Vcp according to the phase difference signal ⁇ is supplied, the oscillation frequency lowers to delay the phase of the comparison signal fv. As a result, finally, no phase difference occurs between the reference signal fr and the comparison signal fv, and the oscillation frequency of the VCO 20 is locked to the reference frequency fl (phase locked state).
  • the phase comparator 40 has a reset processing section 41 (“control section”).
  • the reset processing unit 41 validates the phase difference signals ⁇ and ⁇ during normal operation, and invalidates the phase difference signals ⁇ and ⁇ when the reset signal CX is supplied to the phase comparator 40. is there.
  • the invalidity of the phase difference signals ⁇ and ⁇ means that the levels of the phase difference signals ⁇ and ⁇ are forcibly converted to a level (L level) for making the output of the charge pump 50 a noisy impedance.
  • the reset processing unit 41 may be provided outside the phase comparator 40.
  • the pull-up resistor 70 provided between the signal line for supplying the voltage signal CP from the charge pump 50 to the LPF 60 and the pull-up voltage VCC causes the pull-up to occur.
  • the up voltage VCC (when the voltage drop of the pull-up resistor 70 is ignored) is supplied to the LPF60.
  • the LPF 60 similarly removes harmonic components from the pull-up voltage VCC and supplies a DC voltage Vpu obtained by converting the pull-up voltage VCC into a DC to the VCO 20.
  • the VCO 20 waits for the supply of the DC voltage Vpu until the reset signal CX is released based on the counter 210, that is, the lapse of the reset time. Acts to increase the oscillating frequency according to. Thereafter, when the reset signal CX is released, the phase difference signals ⁇ ⁇ and ⁇ are again enabled by the reset processing unit 41, and the VCO 20 receives a DC signal corresponding to the phase difference signal ⁇ r or the phase difference signal ⁇ V. The voltage Vcp is supplied. Then, the above-described ordinary PLL operation for locking the oscillation frequency of the VCO 20 to the reference frequency fl is performed.
  • the power spectrum of the oscillation output fo of the VCO 20 becomes higher than the reference frequency fl which is not concentrated in the reference frequency fl. Since the state is spread in the direction, the peak level of the power spectrum at the reference frequency fl is attenuated. Therefore, EMI noise based on the oscillation output of VCO20 is reduced.
  • the oscillation frequency of the output fo of the VCO 20 keeps increasing as the reset time elapses. Therefore, unlike the conventional case, the power spectrum does not concentrate on a specific frequency (spread frequency) after frequency modulation. Therefore,
  • FIG. 4 is a diagram for explaining a change in the power spectrum waveform according to the resistance value of the pull-up resistor 70 when the reset time is constant.
  • the power spectrum is the degree to which each frequency component of a signal appears on the time axis (power) expressed by the frequency axis versus the power axis.
  • the power spectrum level is obtained by expanding the Fourier series based on the sampling data of the signal level on the time axis and obtaining the magnitude of the Fourier coefficients (coefficients of Si n and Cos) at that time.
  • the power spectrum waveform shown by the solid line in FIG. 4 is a case where the PLL circuit 100 performs a normal PLL operation. Oscillation frequency of VCO20 becomes reference frequency fl by PLL operation Because of the concentration, the power spectrum has a peak level at the reference frequency fl.
  • the power spectrum waveforms indicated by the dashed line, the dashed-dotted line, and the dashed-dotted line change the oscillation frequency (reference frequency f1) of the VCO 20 when the phase is locked based on the reset signal CX. Is the case. It is to be noted that the resistance value of the pull-up resistor 70 decreases under the condition that the reset time is constant and V in the order of the broken line, the one-dot chain line, and the two-dot chain line.
  • the peak level of the power spectrum during frequency modulation is attenuated from the peak level of the power spectrum during normal operation of the PLL regardless of the resistance value of the pull-up resistor 70. Since the reset time is constant, the attenuation of the peak level of the power spectrum does not change due to the change in the resistance value of the pull-up resistor 70! ,.
  • the resistance value of the pull-up resistor 70 when the resistance value of the pull-up resistor 70 is small, the voltage drop at the pull-up resistor 70 is reduced as compared with the case where the resistance value of the pull-up resistor 70 is large.
  • the level of the DC voltage Vpu increases. Therefore, by changing the oscillation frequency of the VCO 20 toward the high frequency direction, the spectrum width is expanded, and the power spectrum is further spread.
  • the effect of spreading the power spectrum can be further improved.
  • FIG. 5 is a diagram illustrating a change in the power spectrum waveform according to the length of the reset time when the resistance value of the pull-up resistor 70 is constant.
  • the power spectrum waveform shown by the solid line in FIG. 5 is a case where the PLL circuit 100 performs a normal PLL operation. Since the oscillation frequency of the VCO 20 is concentrated on the reference frequency fl by the PLL operation, the power spectrum has a peak level at the reference frequency fl.
  • the power spectrum waveforms indicated by the dashed line, the dashed-dotted line, and the dashed-dotted line are obtained when the oscillation frequency (reference frequency f 1) of the VCO 20 during phase lock is modulated based on the reset signal CX. It is. Note that the reset time is extended under the condition that the resistance value of the pull-up resistor 70 is constant in the order of the broken line, the one-dot chain line, and the two-dot chain line. As shown in FIG. 5, the peak level of the power spectrum during frequency modulation is attenuated more than the peak level of the power spectrum during normal operation of the PLL.
  • the reset time becomes longer, the time required to separate from the reference frequency fl becomes longer, and the attenuation of the peak level of the power spectrum becomes larger. Furthermore, as the reset time becomes longer, the oscillation frequency of the VCO 20 changes to a higher frequency, so that the spectrum width is expanded and the power spectrum is spread more.
  • the length of the reset time is set in accordance with the degree of attenuating the peak level of the power spectrum and the degree of spreading of the power spectrum, thereby further improving the effect of spreading the power spectrum. be able to.
  • the resistance value of the pull-up resistor 70 is set to an appropriate value in combination with the setting of the reset time length, it is needless to say that the effect of spreading the power vector is further improved.
  • the charge pump 50 may not be provided due to the configuration of the PLL circuit.
  • the output stage of the phase comparator 40 is provided with a series-connected PMOSFET and NMOSFET similar to the charge pump 50, and outputs a phase difference signal corresponding to the above-described voltage signal CP.
  • the reset processing unit 41 turns off both the PMOSFET and the NMOS FET at the output stage of the phase comparator 40, and makes the output level of the phase comparator 40 high impedance. Control will be performed.
  • a pull-down resistor provided between the signal line between the charge pump 50 and the LPF 60 and the ground GND, which is different from the pull-up resistor 70, may of course be employed.
  • the oscillation frequency (reference frequency fl) of the VCO 20 during phase lock is frequency-modulated based on the reset signal CX, the level of the DC voltage Vpu supplied to the VCO 20 becomes L level. Therefore, the oscillation frequency of the VCO 20 changes in the direction of the low frequency, and the same effect of spreading the power spectrum as in the case of the pull-up resistor 70 can be obtained.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明 細 書
PLL回路
技術分野
[0001] 本発明は、スペクトル拡散技術を探用した PLL回路に関する。
背景技術
[0002] 近年、信号処理の高速化や高密度実装化が進む電子機器では、 EMI (Electro
Magnetic Interference)ノイズを低減させることが重要な課題となっている。なお、 EM Iとは、電子機器が発生する放射性ノイズによって周辺機器が誤動作を引き起こす電 磁波障害のことをいう。
[0003] EMIノイズの主たる要因としては、 PLL (Phase Locked Loop)回路の電圧制御発振 回路 (VCO)において生成されたシステムクロック信号が知られている。すなわち、一 般的に高周波なシステムクロック信号に基づいて電子機器内でのスイッチング動作 が高速に行われることによって、そのスイッチング 'ノイズである EMIノイズが発生する のである。
[0004] このため、システムクロック信号に対して周波数変調を施し、システムクロック信号の 周波数に対応づけられたパワースペクトルのピークレベルを減衰ならびに拡散させる といった、所謂スペクトル拡散の技術が注目されている。なお、パワースペクトルとは 、時間軸上で信号の各周波数成分が現れる度合い (パワー)を、周波数軸対パワー 軸で表現したものである。
[0005] 図 6は、従来のスペクトル拡散技術を採用した PLL回路の構成を示す図である (例 えば、特許文献 1参照)。 ·
[0006] 従来の PLL回路は、基準分周器 610、電圧制御発振器 (以下、 VCO) 620、比較 分周器 630、 631、セレクタ 632、位相比較器 640、チャージポンプ 650、低域通過 フィルタ（以下、 LPF) 660と、を有する。
[0007] 基準分周器 610は、所定の発振回路において生成された発振クロック信号を分周 して、位相比較器 640に基準信号 frを供給するための分周器である。 VCO620は、 印加電圧に応じて発振周波数が制御されるものである。 VCO620の発振出力 foは、 通常、 PLL回路が組み込まれた電子機器のシステムクロック信号として用いられる。
[0008] 比較分周器 630は、ノーマル動作時に用いられる分周器であり、 VCO620の発振 出力 ίοを所定分周数（1ZN1)に応じて分周してセレクタ 632に供給する。なお、比 較分周器 630の分周数（1/N1)は、 VCO620の発振出力 foとして要求される周波 数 (以下、基準周波数 fl)に応じて設定される。
[0009] 比較分周器 631は、 VCO620の発振出力 foの周波数変調を実施する場合に用い られる分周器であり、 VCO620の発振出力 foを所定分周数（1/N2)に応じて分周 してセレクタ 632に供給する。なお、比較分周器 631の分周数（1ZN2)は、 VC062 0の発振出力 foの発振周波数変調後の周波数 (以下、拡散周波数 f 2)に応じて設定 される。
[0010] セレクタ 632は、切替信号 SELに基づいて、比較分周器 630の出力もしくは比較分 周器 631の出力のいずれか一方を選択し、位相比較器 640に比較信号 fvを供給す るものである。位相比較器 640は、セレクタ 632から供給された比較信号 fvと基準信 号 frとの位相を比較する。
ここで、セレクタ 632において比較分周器 630の出力が選択された場合とする。
[0011] 位相比較器 640は、基準信号 frの位相が比較信号 fvの位相より進んで ヽるとき、そ の位相差に応じた位相差信号 Φι:をチャージポンプ 650に供給する。反対に、基準 信号 frの位相が比較信号 fvの位相より遅れて 、るとき、その位相差に応じた位相差 信号 Φ Vをチャージポンプ 650に供給する。
[0012] チャージポンプ 650は、位相差信号 Φι:及ぴ Φνに応じたレベルを有する電圧信号 CPを、 LPF660に供給する。 LPF660は、電圧信号 CPから髙調波成分を除去する とともに電圧信号 CPを直流化した直流電圧 Vrを、 VCO620に供給する。
[0013] この結果、 VCO620は、位相差信号 ΦΓに応じた直流電圧 Vrが供給された場合に は、発振周波数を高めて比較信号 fvの位相を進めるように作用する。反対に、位相 差信号 Φνに応じた直流電圧 Vrが供給された場合には、発振周波数を低くして比較 信号 fvの位相を遅らせるように作用する。そして、最終的には、基準信号 frと比較信 号 fvとの間の位相差が生じなくなり、 VCO620の発振出力 foの発振周波数は、基準 周波数 flにロックされた状態 (ロック状態)になる。 [0014] ところで、 VCO620の出力 foの発振周波数に対応づけられたパワースペクトルは、 通常、位相ロック状態での基準周波数 flにおいてピークを生じることとなる。そこで、 PLL回路は、基準周波数 flにおけるパワースペクトルを拡散させるベぐ VCO620 の発振出力 foの発振周波数変調を実施する。
[0015] 周波数変調が実施される場合には、セレクタ 632において比較分周器 631の出力 が選択されて、位相ロック状態が一時的に解除される。そして、 PLL回路は、基準信 号 frと比較分周器 631の出力の位相がロック状態となるように同様な PLL制御を行う 。この結果、 VCO620の発振出力 foの発振周波数は、基準周波数 flから離れて一 時的に不安定な状態 (アンロック状態）となるものの、最終的には、拡散周波数 f2に口 ックされた状態となる。
[0016] 以上の動作が繰り返し行われた結果、 VCO620の発振出力 foのパワースペクトル は、基準周波数 flに集中した状態ではなぐ基準周波数 flと拡散周波数 f2との間の 帯域幅 (スペクトル幅）に拡散された状態となるので、基準周波数 flにおけるパワース ベクトルのピークレベルが減衰される。よって、 VCO620の発振出力 foに基づく EMI ノイズが低減されるのである。
特許文献 1：特開 2001-7700号公報
[0017] < <関連出願の相互参照 > >
この出願 ίま、 2004年 2月 27曰【こ出願した曰本特許出願 2004— 055280【こ基づ!/ヽ て優先権を主張し、その内容を本願に援用する。
発明の開示
発明が解決しょうとする課題
[0018] ところで、比較分周器の分周比の切り替えタイミングが不適切である場合、基準周 波数と拡散周波数との間の帯域幅が不安定となり、所望のパワースペクトルの拡散 効果を得ることができない。例えば、図 7に示すように、分周比切り替えタイミングが最 適なタイミングよりも遅れる場合、パワースペクトルの波形は、基準周波数 flと拡散周 波数 f 2において 2つのピークを生じることとなる。このため、最適な分周比切り替えタ イミングに設定するためには、 PLL回路のループ時定数を最適化するなどといった 複雑な調整が必要であり、また、分周比切り替えタイミング設定用として、 PLL回路に 複雑な仕組みを設ける必要があった。
課題を解決するための手段
[0019] 前述した課題を解決するための主たる本発明は、供給電圧に基づく発振周波数を 有した発振信号を生成する発振回路と、前記生成された発振信号を所定分周数に 基づ!ゝて分周した比較信号を生成する分周器と、前記生成された比較信号と基準信 号との位相差信号を生成する位相比較器と、前記生成された位相差信号を直流化し た電圧信号を生成して前記発振回路へと供給する低域通過フィルタと、前記位相比 較器カゝら前記低域通過フィルタに対して供給される前記位相差信号の有効 Z無効を 所定タイミングで切り替える制御部と、前記位相比較器から前記低域通過フィルタに 対して前記位相差信号を供給するための信号線と所定電位との間に設けた抵抗素 子と、を有し、前記位相差信号を有効とさせる場合には、前記位相差信号に応じた 前記電圧信号に基づ!、て前記発振回路を発振動作させ、
前記位相差信号を無効とさせる場合には、前記所定電位が前記抵抗素子を介して 前記低域通過フィルタに対して供給され、前記供給された所定電位に応じて生成さ れた前記電圧信号に基づ 、て前記発振回路を発振動作させること、とする。
発明の効果
[0020] 本発明によれば、 EMIノイズを簡素な仕組みで低減させた PLL回路を提供するこ とがでさる。
図面の簡単な説明
[0021] [図 1]本発明の一実施形態に係る PLL回路を搭載したシステムの概略構成図である [図 2]本発明の一実施形態に係る PLL回路の構成図である。
[図 3]本発明の一実施形態に係る PLL回路の動作を説明するタイミングチャートであ る。
[図 4]本発明の一実施形態に係る抵抗値に応じたパワースペクトル波形を示す図で ある。
[図 5]本発明の一実施形態に係るリセット期間に応じたパワースペクトル波形を示す 図である。 [図 6]従来の PLL回路の構成図である。
[図 7]従来のパワースペクトル波形を示す図である。
符号の説明
[0022] 10 基準分周器 20 電圧制御発振器
30 比較分周器 40 位相比較器
50 チャージポンプ 60 低域通過フィルタ
100 PLL回路 200 ロック検出部
210 カウンタ 300 CPU
400 DSP 610 基準分周器
620 電圧制御発振器 630、 631 比較分周器
632 セレクタ 640 位相比較器
650 チャージポンプ 660 低域通過フィルタ
発明を実施するための最良の形態
[0023] <情報処理装置 >
図 1は、本発明の実施形態に係る PLL回路を搭載した情報処理装置のシステム構 成図である。なお、当該情報処理装置は、例えば、テレビ受信機、 FM受信機、移動 体通信機器など、本発明に係る PLL回路を搭載した電子機器のことである。
[0024] 情報処理装置では、システム全般の制御を司る CPU300や、所定のディジタル信 号処理を実施するための DSP (Digital Signal Processor) 400が搭載されている。ここ で、 PLL回路 100は、 CPU300と DSP400を同期させるために設けられたものであ り、 CPU300および DSP400に対して電圧制御発振回路（以下、 VCO) 20の発振 出力であるシステムクロック信号 SCLKを供給するものである。
[0025] 情報処理装置は、 VCO20から出力されるシステムクロック信号 SCLKに基づいた 回路素子のスイッチング 'ノイズなど、 PLL回路 100において生成される EMIノイズの 低減を図るベぐ PLL回路 100に対してスペクトル拡散技術を採用することとする。こ のスペクトル拡散技術を実現するための仕組みとして、ロック検出部 200、カウンタ 21 0が設けられている。
[0026] ロック検出部 200は、位相比較器 40における位相比較の結果を示す位相差信号（ ΦΓ、 Φν)に基づいて、 PLL回路 100が位相ロック状態であるか否かを検出する。そ して、位相ロック状態が検出された場合、ロック検出信号をカウンタ 210に供給する。
[0027] カウンタ 210は、ロック検出部 200からロック検出信号が供給されたとき、カウント値 をリセットするとともに、所定のクロック信号に基づいてカウンタ動作を開始する。また 、このとき、カウンタ 210は、位相差信号を無効とするためのリセット信号 CXを位相比 較器 40に対して供給する。
[0028] なお、カウンタ 210において予め設定された規定数分カウントされるまでリセット信 号 CXは有効であり、規定数分カウントされたときにリセット信号 CXは解除される。ここ で、位相ロック状態にぉ 、て位相比較器 40に対してリセット信号 CXが供給されてか らリセット信号 CXが解除されるまでの時間のことを「リセット時間」と称する。
[0029] PLL回路 100は、位相比較器 40に対してリセット信号 CXが供給されたとき、本発 明に係る後述の周波数変調が実施されて、 VCO20の発振周波数が変動する。そし て、リセット信号 CXが解除された後、再び、位相ロック状態となり、ロック検出部 200 は、カウンタ 210におけるカウント値のリセットならびにカウント動作を再開させるベぐ ロック検出信号をカウンタ 210に対して供給するのである。
[0030] < PLL回路 >
本発明の一実施形態に係るスペクトル拡散技術を採用した PLL回路 100の構成な らびに動作について、図 2の回路図ならびに図 3のタイミングチャートをもとに説明す る。
[0031] PLL回路 100は、基準分周器 10、電圧制御発振器 (以下、 VCO) 20、比較分周 器 30、位相比較器 40、チャージポンプ 50、低域通過フィルタ（以下、 LPF) 60と、プ ルアップ抵抗 70と、を有する。なお、 PLL回路 100は、通常、 LPF60を除いて集積 ィ匕されており、 LPF60は外付けされる。
[0032] まず、カウンタ 210から位相比較器 40に対してリセット信号 CXが供給されない場合
(通常動作時）について説明する。
[0033] 基準分周器 10は、発振クロック信号 (以下、発振 CLK)を所定分周数に応じて分周 して、位相比較器 40に基準信号 frを供給するための分周器である。なお、発振 CLK は、水晶発振器などの発振回路において自励発振によって供給されてもよいし、外 部からの他励発振によって供給されてもよ!ヽ。
[0034] VCO20は、印加電圧のレベルならびに印加時間に応じて発振周波数が制御され るものである。通常、バイアス電圧に応じて静電容量が変化する可変容量ダイオード が採用される。なお、 VCO20の発振出力 foは、情報処理装置のシステムクロック信 号 SCLKとして用いられる。
[0035] 比較分周器 30は、 VCO20の発振出力 foを所定分周数（1ZN1)に応じて分周し て、位相比較器 40に比較信号 fvを供給するための分周器である。なお、比較分周 器 30の分周数（1ZN1)は、 VCO20の発振出力 foとして要求される発振周波数 (以 下、基準周波数 f 1)に応じて設定される。また、比較分周器 30は、分周数を固定とす る固定分周器としてもよいし、任意に分周数を設定可能なプログラマブル分周器とし てもよい。
[0036] 位相比較器 40は、通常動作の場合、基準信号 frと比較信号 fvの位相を比較する。
位相比較器 40は、基準信号 frの位相が比較信号 fvの位相より進んで ヽるとき（図 3 ( a)、 （b)の期間 Taを参照）、その位相差に応じた位相差信号 Φι: (図 3 (c)の期間 Ta を参照）をチャージポンプ 50に供給する。反対に、基準信号 frの位相が比較信号 fv の位相より遅れているとき（図 3 (a)、（b)の期間 Tbを参照）、その位相差に応じた位 相差信号 Φν (図 3 (d)の期間 Tbを参照）をチャージポンプ 50に供給する。つまり、通 常動作時では、位相差信号 Φί：、 Φνは有効である。
[0037] チャージポンプ 50は、例えば、電源電圧 VCCと接地 GNDとの間に、 PMOSFET 及び NMOSFETを直列接続して構成される。なお、 PMOSFETのゲート電極には 位相差信号 ΦΓの反転信号が供給され、 NMOSFETのゲート電極には位相差信号 Φνが供給される。また、 PMOSFET及び NMOSFETの接続点に発生する電圧信 号 CPが、 LPF60に供給される。
[0038] チャージポンプ 50は、位相差信号 Φι:及び位相差信号 Φνがともに Lレベルの場合 、 PMOSFET及び NMOSFETはともに OFFとなり、出力（PMOSFET及び NMO SFETの接続点）はハイ'インピーダンスを示す。
[0039] なお、位相差信号 ΦΓが Hレベル及び位相差信号 Φνが Lレベルの場合、 PMOSF ΕΤが ONおよび NMOSFETが OFFとなり、電源電圧 VCCに応じた電圧信号 CPを 出力する（図 3 (e)の期間 Taを参照)。一方、位相差信号 Φι:が Lレベルおよび位相 差信号 Φνが Ηレベルの場合、 PMOSFETが OFFおよび NMOSFETが ONとなり 、接地 GNDに応じた電圧信号 CPを出力する（図 3 (e)の期間 Tbを参照)。
[0040] LPF60は、位相差信号 ΦΓ、 Φνが有効な場合、チャージポンプ 50から位相差信 号 ΦΓ、 Φνに基づく電圧信号 CPが供給される。そして、 LPF60は、供給された電圧 信号 CPから高調波成分を除去するとともに、電圧信号 CPを直流化した直流電圧 Vc を VCO20に対して供給する。
[0041] VCO20は、位相差信号 Φι:〖こ応じた直流電圧 Vcpが供給された場合には、比較 信号 fvの位相を進めるべく発振周波数を高めるよう作用する。反対に、位相差信号 Φνに応じた直流電圧 Vcpが供給された場合には、比較信号 fvの位相を遅らせるベ く発振周波数が低くなるよう作用する。この結果、最終的には、基準信号 frと比較信 号 fvとの間の位相差が生じなくなり、 VCO20の発振周波数は、基準周波数 flにロッ クされた状態 (位相ロック状態)となる。
[0042] つぎに、ロック検出部 200において位相ロック状態が検出されて、カウンタ 210から 位相比較器 40に対してリセット信号 CXが供給された場合 (周波数変調動作時)につ いて説明する。
[0043] 位相比較器 40は、リセット処理部 41 (『制御部』）を有する。リセット処理部 41は、通 常動作の場合には位相差信号 ΦΓ、 Φνを有効とし、位相比較器 40にリセット信号 C Xが供給された場合には位相差信号 ΦΓ、 Φνを無効とさせるものである。なお、位相 差信号 ΦΓ、 Φνの無効とは、位相差信号 ΦΓ、 Φνのレベルを、チャージポンプ 50の 出力をノヽィ 'インピーダンスとさせるためのレベル (Lレベル)へと強制的に変換するこ ととする。また、リセット処理部 41は、位相比較器 40の外部に設けてもよい。
[0044] チャージポンプ 50の出力がハイ'インピーダンスとなる場合、チャージポンプ 50から LPF60に対して電圧信号 CPを供給する信号線とプルアップ電圧 VCCとの間に設 けたプルアップ抵抗 70によって、プルアップ電圧 VCC (プルアップ抵抗 70の電圧降 下を無視した場合）が LPF60に対して供給される。このとき、 LPF60は、同様に、プ ルアップ電圧 VCCから高調波成分を除去するとともに、プルアップ電圧 VCCを直流 化した直流電圧 Vpuを VCO20に対して供給する。 [0045] VCO20は、プルアップ電圧 VCCに応じた直流電圧 Vpuが供給された場合、カウ ンタ 210に基づきリセット信号 CXが解除されるまで、直流電圧 Vpuが供給される時間 、すなわちリセット時間の経過に応じて発振周波数を高めるよう作用する。その後、リ セット信号 CXが解除されたとき、リセット処理部 41によって位相差信号 Φ Γ、 Φνが再 び有効な状態となり、 VCO20には位相差信号 Φ rもしくは位相差信号 Φ Vに応じた 直流電圧 Vcpが供給される。そして、 VCO20の発振周波数を基準周波数 flにロック させるベぐ前述した通常の PLL動作が行われる。
[0046] このように、リセット信号 CXに基づいて通常動作と周波数変調動作が繰り返し行わ れることで、 VCO20の発振出力 foのパワースペクトルは、基準周波数 flに集中した 状態ではなぐ基準周波数 flから高周波方向へと拡散された状態となるので、基準 周波数 flにおけるパワースペクトルのピークレベルが減衰される。よって、 VCO20の 発振出力に基づく EMIノイズが低減されるのである。
[0047] また、従来の場合と異なり、 VCO20の出力 foの発振周波数は、リセット時間の経過 に応じて発振周波数が上がり続ける。このため、従来の場合のように、周波数変調後 にパワースペクトルがある特定周波数 (拡散周波数）に集中することがなくなる。よつ て、
位相差信号 Φ Γ、 Φνを無効にする仕組み（リセット処理部 41)とプルアップ抵抗 70と V、つた簡素な仕組みを追加するだけで、 ΕΜΙノイズのさらなる低減効果を向上させる ことができるのである。
[0048] <抵抗値に応じたスペクトル拡散の効果 >
図 4は、リセット時間を一定とした場合のプルアップ抵抗 70の抵抗値に応じたパヮ 一スペクトル波形の変化について説明する図である。なお、パワースペクトルとは、時 間軸上で信号の各周波数成分が現れる度合い (パワー）を、周波数軸対パワー軸で 表現したものである。また、パワースペクトルのレベルは、一般に、時間軸上での信号 レベルのサンプリングデータをもとにフーリエ級数展開し、そのときのフーリエ係数（Si n、 Cosの係数）の大きさとして求められる。
[0049] 図 4において実線で示すパワースペクトル波形は、 PLL回路 100が通常の PLL動 作を行う場合である。 PLL動作によって、 VCO20の発振周波数は基準周波数 flに 集中するため、パワースペクトルは基準周波数 flにおいてピークレベルを有すること となる。
[0050] 図 4にお ヽて破線、一点鎖線、二点鎖線で示すパワースペクトル波形は、リセット信 号 CXに基づ 、て VCO20の位相ロック時の発振周波数 (基準周波数 f 1)を周波数変 調する場合である。なお、破線、一点鎖線、二点鎖線の順に、リセット時間が一定と V、う条件下で、プルアップ抵抗 70の抵抗値が減少した場合である。
[0051] 図 4に示すように、周波数変調時のパワースペクトルのピークレベルは、プルアップ 抵抗 70の抵抗値によらず、 PLL通常動作時のパワースペクトルのピークレベルよりも 減衰する。なお、リセット時間が一定であるため、プルアップ抵抗 70の抵抗値の変化 によって、パワースペクトルのピークレベルの減衰量には変化がな！、。
[0052] 一方、プルアップ抵抗 70の抵抗値が小さい場合は、プルアップ抵抗 70の抵抗値が 大きい場合と比べて、プルアップ抵抗 70での電圧降下が減少し、ひいては、 VC02 0に供給される直流電圧 Vpuのレベルが大きくなる。よって、 VCO20の発振周波数 力 り高周波の方向へと変化することでスペクトル幅が拡大し、パワースペクトルがよ り拡散される。
[0053] このように、プルアップ抵抗 70の抵抗値は、パワースペクトルを拡散させる度合いに 応じて設定することで、パワースペクトルの拡散効果をより向上させることができる。
[0054] <リセット時間に応じたスペクトル拡散の効果 >
図 5は、プルアップ抵抗 70の抵抗値を一定とした場合のリセット時間の長さに応じ たパワースペクトル波形の変化について説明する図である。
[0055] 図 5において実線で示すパワースペクトル波形は、 PLL回路 100が通常の PLL動 作を行う場合である。 PLL動作によって、 VCO20の発振周波数は基準周波数 flに 集中するため、パワースペクトルは基準周波数 flにおいてピークレベルを有すること となる。
[0056] 図 5において破線、一点鎖線、二点鎖線で示すパワースペクトル波形は、リセット信 号 CXに基づ 、て VCO20の位相ロック時の発振周波数 (基準周波数 f 1)を周波数変 調する場合である。なお、破線、一点鎖線、二点鎖線の順に、プルアップ抵抗 70の 抵抗値が一定という条件下で、リセット時間を長くした場合である。 [0057] 図 5に示すように、周波数変調時のパワースペクトルのピークレベルは、 PLL通常 動作時のパワースペクトルのピークレベルよりも減衰する。また、リセット時間が長くな るにつれて、基準周波数 flから離れる時間も長くなるため、パワースペクトルのピーク レベルの減衰量がより大きくなる。さらに、リセット時間が長くなるにつれて、 VCO20 の発振周波数はより高周波へと変化するため、スペクトル幅が拡大してパワースぺク トルがより拡散される。
[0058] このように、リセット時間の長さ力 パワースペクトルのピークレベルを減衰させる度 合いや、パワースペクトルを拡散させる度合いに応じて設定されることで、パワースぺ タトルの拡散効果をより向上させることができる。また、リセット時間の長さの設定と組 み合わせて、前述したプルアップ抵抗 70の抵抗値を適宜な値に設定することで、パ ワースベクトルの拡散効果をより一層向上させることは 、うまでもな 、。
[0059] 以上、本発明の例示的なそして現時点で好適とされる実施例を詳細に説明したが 、本発明の概念は、種々変更して実施し適用することができ、また付属の請求の範囲 は先行技術によって限定されることは別として、種々の変形例を含むものである。
[0060] 例えば、前述した実施形態にお!、て、 PLL回路の構成上チャージポンプ 50を設け ない場合がある。この場合、例えば、位相比較器 40の出力段は、チャージポンプ 50 と同様な直列接続した PMOSFETと NMOSFETが設けられ、前述した電圧信号 C Pに相当する位相差信号を出力することとする。また、リセット処理部 41は、リセット信 号 CXが供給されたとき、位相比較器 40の出力段の PMOSFETおよび NMOSFE Tをともに OFFとさせて、位相比較器 40の出力レベルをハイ'インピーダンスとさせる ベく制御を行うこととする。
[0061] また、前述した実施形態にお!、て、プルアップ抵抗 70ではなぐチャージポンプ 50 と LPF60との間の信号線と接地 GNDとの間に設けるプルダウン抵抗を採用しても勿 論よい。プルダウン抵抗を採用する場合、リセット信号 CXに基づいて VCO20の位相 ロック時の発振周波数 (基準周波数 fl)を周波数変調したとき、 VCO20に供給され る直流電圧 Vpuのレベルは Lレベルとなる。よって、 VCO20の発振周波数は低周波 の方向へ変化し、プルアップ抵抗 70の場合と同様なパワースペクトルの拡散効果が 得られることとなる。

Claims

請求の範囲
[1] 供給電圧に基づく発振周波数を有した発振信号を生成する発振回路と、
前記生成された発振信号を所定分周数に基づいて分周した比較信号を生成する 分周器と、
前記生成された比較信号と基準信号との位相差信号を生成する位相比較器と、 前記生成された位相差信号を直流化した電圧信号を生成して前記発振回路へと 供給する低域通過フィルタと、
前記位相比較器カゝら前記低域通過フィルタに対して供給される前記位相差信号の 有効 Z無効を所定タイミングで切り替える制御部と、
前記位相比較器カゝら前記低域通過フィルタに対して前記位相差信号を供給するた めの信号線と所定電位との間に設けた抵抗素子と、を有し、
前記位相差信号を有効とさせる場合には、前記位相差信号に応じた前記電圧信 号に基づ 、て前記発振回路を発振動作させ、
前記位相差信号を無効とさせる場合には、前記所定電位が前記抵抗素子を介して 前記低域通過フィルタに対して供給され、前記供給された所定電位に応じて生成さ れた前記電圧信号に基づいて前記発振回路を発振動作させること、
を特徴とする PLL回路。
[2] 前記位相比較器と前記低域通過フィルタとの間には、前記位相差信号のレベルを 変換するチャージポンプが設けられており、
前記制御部は、
前記位相差信号を無効とさせる制御信号が供給されたとき、前記チャージポンプの 出力レベルをノヽィ 'インピーダンスとさせるべく制御を行うこと、
を特徴とする請求項 1に記載の PLL回路。
[3] 前記抵抗素子の抵抗値は、
前記発振信号の発振周波数に対応づけられたパワースペクトルを拡散させる度合 いに応じて設定されること、を特徴とする請求項 1又は 2に記載の PLL回路。
[4] 前記位相差信号を無効とさせる期間は、
前記発振信号の発振周波数に対応づけられたパワースペクトルのピークレベルを 減衰させる度合いに応じて設定されること、を特徴とする請求項 1乃至 3の ヽずれか に記載の PLL回路。
前記位相差信号を無効とさせる期間は、
前記発振信号の発振周波数に対応づけられたパワースペクトルを拡散させる度合 いに応じて設定されること、を特徴とする請求項 1乃至 3のいずれかに記載の PLL回 路。
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